JPH04156620A - Virtual computer system - Google Patents
Virtual computer systemInfo
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- JPH04156620A JPH04156620A JP28244390A JP28244390A JPH04156620A JP H04156620 A JPH04156620 A JP H04156620A JP 28244390 A JP28244390 A JP 28244390A JP 28244390 A JP28244390 A JP 28244390A JP H04156620 A JPH04156620 A JP H04156620A
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Abstract
Description
【発明の詳細な説明】
〔概要〕
スカラ・ユニットとベクトル・ユニットを備える仮想計
算機システムに関し、
この種の仮想計算機システムにおいて、異なるプロセッ
サ上では異なるO8を走らせることができる効率的な仮
想計算機機構を実現することを目的とし、
ベクトル・レジスタのアドレス生成部の出力ボート側に
ベクトル・ユニットを共有するスカラ・ユニットの数の
複製レジスタを設け、各複製レジスタをスカラ・ユニッ
トに対応付け、各複製レジスタの中に、対応するスカラ
・ユニットのアドレス・ベース・レジスタの値とアドレ
ス・リミット・レジスタの値を保持させたものである。[Detailed Description of the Invention] [Summary] An efficient virtual machine mechanism that allows different O8s to run on different processors in this type of virtual machine system, regarding a virtual machine system equipped with a scalar unit and a vector unit. With the aim of realizing The register holds the address base register value and address limit register value of the corresponding scalar unit.
本発明は、スカラ・ユニットとベクトル・ユニットを備
える仮想計算機システムに関するものである。The present invention relates to a virtual computer system including a scalar unit and a vector unit.
近年のベクトル処理装置の発展にともない、ベクトル処
理機構を利用できるOSも複数存在するようになり、複
数のO3を同時に走らせる仮想計算機機構が要求されて
いる。複数のベクトル処理装置が主記憶を共有するマル
チ・プロセッサおいては、各プロセッサ毎にベクトル処
理機構を利用できる異なるO3を走らせるために、各ベ
クトル処理装置毎に異なる仮想計算機が稼働できる必要
がある。With the development of vector processing devices in recent years, a plurality of OSs that can utilize vector processing mechanisms have come into existence, and a virtual computer mechanism that can run multiple O3s simultaneously is required. In a multiprocessor in which multiple vector processing units share main memory, each vector processing unit must be able to run a different virtual machine in order to run a different O3 that can use the vector processing mechanism for each processor. be.
従来のベクトル処理装置に於ける仮想計算機機構を実現
する方法として、スカラ・ユニットに存在するアドレス
・ベース・レジスタ/アドレス・リミット・レジスタの
複製をベクトル・ユニットに持ち、スカラ命令でアドレ
ス・ベース・レジスタ/アドレス・リミット・レジスタ
設定時にベクトル・ユニットの複製レジスタをHARD
命令として実行し、設定することが既に提案されている
(特願平1−177640号を参照)。As a method of implementing a virtual machine mechanism in a conventional vector processing device, the vector unit has a copy of the address base register/address limit register that exists in the scalar unit, and the address base register/address limit register that exists in the scalar unit is stored in the vector unit. HARD copy register of vector unit when setting register/address limit register
It has already been proposed to execute and set the command as a command (see Japanese Patent Application No. 1-177640).
所が、モードにより、複数のベクトル・ユニットがそれ
ぞれ別々のスカラ・ユニットに従うマルチ・プロセッサ
・システムとしても、一つのスカラ・ユニットに従って
並列に動くユニプロセッサ・システムとしても動作可能
なベクトル計算機システム(特願平1−181377号
)や、ベクトル・アクセス処理部を複数の系で構成して
全ての系のベクトル・アドレス発生部および主記憶優先
順位制御部を同期制御するベクトル計算機システム(特
開平2−127768号公報)などの場合、ベクトル・
ユニットに対し一組のアドレス・ベース・レジスタ/ア
ドレス・リミット・レジスタしか持っていなかったため
、如何なるモードの場合でも有効に機能する仮想計算機
機構を実現できなかった。However, depending on the mode, vector computer systems (specially Japanese Patent Application No. 1-181377) and a vector computer system in which the vector access processing section is configured with multiple systems and the vector address generation section and main memory priority control section of all systems are synchronously controlled (Japanese Patent Application Laid-Open No. 1-181377). 127768), vector
Since the unit had only one set of address base register/address limit register, it was not possible to realize a virtual machine mechanism that functioned effectively in any mode.
〔発明が解決しようとする課題]
従って、例えばマルチ・プロセッサの場合には共通の仮
想計算機のドメインをアクセスせざるを得ないという問
題を生じていた。[Problems to be Solved by the Invention] Therefore, for example, in the case of multiple processors, a problem arises in that the domain of a common virtual machine must be accessed.
本発明は、上記のような複合ベクトル処理システムにお
いて、異なるプロセッサ上では異なるO8を走らせるこ
とができる効率的な仮想計算機機構を実現することを目
的としている。An object of the present invention is to realize an efficient virtual machine mechanism in which different O8s can be run on different processors in a complex vector processing system as described above.
〔課題を解決するための手段] 第1図は請求項(1)の発明の原理説明図である。[Means to solve the problem] FIG. 1 is an explanatory diagram of the principle of the invention according to claim (1).
請求項(1)の発明の仮想計算機システムは、スカラ命
令を処理するスカラ・ユニットSUとベクトル命令を処
理するベクトル・ユニット■Uとから成るベクトル・プ
ロセッサvPの複数個が、一つの主記憶装置MSUを共
有する仮想計算機システムであって、
各ベクトル・ユニットシU毎に、仮想計算機用のアドレ
ス・ベースとアドレス・リミットを保持する複製レジス
タRRを設け、
スカラ・ユニットのアドレス・ベース・レジスタ/アド
レス・リミット・レジスタABR/ALRの設定時には
、対応するベクトル・ユニットvUの複製レジスタRR
O値も更新する
ことを特徴とするものである。In the virtual computer system of the invention of claim (1), a plurality of vector processors vP each consisting of a scalar unit SU that processes scalar instructions and a vector unit ■U that processes vector instructions are installed in one main storage device. In a virtual machine system that shares an MSU, each vector unit U is provided with a duplicate register RR that holds the address base and address limit for the virtual machine, and the scalar unit's address base register/ When setting the address limit registers ABR/ALR, the corresponding vector unit vU's duplicate register RR
The feature is that the O value is also updated.
第2図は請求項(2)の発明の原理説明図である。FIG. 2 is an explanatory diagram of the principle of the invention of claim (2).
請求項(2)の発明の仮想計算機システムは、スカラ命
令を処理するスカラ・ユニットSUとベクトル命令を処
理する複数のベクトル・ユニットvUとから成るベクト
ル・プロセッサvPと、ベクトル・プロセンサvPによ
ってアクセスされる主記憶装置MSUとを備える仮想計
算機システムであって、各ベクトル・ユニッ)Vtl毎
に、仮想計算機用のアドレス・ベースとアドレス・リミ
ットを保持する複製レジスタRRを設け、
スカラ・ユニットSUに接続された各ベクトル・ユニッ
)VUで一つのベクトル命令処理の分割処理単位を並行
処理するモードを持ち、
このモード状態の下において、スカラ・ユニットSUが
アドレス・ベース・レジスタ/アドレス・リミット・レ
ジスタABR/ALRを設定する場合には、当該スカラ
・ユニットSUに接続される全てのベクトル・ユニット
VLIの複製レジスタRRO値も同時に更新する
ことを特徴とするものである。The virtual computer system according to the invention of claim (2) is accessed by a vector processor vP including a scalar unit SU that processes scalar instructions and a plurality of vector units vU that processes vector instructions, and a vector processor vP. A virtual computer system comprising a main storage unit MSU, in which a replica register RR for holding an address base and an address limit for the virtual machine is provided for each vector unit (Vtl), and is connected to a scalar unit SU. In this mode, the scalar unit SU registers the address base register/address limit register ABR. /ALR is set, the replication register RRO values of all vector units VLI connected to the scalar unit SU are also updated at the same time.
第3図は請求項(3)の発明の原理説明図である。FIG. 3 is an explanatory diagram of the principle of the invention of claim (3).
請求項(3)の発明の仮想計算機システムは、複数のス
カラ・ユニットSKIが、1個のベクトル・ユニットv
Uまたは複数個のベクトル・ユニットvUから成るベク
トル・ユニット集合を共有する形の仮想計算機システム
であって、
ベクトル・ユニットvU毎に、当該ベクトル・ユニット
VUを共有するスカラ・ユニットSUのそれぞれに対応
して、仮想計算機用のアドレス・ベースとアドレス・リ
ミットを保持する複製レジスタRRを設け、
スカラ・ユニットSUのアドレス・ベース・レジスタ/
アドレス・リミット・レジスタABR/ALRの設定時
には、ベクトル・ユニットVUの対応する複製レジスタ
RR更新する
ことを特徴とするものである。In the virtual computer system according to the invention of claim (3), the plurality of scalar units SKI are one vector unit v
A virtual computer system that shares a vector unit set consisting of U or a plurality of vector units vU, in which each vector unit vU corresponds to each scalar unit SU that shares the vector unit VU. A duplicate register RR is provided to hold the address base and address limit for the virtual machine, and the address base register/
When setting address limit registers ABR/ALR, the corresponding replica register RR of vector unit VU is updated.
第4図は請求項(4)の発明の原理説明図である。FIG. 4 is an explanatory diagram of the principle of the invention of claim (4).
請求項(4)の発明の仮想計算機システムは、請求項(
3)記載の仮想計算機システムにおいて、各ベクトル・
ユニットのアドレス生成部ADRS毎に、当該ベクトル
・ユニットを共有するスカラ・ユニットSUのそれぞれ
に対応して、アドレス・べ−スおよびアドレス・リミッ
トを保持する複製レジスタRRを設け、
各スカラ・ユニットSUからベクトル・ユニットvUに
送るベクトル命令のタグにハイパーバイザ・モードHP
Vを付加し、
ベクトル命令制御部Viは、アドレス生成部ADR5に
対し、アドレス作成情報、ハイパーバイザ・モードHP
V 、スカラ・ユニットSUを識別するだめのスカラ・
ユニット番号を付加して主記憶アクセス指示を発信し、
アドレス生成部ADR5では、必要なベクトル長分のリ
クエストを記憶制御装置MCUに対して発行し、記憶制
御装置1Mctlでは、ハイパーバイザ・モードHPV
がオンのときには、複製レジスタRRのアドレス・ベー
スによるアドレスの下駄履かせと、複製レジスタRRの
アドレス・リミットによるアドレス・リミット・チェッ
クとを行わず、ハイパーバイザ・モードがオフのときに
は、スカラ・ユニット番号によって指定される複製レジ
スタRRのアドレス・ベースとアドレス・リミットに基
づいて、アドレスの下駄履かせと、アドレス・リミット
・チェックとを行う
ことを特徴すとするものである。The virtual computer system of the invention of claim (4) is
3) In the virtual computer system described, each vector
For each address generation unit ADRS of a unit, a copy register RR that holds an address base and an address limit is provided corresponding to each scalar unit SU that shares the vector unit, and each scalar unit SU The hypervisor mode HP is added to the tag of the vector instruction sent to the vector unit vU from
V, and the vector instruction control unit Vi sends address generation information, hypervisor mode HP, to the address generation unit ADR5.
V, the scalar unit that identifies the scalar unit SU.
A main memory access instruction is sent with a unit number added, and the address generation unit ADR5 issues a request for the required vector length to the storage control unit MCU.
is on, the address base of the replicated register RR is not checked and the address limit check is not performed using the address limit of the replicated register RR, and when the hypervisor mode is off, the scalar unit is This system is characterized by performing address matching and address limit checking based on the address base and address limit of the duplicate register RR specified by the number.
請求項(1)の発明の仮想計算機システムの作用につい
て説明する。請求項(1)の発明では、アドレス・ベー
スとアドレス・リミットを保持する複製レジスタRRを
各ベクトル・ユニット■U毎に持っているので、ベクト
ル・プロセッサvP毎に異なる値を設定できる。従って
、各ベクトル・プロセッサvPに対して、異なる仮想計
算機のドメインを割当てることが可能となる。このこと
により、各ベクトル・プロセッサvPはベクトル部を使
用可能なO3を独立して実行することができ、異なるO
8が主記憶やIloを共有してO8間のデータ転送を高
速に行いつつ全く別の計算機として仮想計算機のオーバ
ヘッドは殆どなく機能することが可能となる。The operation of the virtual computer system according to the invention of claim (1) will be explained. In the invention of claim (1), since each vector unit (U) has a copy register RR that holds an address base and an address limit, different values can be set for each vector processor vP. Therefore, it is possible to allocate different virtual machine domains to each vector processor vP. This allows each vector processor vP to independently execute O3 that can use the vector part, and
It becomes possible for O8 to share the main memory and Ilo to perform data transfer between O8 at high speed, and to function as a completely different computer with almost no virtual machine overhead.
請求項(2)の発明の仮想計算機の作用について説明す
る。第2図の仮想計算機システムでは、2個のベクトル
・ユニットVυのアドレス発生部が同一のスカラ・ユニ
ットSUに接続されている。スカラ・ユニットSυにお
いてアドレス・ベース・レジスタ/アドレス・リミット
・レジスタABR/ALRを設定する命令が発行された
時には、上側のベクトル・ユニットvUのベクトル命令
制御部は、スカラ・ユニットSUから送られて来たアド
レス・ベース値およびアドレス・リミット値ならびに複
製レジスタR1?にデータを設定するためのABR/A
LR設定指示をアドレス生成部に向けて送出し、接続さ
れているアドレス生成部に対して起動をかける。アドレ
ス・ベース値、アドレス・リミット値およびABR/A
LR設定指示は、アドレス生成部を経由して複製レジス
タRRに送られる。複製レジスタRRは、アドレス・ベ
ース値、アドレス・リミット値およびABR/ALR設
定指示を受は取ると、複製レジスタRRの値を特徴する
請求項(2)の発明の仮想計算機システムでは、スカラ
・ユニットSUに接続されるベクトル・ユニットの複製
レジスタの全てを同時に更新するので、効率を損なわず
、また制御も簡単である(元々、このモードのときは複
数のアドレス発生部に対し同時に起動をかけられる構造
になっている)。従って、アドレス・ベースとアドレス
・リミットを保持する複製レジスタRRを複数個持つこ
とによる損失を生じず、マルチ・プロセッサで並列度の
高いベクトル・ユニットを持つ構成が可能である。The operation of the virtual computer according to the invention of claim (2) will be explained. In the virtual computer system of FIG. 2, the address generators of two vector units Vυ are connected to the same scalar unit SU. When an instruction to set the address base register/address limit register ABR/ALR is issued in the scalar unit Sυ, the vector instruction control part of the upper vector unit vU is sent from the scalar unit SU. Incoming address base value and address limit value and duplicate register R1? ABR/A to set data to
The LR setting instruction is sent to the address generation unit, and the connected address generation unit is activated. Address base value, address limit value and ABR/A
The LR setting instruction is sent to the replication register RR via the address generation section. In the virtual computer system according to the invention of claim (2), the replica register RR receives and receives the address base value, the address limit value, and the ABR/ALR setting instruction, and then changes the value of the replica register RR. Since all the duplicate registers of the vector units connected to the SU are updated at the same time, there is no loss of efficiency and control is simple (originally, in this mode, multiple address generators could be activated at the same time). structure). Therefore, there is no loss caused by having a plurality of duplicate registers RR holding address bases and address limits, and it is possible to configure a multiprocessor with highly parallel vector units.
請求項(3)の発明の仮想計算機システムの作用につい
て説明する。請求項(3)の発明の仮想計算機システム
では、ベクトル・ユニットvUを共有する複数のスカラ
・ユニットのそれぞれに対応して、複製レジスタRRが
設けられている。複製レジスタRRには、アドレス・ベ
ースとアドレス・リミットがセットされる。第3図の例
では、アドレス生成部に2個の複製レジスタRRが接続
されているが、上側の複製レジスタは上側のスカラ・ユ
ニットSUに対応し、下側の複製レジスタは下側のスカ
ラ・ユニットSUに対応している。スカラ・ユニットS
Uのアドレス・ベース・レジスタ/アドレス・リミット
・レジスタABR/ALRの設定時には、このスカラ・
ユニットSUに対応する全ての複製レジスタRRを特徴
する請求項(3)の発明の仮想計算機システムでは、ベ
クトル・ユニットVUの排他的使用権を切り換える度に
複製レジスタRRにアドレス・ベースとアドレス・リミ
ットを再設定する必要がなく効率的であり、ベクトル・
ユニット内のABR/ALR設定指示をHARD−OP
にし、スカラ・ユニットからベクトル・ユニットに対し
て突き離して制御可能である(特開平2−76069号
公報)。請求項(3)の発明の仮想計算機システムでも
、スカラ・ユニット毎に異なるドメインを設定可能であ
り、各ベクトル・プロセッサはベクトル部を使用可能な
O8を独立に流すことができ、異なるO3が主記憶やI
loを共有してO8間のデータ転送を高速に行いつつ全
く別の計算機として仮想計算機のオーバヘッドは殆どな
く機能することが可能となる。The operation of the virtual computer system according to the invention of claim (3) will be explained. In the virtual computer system according to the invention of claim (3), a replication register RR is provided corresponding to each of the plurality of scalar units that share the vector unit vU. The address base and address limit are set in the replication register RR. In the example of FIG. 3, two duplicate registers RR are connected to the address generator, the upper duplicate register corresponds to the upper scalar unit SU, and the lower duplicate register corresponds to the lower scalar unit SU. Compatible with unit SU. scalar unit S
When setting the U address base register/address limit register ABR/ALR, this scalar
In the virtual computer system of the invention according to claim (3), which is characterized by all the duplicate registers RR corresponding to the unit SU, the address base and address limit are stored in the duplicate register RR every time the exclusive usage right of the vector unit VU is switched. It is efficient because there is no need to reconfigure the vector
HARD-OP ABR/ALR setting instructions in the unit
The scalar unit can be controlled separately from the vector unit (Japanese Unexamined Patent Publication No. 2-76069). In the virtual computer system according to the invention of claim (3), it is also possible to set different domains for each scalar unit, and each vector processor can independently flow O8 that can use the vector part, and different O3s can be used as main processors. memory and I
It is possible to share the lo and perform data transfer between O8s at high speed, while functioning as a completely different computer with almost no virtual machine overhead.
請求項(4)の発明の仮想計算機システムの作用につい
て説明する。請求項(4)の発明の仮想計算機システム
では、アクセスの1リクエスト毎にスカラ・ユニット番
号SUとハイパーバイザ・モード1(PVを付加してい
る。請求項(4)の発明の仮想計算機システムでは、デ
ュアル・スカラ・ユニット・プロセッサを構成するスカ
ラ・ユニットのそれぞれは他のスカラ・ユニットを全く
意識せずにVMモード/ハイパーバイザ・モードの切換
を行うことが可能であり、更に各スカラ・ユニットのベ
クトル命令をシリアライズせずに混在させる所謂ミック
ス・モードで運用できる。The operation of the virtual computer system according to the invention of claim (4) will be explained. In the virtual computer system according to the invention of claim (4), a scalar unit number SU and hypervisor mode 1 (PV) are added to each access request. , each of the scalar units that make up the dual scalar unit processor can switch between VM mode and hypervisor mode without being aware of other scalar units, and each scalar unit It can be operated in a so-called mixed mode, which mixes vector instructions without serializing them.
〔実施例]
第4図は本発明の1実施例のブロック図であり、請求項
(1)ないしく4)の全てを網羅したマルチ・ベクトル
仮想計算機システムを示している。同図において、SU
Oないし5t13はスカラ・ユニット、VUOとVll
l はベクトル・ユニット、ViOとVil はベクト
ル命令制御部、^DR3OとADR5Iはアドレス発生
部、MCUは記憶制御装置、PRIORITYはプライ
オリティ回路、MStlは主記憶装置、ROIないしI
?05は゛タグ・レジスタ、R21ないしR25もタグ
・レジスタ、10と12はセレクタ、20と22はスイ
ッチ回路、30と32はデータ・レジスタ、40と42
はマージ回路、50と52はセレクタ、60と62は先
頭アドレス・レジスタ/デイスタンス・アドレス・レジ
スタ、70ないし73はセレクタ、80ないし83は論
理アドレス保持レジスタ、90ないし93はインデック
ス・レジスタ、100ないし103は加算器、110な
いし113は論理アドレス・レジスタ、120ないし1
23はアドレス変換レジスタ、130ないし133はマ
ージ回路、150ないし153はリクエスト・アドレス
・レジスタ、160ないし163は加算器、170ない
し173はセレクタ、180ないし183はマージ回路
、190ないし193はアドレス指定例外チエツク回路
、200ないし203はスカラ・ユニットのアドレス・
ベースおよびアドレス・リミットを保持する複製レジス
タ、210ないし213はセレクタをそれぞれ示してい
る。[Embodiment] FIG. 4 is a block diagram of an embodiment of the present invention, showing a multi-vector virtual computer system that covers all of claims (1) to 4). In the same figure, SU
O to 5t13 are scalar units, VUO and Vll
l is a vector unit, ViO and Vil are vector instruction control units, ^DR3O and ADR5I are address generation units, MCU is a storage control unit, PRIORITY is a priority circuit, MStl is a main storage unit, and ROI or I
? 05 is a tag register, R21 to R25 are also tag registers, 10 and 12 are selectors, 20 and 22 are switch circuits, 30 and 32 are data registers, 40 and 42
are merge circuits, 50 and 52 are selectors, 60 and 62 are start address registers/distance address registers, 70 to 73 are selectors, 80 to 83 are logical address holding registers, 90 to 93 are index registers, 100 103 to 103 are adders, 110 to 113 are logical address registers, 120 to 1
23 is an address translation register, 130 to 133 are merge circuits, 150 to 153 are request address registers, 160 to 163 are adders, 170 to 173 are selectors, 180 to 183 are merge circuits, 190 to 193 are addressing exceptions Check circuits 200 to 203 are scalar unit addresses.
Duplicate registers holding base and address limits, 210-213 represent selectors, respectively.
スカラ・ユニットSUOとスカラ・ユニットSU1はベ
クトル・ユニットvUOのベクトル命令制御部ViOに
接続され、スカラ・ユニットSU2とスカラ・ユニット
SU3はベクトル・ユニッ) VUIのベクトル命令制
御部Vilに接続されている。Scalar unit SUO and scalar unit SU1 are connected to vector instruction control section ViO of vector unit vUO, and scalar unit SU2 and scalar unit SU3 are connected to vector instruction control section Vi of vector unit VUI. .
スカラ・ユニットSUOは、ベクトル主記憶アク上玉命
令が検出されると、検出されたベクトル主記憶アクセス
命令、アドレス作成情報(先頭アドレス、デイスタンス
、インデックス等)、ベクトル長等をベクトル命令制御
部Viに送る。また、スカラ・ユニットは、自己のアド
レス・ベース・レジスタ/アドレス・リミット・レジス
タの内容を設定または更新する場合には、ベクトル・ユ
ニットに対して制御情報もしくはABR/ALR設定命
令。When a vector main memory access instruction is detected, the scalar unit SUO transmits the detected vector main memory access instruction, address creation information (start address, distance, index, etc.), vector length, etc. to the vector instruction control unit. Send to Vi. Furthermore, when setting or updating the contents of its own address base register/address limit register, the scalar unit sends control information or an ABR/ALR setting command to the vector unit.
アドレス・ベース値およびアドレス・リミット値をベク
トル・ユニットに送る。この詳細は、特願平1−177
640号に開示されている。他のスカラ・ユニットSU
IないしSU3も同じような動作を行う。Send address base value and address limit value to vector unit. For details, please refer to Japanese Patent Application No. 1-177.
No. 640. Other scalar units SU
I to SU3 perform similar operations.
ベクトル・ユニットvUOとベクトル・ユニットVLI
Iは同じ構成を有しているので、ベクトル・ユニットv
UOについて主として説明する。Vector unit vUO and vector unit VLI
Since I has the same configuration, the vector unit v
The UO will be mainly explained.
ベクトル・ユニットVUOは、ベクトル命令制御部Vi
Oとアドレス発生部ADR5Oとを有している。The vector unit VUO is a vector instruction control unit Vi
0 and an address generating section ADR5O.
ベクトル命令制御部ViOO中には、セレクタ10やス
イッチ回路20.データ・レジスタ30.マージ回路4
0.タグ・レジスタROIなどが存在する。セレクタ1
0にはスカラ・ユニットSUOから送出されたデータと
スカラ・ユニットSU1から送出されたデータとが入力
され、スイッチ回路20によって指定された方の入力デ
ータがセレクタ10から出力される。スイッチ回路20
は、セレクタ10に対して何れの入力データを選択すべ
きかを指示するものである。例えば、スイッチ回路20
が0を指示すると、スカラ・ユニットSUOから送出さ
れたデータがセレクタ10から出力され、1を指示する
と、スカラ・ユニットSUIから出力されたデータがセ
レクタ10から出力される。また、スイッチ回路20か
らスカラ・ユニット番号が出力され、このスカラ・ユニ
ット番号はタグ・レジスタROIに入力される。The vector instruction control unit ViOO includes a selector 10 and a switch circuit 20. Data register 30. merge circuit 4
0. There are tags, registers ROI, etc. Selector 1
The data sent out from the scalar unit SUO and the data sent out from the scalar unit SU1 are input to 0, and the input data designated by the switch circuit 20 is outputted from the selector 10. switch circuit 20
is used to instruct the selector 10 which input data should be selected. For example, switch circuit 20
When it indicates 0, the data sent from the scalar unit SUO is output from the selector 10, and when it indicates 1, the data output from the scalar unit SUI is output from the selector 10. Further, a scalar unit number is output from the switch circuit 20, and this scalar unit number is input to the tag register ROI.
スカラ・ユニット番号は、スイッチ回路20からセレク
タ10に送られる選択指示信号に対応している。The scalar unit number corresponds to a selection instruction signal sent from the switch circuit 20 to the selector 10.
データ・レジスタ30には、アドレス作成情報(先頭ア
ドレス、デイスタンス、インデックス)や制御情報がセ
ットされる。制御情報は、バイパーツ\イザ・ビットオ
ペコード、pswの一部等を含んでいる。ハイパーバイ
ザ・ビットとは、ハイパーバイザ・モードか否かを指定
するものである。Address creation information (starting address, distance, index) and control information are set in the data register 30. The control information includes a bit opcode, a part of psw, and the like. The hypervisor bit specifies whether or not it is in hypervisor mode.
タグ・レジスタROIのスカラ番号とデータ・レジスタ
30の制御情報とはマージ回路40に入力され、マージ
回路40からスカラ・ユニット番号や制御情報から成る
タグ情報が出力される。The scalar number of the tag register ROI and the control information of the data register 30 are input to a merge circuit 40, and the merge circuit 40 outputs tag information consisting of a scalar unit number and control information.
アドレス発生部ADR5Oは、セレクタ50を有してい
る。セレクタ50の上側入力端子はベクトル命令制御部
ViOのデータ・レジスタ30の出力に接続され、下側
入力端子はベクトル命令制御部Vilのデータ・レジス
タ32の出力に接続されている。セレクタ50から出力
されるデータは、先頭アドレス・レジスタ/デイスタン
ス・レジスタ60にセントされる。符号70.80.・
・・、130の部分は0側のアドレス・パイプラインを
構成しており、符号71.81゜・・・、131の部分
は1側のアドレス・パイプラインを構成している。ブロ
ック・アクセスの場合には0側のアドレス・パイプライ
ンが使用され、デイスタンス・アクセスまたはインダイ
レクト・アクセスの場合には0側のアドレス・パイプラ
インと1側のアドレス・パイプラインが交互に使用され
る。アドレス変換レジスタ120は2個存在し、スカラ
・ユニット番号で指定されたものが使用される。アドレ
ス変換レジスタ121.122.123についても同じ
である。アドレス・パイプラインについては特開昭61
−264455号公報に詳細に説明されているので、説
明を省略する。Address generation unit ADR5O has a selector 50. The upper input terminal of the selector 50 is connected to the output of the data register 30 of the vector instruction control unit ViO, and the lower input terminal is connected to the output of the data register 32 of the vector instruction control unit Vil. Data output from selector 50 is sent to start address register/distance register 60. Code 70.80.・
. . , 130 constitute a 0-side address pipeline, and 71.81° . . . , 131 constitute a 1-side address pipeline. The 0-side address pipeline is used for block accesses, and the 0-side and 1-side address pipelines are used alternately for distance or indirect accesses. be done. There are two address translation registers 120, and the one designated by the scalar unit number is used. The same applies to address translation registers 121, 122, and 123. Regarding the address pipeline, JP-A-61
Since it is explained in detail in Japanese Patent No. 264455, the explanation will be omitted.
セレクタ140の上側入力端子にはマージ回路40から
のタグ情報が入力され、セレクタ140の下側入力端子
にはマージ回路42からのタグ情報が入力される。セレ
クタ140から出力されるタグ情報は、タグ・レジスタ
RO2,RO3,RO4を介して記憶制御装置MCυに
送られる。セレクタ50とセレクタ140は同じ動作を
行う。即ち、セレクタ50が上側入力端子のデータを選
択したときにはセレクタ140も上側入力端子のデータ
を選択し、セレクタ50が下側入力端子のデータを選択
したときにはセレクタ140も下側入力端子のデータを
選択する。The tag information from the merge circuit 40 is input to the upper input terminal of the selector 140, and the tag information from the merge circuit 42 is input to the lower input terminal of the selector 140. The tag information output from the selector 140 is sent to the storage control device MCυ via tag registers RO2, RO3, and RO4. Selector 50 and selector 140 perform the same operation. That is, when the selector 50 selects the data on the upper input terminal, the selector 140 also selects the data on the upper input terminal, and when the selector 50 selects the data on the lower input terminal, the selector 140 also selects the data on the lower input terminal. do.
記憶制御装置MC[Iについて説明する。記憶制御装置
MC[Iのリクエスト・アドレス・レジスタ150には
アドレス発生部ADR5Oのマージ回路130からのリ
クエスト・アドレスがセットされる。リクエスト・アド
レス・レジスタ150の上位アドレスとセレクタ210
から出力されるアドレス・ベースとは加算器160によ
って加算される。加算器160の出力とリクエスト・ア
ドレス・レジスタ150の上位アドレスとはセレクタ1
70に入力され、セレクタ170はハイパーバイザ・ビ
ットが0の場合には上側の入力データを選択し、ハイパ
ーバイザ・ビットが1の場合には下側の入力データを選
択する。The storage control device MC[I will be explained. The request address from the merge circuit 130 of the address generator ADR5O is set in the request address register 150 of the storage control device MC[I. Upper address of request address register 150 and selector 210
The adder 160 adds the address base output from the adder 160. The output of adder 160 and the upper address of request address register 150 are selector 1
70, and the selector 170 selects the upper input data when the hypervisor bit is 0, and selects the lower input data when the hypervisor bit is 1.
セレクタ170の出力とリクエスト・アドレス・レジス
タ150の下位アドレスとは、マージ回路180によっ
てマージされる。アドレス指定例外チエツク回路190
は、マージ回路180からのアドレス(システム絶対ア
ドレス)がセレクタ211からのアドレス・リミットを
越えている場合には1を出力する。The output of selector 170 and the lower address of request address register 150 are merged by merge circuit 180. Addressing exception check circuit 190
outputs 1 if the address from the merge circuit 180 (system absolute address) exceeds the address limit from the selector 211.
リクエスト・アドレス・レジスタ151にはアドレス発
生部ADR3Oのマージ回路131からのリクエスト・
アドレスがセットされる。リクエスト・アドレス・レジ
スタ151の上位アドレスとアドレス・ベースが加算器
161で加算され、加算結果とリクエスト・アドレス・
レジスタ151の上位アドレスとがセレクタ171に入
力され、セレクタ171の出力とリクエスト・アドレス
・レジスタの下位アドレスとがマージ回路181でマー
ジされ、マージ回路181の出力(システム絶対アドレ
ス)がアドレス・リミットを越えているか否かがアドレ
ス指定例外チエツク回路191によってチエツクされる
。The request address register 151 receives a request from the merge circuit 131 of the address generator ADR3O.
Address is set. The upper address of the request address register 151 and the address base are added by an adder 161, and the addition result and the request address
The upper address of the register 151 is input to the selector 171, the output of the selector 171 and the lower address of the request address register are merged in the merge circuit 181, and the output (system absolute address) of the merge circuit 181 exceeds the address limit. The addressing exception check circuit 191 checks whether the limit is exceeded.
タグ・レジスタRO5のタグ情報は、スカラ・ユニット
番号や制御情報(ハイパーバイザ・ビット。The tag information in the tag register RO5 includes a scalar unit number and control information (hypervisor bits.
オペコード、pswの一部など)を含んでいる。operation code, part of psw, etc.).
ハイパーバイザ・ビットが0のときは、セレクタ170
は上側の入力データを選択し、ハイパーバイザ・ビット
が1のときはセレクタ170は下側の入力データを選択
する。セレクタ171は、セレクタ170 と同じ動作
を行う。When the hypervisor bit is 0, selector 170
selects the upper input data, and when the hypervisor bit is 1, the selector 170 selects the lower input data. Selector 171 performs the same operation as selector 170.
セレクタ210の上側入力端子には複製レジスタ200
のアドレス・ベースが入力され、セレクタ210の下側
入力端子には複製レジスタ201のアドレス・ベースが
入力される。セレクタ211の上側入力端子には複製レ
ジスタ200のアドレス・リミ・ントが入力され、セレ
クタ211の下側入力端子には複製レジスタ201のア
ドレス・リミットが入力される。A copy register 200 is provided at the upper input terminal of the selector 210.
The address base of the copy register 201 is input to the lower input terminal of the selector 210. The address limit of the copy register 200 is input to the upper input terminal of the selector 211, and the address limit of the copy register 201 is input to the lower input terminal of the selector 211.
タグ・レジスタRO5のハイパーバイザ・ビットが0で
スカラ・ユニット番号が00場合にはセレクタ210は
上側の入力データを選択し、タグ・レジスタRO5のハ
イパーバイザ・ビットがOでスカラ・ユニット番号が1
の場合にはセレクタ210は下側入力データを選択する
。セレクタ211もセレクタ210と同じ動作を行う。If the hypervisor bit of tag register RO5 is 0 and the scalar unit number is 00, selector 210 selects the upper input data;
In this case, the selector 210 selects the lower input data. Selector 211 also performs the same operation as selector 210.
オペコードがABR/ALR設定を指示している場合に
は、レジスタ200とレジスタ201は書込みイネーブ
ル状態になる。なお、ABR/ALRはアドレス・ベー
ス・レジスタ/アドレス・リミット・レジスタを表す。If the opcode indicates an ABR/ALR setting, registers 200 and 201 are in a write enable state. Note that ABR/ALR represents address base register/address limit register.
また、ABR/ALR設定時には、アドレス・ベースと
アドレス・リミットはO側のアドレス・パイプラインを
流れる。ABR/ALR設定状態の下で、タグ情報の中
のスカラ・ユニット番号が0の場合にはマージ回路13
0からのアドレス・ベースとアドレス・リミットは複製
レジスタ200にセットされ、タグ情報の中のスカラ・
ユニット番号が1の場合にはマージ回路130からのア
ドレス・ベースとアドレス・リミットは複製レジスタ2
01にセットされる。Furthermore, when setting ABR/ALR, the address base and address limit flow through the address pipeline on the O side. Under the ABR/ALR setting state, if the scalar unit number in the tag information is 0, the merge circuit 13
The address base and address limit from 0 are set in the duplicate register 200, and the scalar in the tag information is
If the unit number is 1, the address base and address limit from the merge circuit 130 are the duplicate register 2.
Set to 01.
記憶制御装置MCUの中の符号152〜212の部分お
よび符号153〜213の部分はアドレス発生部^DR
5Iに対する部分である。符号152〜212の部分お
よび符号153〜213の部分は、符号150〜210
の部分および符号151〜211の部分と同じ動作を行
う。Portions 152 to 212 and portions 153 to 213 in the storage control unit MCU are address generators ^DR.
This is the part for 5I. The parts 152 to 212 and the parts 153 to 213 are 150 to 210.
The operation is the same as that of the section and the sections 151 to 211.
第4図のシステムは種々の形式のDSUP (デュアル
・スカラ・ユニット・プロセッサ)を構成することが出
来る。第4図のシステムで、2台のDSUPを実現する
ことが出来る。この場合には、スカラ・ユニットSUO
、スカラ・ユニット5illおよびベクトル・ユニット
vUOで1台のDSUPを構成し、スカラ・ユニットS
U2 、スカラ・ユニットSU3およびベクトル・ユニ
ットvU1で他の1台のDStJPを構成する。ベクト
ル・ユニットVUOのセレクタ50とセレクタ140は
上側の入力ブータラ選択し、ベクトル・ユニットVUI
のセレクタ52とセレクタ142は下側の入力データを
選択する。The system of FIG. 4 can be configured with various types of DSUPs (dual scalar unit processors). With the system shown in Figure 4, two DSUPs can be realized. In this case, the scalar unit SUO
, scalar unit 5ill and vector unit vUO constitute one DSUP, and scalar unit S
U2, scalar unit SU3, and vector unit vU1 constitute another DStJP. The selector 50 and selector 140 of the vector unit VUO select the upper input booter, and the vector unit VUI
The selector 52 and selector 142 select lower input data.
スカラ・ユニット5口0.スカラ・ユニットSUIおよ
びベクトル・ユニットvUOで構成されたDSUPと、
スカラ・ユニットSU2 、スカラ・ユニット5t13
およびベクトル・ユニッ)VIJIで構成されたDSU
Pの動作は同じであるので、スカラ・ユニットSUO、
スカラ・ユニットSUIおよびベクトル・ユニットvu
oで構成されたDSUPについての動作を説明する。SCARA unit 5 units 0. a DSUP composed of a scalar unit SUI and a vector unit vUO;
Scalar unit SU2, Scalar unit 5t13
and vector unit) VIJI DSU
Since the operation of P is the same, the scalar unit SUO,
Scalar unit SUI and vector unit vu
The operation of the DSUP configured with o will be explained.
スカラ・ユニットSUOがABR/ALR設定命令、ア
ドレス・ベース値及びアドレス・リミット値をベクトル
・ユニットvUOに送ると、これらのアドレス・ベース
値とアドレス・リミット値は複製レジスタ200にセッ
トされる。同様に、スカラ・ユニットSU1がABR/
ALR設定命令、アドレス・ベース値及びアドレス・リ
ミット値をベクトル命令制御部ViOに送ると、これら
のアドレス・ベース値とアドレス・リミット値は複製レ
ジスタ201にセットされる。When the scalar unit SUO sends the ABR/ALR setting command, address base value and address limit value to the vector unit vUO, these address base value and address limit value are set in the replication register 200. Similarly, scalar unit SU1 is ABR/
When the ALR setting command, address base value, and address limit value are sent to the vector instruction control unit ViO, these address base value and address limit value are set in the copy register 201.
スカラ・ユニットSUOまたはSUIがベクトル主記憶
アクセス命令、アドレス作成情報等をベクトル・ユニッ
トvUOに送ると、アドレス発生部ADR5Oからリク
エスト・アドレスが出力される。アドレス発生部ADR
3Oからのリクエスト・アドレスがスカラ・ユニットS
UOからの命令及びデータに基づくものである場合には
複製レジスタ200が選択される。アドレス発生部AD
R5Oからのリクエスト・アドレスがスカラ・ユニット
SUIからの命令及びデータに基づくものである場合に
は複製レジスタ201が選択される。When scalar unit SUO or SUI sends a vector main memory access command, address creation information, etc. to vector unit vUO, a request address is output from address generator ADR5O. Address generation part ADR
The request address from 3O is scalar unit S
If it is based on instructions and data from the UO, the duplicate register 200 is selected. Address generation part AD
Duplicate register 201 is selected if the request address from R5O is based on instructions and data from scalar unit SUI.
第4図のシステムで、スカラ・ユニットSUO。In the system shown in Figure 4, the scalar unit SUO.
スカラ・ユニットSUI、ベクトル・ユニットVUO。Scalar unit SUI, vector unit VUO.
ベクトル・ユニットVUIで1台のDSUPを構成する
ことが出来る。この場合には、ベクトル・ユニットvU
Oのセレクタ50とセレクタ140は上側の入力データ
を選択し、ベクトル・ユニ・ントvU1のセレクタ52
とセレクタ142も上側の入力データを選択する。スカ
ラ・ユニットSU2とスカラ・ユニットSU3は、ベク
トル・ユニットなしで動作する。One DSUP can be configured with a vector unit VUI. In this case, the vector unit vU
The selector 50 and selector 140 of O select the upper input data, and the selector 52 of vector unit vU1 selects the upper input data.
The selector 142 also selects the upper input data. Scalar unit SU2 and scalar unit SU3 operate without a vector unit.
スカラ・ユニン)SUO,スカラ・ユニ・ントSUI。Scala uni) SUO, Scala uni nt SUI.
ベクトル・ユニットVUO,ベクトル・ユニ・ノ)VL
tlで構成されたDSUPの動作について説明する。vector unit VUO, vector uni-no) VL
The operation of DSUP configured with tl will be explained.
スカラ・ユニットSUOがABR/ALR設定命令、ア
ドレス・ベース値及びアドレス・リミ・ント値をベクト
ル・ユニットvUOに送ると、これらのアドレス・ベー
ス値とアドレス・リミット値は複製レジスタ200.2
02にセットされる。同様に、スカラ・ユニットSUI
がABR/ALR設定命令、アドレス・ベース値及びア
ドレス・リミット値をベクトル命令制御部ViOに送る
と、これらのアドレス・ベース値とアドレス・リミット
値は複製レジスタ201.203にセットされる。When the scalar unit SUO sends the ABR/ALR setting command, the address base value and the address limit value to the vector unit vUO, these address base values and address limit values are stored in the duplicate register 200.2.
Set to 02. Similarly, the scalar unit SUI
When the ABR/ALR setting command, address base value, and address limit value are sent to the vector instruction control unit ViO, these address base value and address limit value are set in the copy registers 201 and 203.
スカラ・ユニットSUOまたはSUIがベクトル主記憶
アクセス命令、アドレス作成情報等をベクトル・ユニッ
トvUOに送ると、アドレス発生部ADRS0 、 A
DHSIからリクエスト・アドレスが出力される。アド
レス発生部ADRSOからのリクエスト・アドレスがス
カラ・ユニットSUOからの命令及びデータに基づくも
のである場合には複製レジスタ200が選択され、アド
レス発生部ADRSOからのリクエスト・アドレスがス
カラ・ユニットSUIからの命令及びデータに基づくも
のである場合には複製レジスタ201が選択される。ま
た、アドレス発生部ADR3Iからのリクエスト・アド
レスがスカラ・ユニットSUOからの命令及びデータに
基づくものである場合には複製レジスタ202が選択さ
れ、アドレス発生部ADR3Iからのリクエスト・アド
レスがスカラ・ユニッ)SUIからの命令及びデータに
基づくものである場合には複製レジスタ203が選択さ
れる。When the scalar unit SUO or SUI sends a vector main memory access command, address creation information, etc. to the vector unit vUO, the address generators ADRS0, A
A request address is output from DHSI. If the requested address from the address generator ADRSO is based on instructions and data from the scalar unit SUO, the duplicate register 200 is selected and the requested address from the address generator ADRSO is based on the instruction and data from the scalar unit SUO. If it is based on instructions and data, the duplicate register 201 is selected. Furthermore, if the request address from the address generator ADR3I is based on the instruction and data from the scalar unit SUO, the duplicate register 202 is selected, and the request address from the address generator ADR3I is the scalar unit). If it is based on instructions and data from the SUI, the duplicate register 203 is selected.
以上の説明から明らかなように、本発明によれば、ベク
トルのマルチ・プロセッサに対しても、複数のベクトル
・ユニットを並列に動作させるモードのベクトルのユニ
・プロセッサに対しても、DSUPシステムとしても、
DSUPのミックス・モードに対しても、何れも効果的
にマルチ・プロセッサに対しては各ベクトル・プロセッ
サ毎にベクトル処理機構を利用できる異なるO3O3−
1−TCの利点を生かして動作させることのできる仮想
計算機システムを実現できる。As is clear from the above description, according to the present invention, the DSUP system can be used for both vector multi-processors and vector uni-processors in a mode in which a plurality of vector units operate in parallel. too,
For mixed mode of DSUP, each vector processor can utilize different O3O3-
It is possible to realize a virtual computer system that can operate by taking advantage of the advantages of 1-TC.
第1図ないし第4図は本発明の原理説明図、第5図は本
発明の1実施例のブロック図である。
SUOないしSU3・・・スカラ・ユニット、VUOと
vUl・・・ベクトル・ユニット、ViOとVil ・
・・ベクトル命令制御部、ADRSOとADRSI・・
・アドレス発生部、MCU・・・記憶制御装置、PRI
ORITY・・・プライオリティ回路、?lSU・・・
主記憶装置、ROIないしRO5・・・タグ・レジスタ
、R21ないしR25・・・タグ・レジスタ、10と1
2・・・セレクタ、20と22・・・スイッチ回路、3
0と32・・・データ・レジスタ、40と42・・・マ
ージ回路、50と52・・・セレクタ、60と62・・
・先頭アドレス・レジスタ/デイスタンス・アドレス・
レジスタ、70ないし73・・・セレクタ、80ないし
83・・・論理アドレス保持レジスタ、90ないし93
・・・インデックス・レジスタ、100ないし103・
・・加算器、110ないし113・・・論理アドレス・
レジスタ、120ないし123・・・アドレス変換レジ
スタ、130ないし133・・・マージ回路、150な
いし153・・・リクエスト・アドレス・レジスタ、1
60ないし163・・・加算器、170ないし173・
・・セレクタ、180・・・マージ回路、190ないし
193・・・アドレス指定例外チエツク回路、200な
いし203・・・アドレス・ベースおよびアドレス・リ
ミットを保持する複製レジスタ、210ないし213・
・・セレクタ。
特許出願人 富士通株式会社
代理人弁理士 京 谷 四 部
才1犯θ月の原工里容地明図
第1図
鴇Bgの、ろ?、璋説日yi[2コ
第2図1 to 4 are diagrams explaining the principle of the present invention, and FIG. 5 is a block diagram of one embodiment of the present invention. SUO or SU3...scalar unit, VUO and vUl...vector unit, ViO and Vil ・
...Vector instruction control unit, ADRSO and ADRSI...
・Address generation unit, MCU...Storage control unit, PRI
ORITY...priority circuit? lSU...
Main memory, ROI to RO5... tag register, R21 to R25... tag register, 10 and 1
2... Selector, 20 and 22... Switch circuit, 3
0 and 32...data register, 40 and 42...merge circuit, 50 and 52...selector, 60 and 62...
・Start address register/distance address・
Registers, 70 to 73...Selectors, 80 to 83...Logical address holding registers, 90 to 93
...index register, 100 to 103.
...Adder, 110 to 113...Logical address
Registers, 120 to 123...Address translation registers, 130 to 133...Merge circuits, 150 to 153...Request address registers, 1
60 to 163...Adder, 170 to 173.
. . . Selector, 180 . . . Merge circuit, 190 to 193 . . . Addressing exception check circuit, 200 to 203 .
··selector. Patent Applicant Fujitsu Limited Representative Patent Attorney Kyotani Yotsube 1st Criminal θ Moon Hara Factory Land Meizu Figure 1 Toki Bg, right? , Zhang Seday yi
Claims (4)
とベクトル命令を処理するベクトル・ユニット(VU)
とから成るベクトル・プロセッサ(VP)の複数個が、
一つの主記憶装置(MSU)を共有する仮想計算機シス
テムであって、 各ベクトル・ユニット(VU)毎に、仮想計算機用のア
ドレス・ベースとアドレス・リミットを保持する複製レ
ジスタ(RR)を設け、 スカラ・ユニットのアドレス・ベース・レジスタ/アド
レス・リミット・レジスタ(ABR/ALR)の設定時
には、対応するベクトル・ユニット(VU)の複製レジ
スタ(RR)の値も更新する ことを特徴とする仮想計算機システム。(1) Scalar unit (SU) that processes scalar instructions
and a vector unit (VU) that processes vector instructions.
A plurality of vector processors (VP) consisting of
A virtual machine system that shares one main storage unit (MSU), where each vector unit (VU) is provided with a replicated register (RR) that holds an address base and an address limit for the virtual machine. A virtual computer characterized in that when setting an address base register/address limit register (ABR/ALR) of a scalar unit, a value of a replication register (RR) of a corresponding vector unit (VU) is also updated. system.
とベクトル命令を処理する複数のベクトル・ユニット(
VU)とから成るベクトル・プロセッサ(VP)と、ベ
クトル・プロセッサ(VP)によってアクセスされる主
記憶装置(MSU)とを備える仮想計算機システムであ
って、 各ベクトル・ユニット(VU)毎に、仮想計算機用のア
ドレス・ベースとアドレス・リミットを保持する複製レ
ジスタ(RR)を設け、 スカラ・ユニット(SU)に接続された各ベクトル・ユ
ニット(VU)で一つのベクトル命令処理の分割処理単
位を並行処理するモードを持ち、 このモード状態の下において、スカラ・ユニット(SU
)がアドレス・ベース・レジスタ/アドレス・リミット
・レジスタ(ABR/ALR)を設定する場合には、当
該スカラ・ユニット(SU)に接続される全てのベクト
ル・ユニット(VU)の複製レジスタ(RR)の値も同
時に更新する ことを特徴とする仮想計算機システム。(2) Scalar unit (SU) that processes scalar instructions
and multiple vector units (
A virtual computer system comprising a vector processor (VP) consisting of a VU) and a main storage unit (MSU) accessed by the vector processor (VP), wherein each vector unit (VU) A replica register (RR) is provided to hold the address base and address limit for the computer, and each vector unit (VU) connected to the scalar unit (SU) can perform divided processing units of one vector instruction in parallel. Under this mode state, the scalar unit (SU
) sets the address base register/address limit register (ABR/ALR), the replicated register (RR) of all vector units (VUs) connected to the relevant scalar unit (SU). A virtual computer system characterized in that the value of is also updated at the same time.
トル・ユニット(VU)または複数個のベクトル・ユニ
ット(VU)から成るベクトル・ユニット集合を共有す
る形の仮想計算機システムであって、 ベクトル・ユニット(VU)毎に、当該ベクトル・ユニ
ット(VU)を共有するスカラ・ユニット(SU)のそ
れぞれに対応して、仮想計算機用のアドレス・ベースと
アドレス・リミットを保持する複製レジスタ(RR)を
設け、 スカラ・ユニット(SU)のアドレス・ベース・レジス
タ/アドレス・リミット・レジスタ(ABR/ALR)
の設定時には、ベクトル・ユニット(VU)の対応する
複製レジスタ(RR)も更新する ことを特徴とする仮想計算機システム。(3) A virtual computer system in which multiple scalar units (SU) share one vector unit (VU) or a vector unit set consisting of multiple vector units (VU), For each vector unit (VU), there is a replicated register (RR) that holds the address base and address limit for the virtual machine, corresponding to each scalar unit (SU) that shares the vector unit (VU). ) and address base register/address limit register (ABR/ALR) of the scalar unit (SU).
A virtual computer system characterized in that when setting a vector unit (VU), a corresponding replication register (RR) is also updated.
、各ベクトル・ユニットのアドレス生成部(ADRS)
毎に、当該ベクトル・ユニットを共有するスカラ・ユニ
ット(SU)のそれぞれに対応して、アドレス・ベース
およびアドレス・リミットを保持する複製レジスタ(R
R)を設け、 各スカラ・ユニット(SU)からベクトル・ユニット(
VU)に送るベクトル命令のタグにハイパーバイザ・モ
ード(HPV)を付加し、 ベクトル命令制御部(Vi)は、アドレス生成部(AD
RS)に対し、アドレス作成情報、ハイパーバイザ・モ
ード(HPV)、スカラ・ユニット(SU)を識別する
ためのスカラ・ユニット番号を付加して主記憶アクセス
指示を発信し、 アドレス生成部(ADRS)では、必要なベクトル長分
のリクエストを記憶制御装置(MCU)に対して発行し
、 記憶制御装置(MCU)では、ハイパーバイザ・モード
(HPV)がオンのときには、複製レジスタ(RR)の
アドレス・ベースによるアドレスの下駄履かせと、複製
レジスタ(RR)のアドレス・リミットによるアドレス
・リミット・チェックとを行わず、ハイパーバイザ・モ
ードがオフのときには、スカラ・ユニット番号によって
指定される複製レジスタ(RR)のアドレス・ベースと
アドレス・リミットに基づいて、アドレスの下駄履かせ
と、アドレス・リミット・チェックとを行う ことを特徴すとする仮想計算機システム。(4) In the virtual computer system according to claim (3), an address generation unit (ADRS) of each vector unit.
For each scalar unit (SU) that shares the vector unit, a replicated register (R
R), and from each scalar unit (SU) to a vector unit (
The vector instruction control unit (Vi) adds the hypervisor mode (HPV) to the tag of the vector instruction sent to the address generation unit (AD).
Address generation section (ADRS) adds address creation information, hypervisor mode (HPV), and a scalar unit number to identify the scalar unit (SU) and sends a main memory access instruction to the address generation section (ADRS). Then, a request for the required vector length is issued to the storage control unit (MCU), and when the hypervisor mode (HPV) is on, the storage control unit (MCU) issues the address of the replication register (RR). When the hypervisor mode is off without performing address enforcement by the base and address limit checking by the address limit of the replicated register (RR), the replicated register (RR) specified by the scalar unit number is ), based on the address base and address limit of the virtual computer system.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP28244390A JP2640871B2 (en) | 1990-10-20 | 1990-10-20 | Virtual computer system |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP28244390A JP2640871B2 (en) | 1990-10-20 | 1990-10-20 | Virtual computer system |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04156620A true JPH04156620A (en) | 1992-05-29 |
JP2640871B2 JP2640871B2 (en) | 1997-08-13 |
Family
ID=17652488
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP28244390A Expired - Lifetime JP2640871B2 (en) | 1990-10-20 | 1990-10-20 | Virtual computer system |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2640871B2 (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06168146A (en) * | 1992-11-30 | 1994-06-14 | Hitachi Ltd | Virtual machine system |
JP2008097173A (en) * | 2006-10-10 | 2008-04-24 | Renesas Technology Corp | Data processor |
-
1990
- 1990-10-20 JP JP28244390A patent/JP2640871B2/en not_active Expired - Lifetime
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06168146A (en) * | 1992-11-30 | 1994-06-14 | Hitachi Ltd | Virtual machine system |
JP2008097173A (en) * | 2006-10-10 | 2008-04-24 | Renesas Technology Corp | Data processor |
Also Published As
Publication number | Publication date |
---|---|
JP2640871B2 (en) | 1997-08-13 |
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