JPH04153808A - 両面バックプレーン・アセンブリ - Google Patents

両面バックプレーン・アセンブリ

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JPH04153808A
JPH04153808A JP2317629A JP31762990A JPH04153808A JP H04153808 A JPH04153808 A JP H04153808A JP 2317629 A JP2317629 A JP 2317629A JP 31762990 A JP31762990 A JP 31762990A JP H04153808 A JPH04153808 A JP H04153808A
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JP
Japan
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backplane
assembly
card
connector
logic
Prior art date
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Pending
Application number
JP2317629A
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English (en)
Inventor
Conrad J Aug
コンラッド　ジーン　オーグ
Wayne J Casanova
ウェイン　ジョセフ　カサノヴァ
William D Corfits
ウィリアム　デイル　コーフィッツ
Roger Francis Dimmick
ロジャー　フランシス　ディミック
Stephen E Wheeler
ステファン　エドワード　ウィーラー
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
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Publication date
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    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K7/00—Constructional details common to different types of electric apparatus
    • H05K7/14—Mounting supporting structure in casing or on frame or rack
    • H05K7/1438—Back panels or connecting means therefor; Terminals; Coding means to avoid wrong insertion
    • H05K7/1439—Back panel mother boards
    • H05K7/1445—Back panel mother boards with double-sided connections

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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Mounting Of Printed Circuit Boards And The Like (AREA)
  • Details Of Connecting Devices For Male And Female Coupling (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は一般的に演算システムの論理素子を格納するた
めの格納装置に関する。具体的には、本発明は増設され
た素子を格納装置が効率的に取扱うことを可能にする両
面バックプレーン又はマザーボードに関する。
〔従来の技術〕
演算システムの発展に伴ない、演算時間、処理能力及び
任意機能が増大する。その結果、中央エレクトロニック
・コンプレックス（ｃｅｎｔｒａｌ　ｅｌｅｃｔｒｏｎ
ｉｃ　ｃｏ＋５ｐｌｅｘｅｓ、以下ＣＥＣと称す）にお
いて要求される論理素子（たとえばカードあるいはブッ
ク）の増大あるいは増設が必要となるが、多数の論理素
子が要求されることにより発生した未解決な問題がいく
つかある。
演算時間は論理素子間の電気的距離によって太き（制限
されている。カード数が増加し、カードが大きくなるに
従い、カード間の機械的ピッチあるいは物理的距離が増
大する。機械的ピッチの増大は電気的ピッチの増大に等
しく、この電気的ピッチはバス長及び応答時間を増大さ
せる。
演算容量が増大すると、スペースの価値が高まる。現在
、ＣＥＣはＥＲＡラックのような小さな標準格納装置に
収められることが要求されている。
上述の増加したカード数を収容するために、典型的う・
ンクの中で利用可能な水平方向スペースを超過した格納
装置または論理ケージがしばしば必要となる。それゆえ
に、論理ケージは分割され、かつ電気的に相互接続され
ていなければならない。
このような論理ケージの″デイジーチエイニング°は電
気的距離の問題を軽減するものではないことは明らかで
ある。
更に複雑になると、多数のケージ、追加のバックプレー
ン又はマザーボード、追加のケーブル、コネクタ、ケー
ブルシールド等が必要となるため、ハードウェアのコス
トが上昇する。
典型的なＣＥＣはラックの中の重要なスペースを占有す
る（通常はラックの深さよりはるかに短かい）ので、２
つの別々のＣＥＣあるいは論理ケージを背中合せにラッ
クの中に配置することが明らかな解決法であるようにみ
える。しかしながら、マザーボードあるいはバックブレ
ーンが配置される中心部はアクセス可能でないため、こ
の解決法は実用的ではない。さらに、ＣＥＣ間の相互接
続は工場あるいは現場のｌｌｉ員にとって受入れ難いも
のである。これらの理由から、多数のＣＥＣあるいは論
理ケージは相互に積み重ねられてラックに搭載されるの
が典型的であるが、その結果、ラック・スペース及びハ
ードウェアを非能率的器こ使用することになる。
これらの問題を取扱う試みが先行技術で成されている。
米国特許第４．５３０．０３３号、第４．６２０．２６
５号、第３．６６８．４７６号及び第３．６５４．１１
２号は論理素子格納のために用いられる格納装置を開示
している。特に、米国特許第４．５３０．０３３号は単
一回路カードフレームを開示しており、該フレームはフ
レームを組立てるための接合ロック手段を有する、モー
ルドされた側壁及びパネルを有している。しかしながら
、２つのフレームあるいはケージを合体する方法につい
ては示唆されていない。加えて、格納装置のさらに代表
的な先行技術は米国特許第４．４４７．８５６号及び第
３．１８４．６４５号であり、これらはそれぞれ棚ユニ
ット又は別々のハウジングを開示している。このハウジ
ングあるいは棚ユニットは相互に取付けられるものであ
る。
〔発明が解決しようとする課題〕
本発明は上述の問題に着目し、この問題を解決しようと
している。
本発明の目的は論理素子をその両面に接続させることの
できる両面バックプレーンあるいはマザーボードを提供
することにある。
本発明の他の目的は、論理ケージが占有する高さあるい
は鉛直方向のスペースを増大することなく、典型的単一
輪理ケージに収容される論理素子の２倍の数の論理素子
を収容することのできる単一の両面バックプレーン・ア
センブリを提供することである。
本発明のさらに他の目的は、論理素子間の平均の電気的
距離を論理素子の機械的距離の約半分に減少させる両面
バックプレーン・アセンブリを提供することであり、こ
れによって信号伝達時間が減少し、システムの性能が高
まる。
さらに、別々のケージ間の相互接続数を減少させるため
の両面バックプレーン・アセンブリを提供することも本
発明の他の目的である。
〔課題を解決するための手段〕
上記目的を達成するために本発明の両面バックプレーン
・アセンブリは、論理ケージあるいはＣＥＣ内の論理素
子密度を高くするために供給される。バックプレーン・
アセンブリは、バックプレーンカードとその両側面にハ
ックプレーンカードが中央に位置するように取付けられ
たステイフナ及びＥＭＣ！１１１ちｔ磁整合性シールド
とによって、多層を成している。両面バックブレーンは
両側面に論理素子を導電的に受入れるためのコネクタを
有し、２つの論理ケージが１つのバックプレーンを共有
して接合されるようになっている。
〔実施例］ 例示的目的のために、第４図には典型的先行技術の論理
ケージ１が示されている。ケージは一対の側壁２、上部
ガイド３、底部ガイド４及びバックプレーン６あるいは
マザーボードから構成されている。ガイド３．４の内部
側面には、論理素子８を収容するためのガイド孔７が備
えられている。
論理素子８にはバックプレーン６に設けられたコネクタ
１０と接続するためのコネクタ９が備えられている。
第１図には本発明のバックプレーン・アセンブリ２０が
示されている。アセンブリ２０は、前面２４及び後面２
６を備えた両面中央バックプレーンカード２２あるいは
マザーボードを有する。バックプレーンカード２２の前
面２４及び後面２６上には、複数の論理素子コネクタ２
日が垂直方向に突出されて並列に備えられている（後面
２６上のコネクタに関しては図示せず）。バックプレー
ンカード２２の一方の側面２４上のコネクタ２８は他方
の側面２６上のコネクタ２８に対してオフセットされて
いるが、この点に関しては（第３図に関連づけて）後述
する。
アセンブ〃２０はバックプレーンカード２２の夫々の面
２４．２６に取付けられた多数の要素から構成される。
前面２４上の構成要素の一つであるステイフナ３０は、
バックプレーンカード２２を支持すると共にコネクタ２
８を貫通させるための開口３２を有する。このためコネ
クタ２８は論理素子５６と接続可能となっている（第２
図に示す）。論理素子５６は第４図の論理素子８と同等
であるか又は同等にしてもよい。ステイフナ３０にはま
た、その上部及び底部の縁に沿って位置合せピン３４が
備えられている。これらのピン３４はバックプレーン・
アセンブリ２０の論理ケージ内への位置合せあるいは設
置のために備えられている。
ＥＭＣシールド３６はステイフナ３０に取付けられてい
る。このシールドにもまた、コネクタ２８が延出可能な
開口３８が備えられている。ＥＭＣシールド３６の周囲
には、位置合せ及び取付けのための孔４０及びノツチ４
２が備えられている。
バックプレーンカード２２の後面２６にも前面２４と同
様の構成要素が搭載されている。すなわち、まず第１に
開口４６及び位置合せピン４８（図示されていないが、
ステイフナ３０上のピン３４と同様である）を有するス
テイフナ４４が、バックプレーンカード２２に取付けら
れている。
ステイフナ４４の次には、細長い開口を備えたＥＭＣシ
ールド５０が取付けられている。シールド５０はシール
ド３６と同等もしくは類似している。
ハックプレーンカード２２の反対側の面２４と同様に、
ＥＭＣシールド５０及びステイフナ４４の開口は略位置
合せされて備えられ、バンクプレーンカード２２の後面
２６に位置するコネクタ２日が論理素子５６と接続する
ために突出可能となっている（第２図に示す）。上述の
ようなバックプレーン・アセンブリ２０はスクリュ又は
リベット及びそれに要求される開口または接続孔などを
含む従来の機械的接合方法によって相互接合することが
できる。
第２図には本発明のバックプレーン・アセンブリ２０及
びそれにより可能な両面論理ケージ６０の分解図が示さ
れている。
積１５バックプレーン・アセンブリ２０は両面論理ケー
ジ６０の中心部に位置する。しかしながらたとえば論理
素子のサイズなどの設計要求によって、バックプレーン
・アセンブリ２０はケージ間の中心からはずれた位置に
配置されることもある。
両面ケージ６０は２つのサブ・ケージ６２及び６４を含
む。一方のサブ・ケージ６２は上部ガイド６６及び底部
ガイド６８によって一部囲まれている。同様に他方のサ
ブ・ケージ６４には上部ガイド７０及び底部ガイド７２
が備えられ、ガイド６６．６８．７０及び７２はキャス
ト又は他の適切な材料又は処理によって形成され得る。
ここで示される４つのガイド６６．６８．７０及び７２
は配列した略矩形開ロア３を有する金属キャスティング
であり、これらの開口は論理素子５６に備えられた開口
５５と寸法が一致しているので、論理素子５６がサブ・
ケージ６２又は６４のいずれかに充分な位置迄挿入され
たときに開ロア３と５５とは合致可能となっている。イ
ンテグラル・バー７５は夫々のガイド６６．６８．７０
及び７２をバックプレーン・アセンブリ２０に取付け、
ガイドの側面は側壁７６．７８に取付けられる。ガイド
は、素子コネクタ５７をハックプレーン・コネクタ２８
（第２図には示さず、第１図参照）へ接続するための適
切な位置へ論理素子５６を案内及び支持するための縦長
のガイド孔７９を有する。
ガイド６６．６８．７０及び７２は夫々同様の特性を有
し、論理ケージ６０内へ夫々同様に接続されていること
は明らかである。
ガイド６６．６８．７０及び７２の側面縁６９にはタブ
７４が備えられている。タブ７４は側壁７６及び７８を
位置決めして、サブ・ケージ６２及び６４の囲いを完成
させている。側壁７６及び７８は夫々単一の金属シート
片によって形成され、パーツを位置合せするためにタブ
７４を受入れる開口８０が備えられている。側壁７６及
び７８はスクリュウ又は他の従来用いられているとめ具
によって上部ガイド６６．６８及び底部ガイド７０．７
２に確実に固定されている。開口８０及びタフ７４は両
面論理ケージ６０を少なくとも３方向に位置合せ可能と
している。第１に、ケージ６２．６４は相互に位置合せ
される。第２にバンクプレーン・アセンブリ２０は両面
ケージ６０内で必要に応じて位置合せされる。第３には
、本発明のバックプレーン・アセンブリ２０は必要に応
じて上部ガイド６６．６８及び底部ガイド７０．７２で
位置合せされる。
側壁７６及び７８は、ケージ６０が独立したユニ、トと
して用いられる場合に典型的なラック又は支持カバーに
搭載又は接合されるように、フランジ８２を有している
。開口８０は、また必要に応じて、補助的装置又はその
補助的装置のための付属の金属薄サポートの位置合せ及
び搭載のためにも用いられる。サブ・ケージ６２．６４
を含む両面論理ケージ６０は複数の論理素子５６の格納
に適用される。
第３図はバンクプレーン・アセンブリ２００バツクプレ
ーンカード２２をさらに詳細に示しており、具体的には
論理素子５６がどのように位置合せされるかが示されて
いる。上述のケージ構造は第３図では省略されている。
バックプレーン・コネクタ２８には３列及び４列の２種
類あるが、本発明の範囲は特にこの２つの具体例に限定
されるものではない。論理素子５６上に位置して、コネ
クタ２８に対応する対応コネクタ５７もまた示されてい
る。
バックプレーンカード２２の一方の面２４上の論理素子
５６が、バックプレーンカード２２の他方の面２６上の
論理素子５６と特定の距離りだけオフセットされている
ことは留意する点である。
オフセット距離りによる重要な利点は少なくとも２つあ
る。第１に、零バンクプレーン・アセンブリ２０に搭載
可能な論理素子５６の数は、典型的先行技術である片面
バックプレーンカード６（第４図）に搭載可能な数の２
倍であることは明確である。従って、論理素子５６の搭
載因子は２になり、格納装置あるいはＥＩＡラック内で
必要とされる横方向の水平方向又は垂直方向のスペース
を増すことなく、２倍の論理素子５６が搭載される。第
２に、論理素子５６間の平均電気的距離は論理素子５６
自身の機械的ピッチの半分に減少されることは明らかで
あり、それによって、ある論理素子５６からバックプレ
ーンカード２０へ信号が送信されてから反対側の最も近
接した論理素子５６によって受信されるまでに経過する
時間がほぼ５０％近（減少する。
ある回線に沿った信号の伝達時間は、その回線上の光の
速度及びインピーダンスによって決定される。距離が減
少することによって、伝達時間はそれに略正比例して減
少する。回線インピーダンスの僅かな変化によって、伝
達時間が正確に距離変化に正比例することが妨げられる
。本発明により達成された約５０％の減少は、典型的先
行技術の片面バックプレーンカード６上の連続的な列で
ある他の論理素子５６をすべて本発明のように他方の面
に移動したと仮定したときのこのシステムの能力である
。ある論理素子５６と他の論理素子５６との関係の事実
上の限界がこの理想的５０％減少の達成を普遍的に妨げ
、平均伝達時間減少を小さくしている。しかしながら、
本発明の両面バックプレーンカード２２によって可能に
された信号伝達時間の減少のおかげで、主要な性能が改
良される。
オフセット距離りに関する他の因子についてはは、必要
によって、使用されるタイプのコネクタ２８を格納する
ように決定あるいは変更される。
また、バックプレーンカード２２の一方の面２４から突
出しているピン２９がハックプレーンカード２２の他方
の面２６上のコネクタ２８のハウジング２７と干渉する
機会を最小限にするようにも配慮されている。オフセッ
ト距離りは本発明の両面バックプレーン・アセンブリ２
０の特定の応用で使用されるコネクタ２８のタイプや型
に応じて変更されると解釈されるべきである。
ハックプレーンカード２２へのコネクタ２８の接合は、
位置合せピン（機械的にプレスされた気密設計）、ウェ
ーブはんだ付け（適切なマスキングと共に）、ソルダー
・リフロウ　（ｓｏｌｄｅｒ　ｒｅｆｌ。
−）即ちはんだ融解再凝固方法又は他の多数の従来方法
によって可能である。使用される取付は方法は、オフセ
ット距離りに影響を与える。例えば、はんだ付けによる
接続は、カードの一方の面にコネクタをはんだ付けする
間に他方の面のコネクタにダメージを与えないためのマ
スキングを必要とするため、異なるオフセット値が要求
されるかもしれない。
オフセット距離りはカード２２の一方の面２４上のコネ
クタ２８と他方の面２６上のコネクタ２８との間の明確
なバイアス（ｖｉａｓ）を保持するためにも与えられる
。これはこれまでに論議された電気的距離の利点に関係
し、事実、オフセット距離りは論理素子５６とコネクタ
２８との間の混合接続を含むバイアスを可能にする。
両面バックプレーンに起因する他の利点は以下の点であ
る。まず記憶パスが約９．１センチメートル（約３．６
インチ）短縮される。次に、論理関数のためのレギュレ
ータをケーブルを使用せずに直接へツクプレーンに接続
することによって、パワーの分配が可能になる。更に、
他の装置コンテナが延長ケーブルを使用せずに直接バッ
クプレーンに接続され得る。それによってコストを減少
し、最小限のケーブル長による単一端小型コンピュータ
システム用インターフェース（ＳＣ３Ｉ）バス接続を提
供する。
本発明の両面バンクプレーンは本発明の精神と本質から
相違しないならば、他の特定の形式で実施されることも
あり、ここで述べられた実施例は例示に過ぎず、この実
施例に限定されるものではない。
〔発明の効果〕
本発明に係る両面バックプレーンは論理素子を効果的に
収容し、論理素子密度を増大させるという優れた利点を
有する。
【図面の簡単な説明】
第１図は本発明のバックプレーン・アセンブリの分解斜
視図である。 第２図は本発明の両面バックプレーン及びそれにより可
能な両面論理ケージの斜視図である。 第３図は両面論理ケージ内のバックプレーンカードと接
続するように位置合せされている論理素子と関連して示
されている本発明のバックプレーンカードの平面図であ
る。 第４図は先行技術の論理ケージの一部分解斜視図である
。 ２０　・・・　バックプレーン・アセンブリ２２　・・
・　バックプレーンカード ２４　・・・　前面 ２６　・・・　後面 ２８　・・・　コネクタ ３０．４４　・・・　ステイフナ ３４．４８　・・・　位置合せピン ３６．５０　・・・　ＥＭＣシールド ５６　・・・　論理素子 ６０　・・・　両面論理ケージ ６２．６４　・・・　サブ・ケージ 図面の浄書（内容に変更なしン 第 図 １５毫帛有伯正書（方式） 平成 ３年 ３月 ７日

Claims (7)

    【特許請求の範囲】
  1. （１）論理素子格納用の電子格納装置のためのバックプ
    レーン・アセンブリに用いられるバックプレーンカード
    であって、該バックプレーンカードを前記論理素子に接
    続するためのコネクタを各々備えた前面及び後面よりな
    る２つの対向面を有するプリント回路カードを有し、前
    記前面に備えられたコネクタが前記後面に備えられたコ
    ネクタから横方向に所定距離オフセットされているバッ
    クプレーンカード。
  2. （２）論理素子を格納するための中央電子格納装置と共
    に用いられるバックプレーン・アセンブリであって、 前記論理素子と接続するためのコネクタを各々備えた前
    面及び後面よりなる２つの対向面を有するバックプレー
    ンカードと、 前記バックプレーンカードの各々の面に重なるように取
    付けられ、前記コネクタを露出させる２つのスティフナ
    と、 前記各々のスティフナに対応して配置され、前記スティ
    フナから露出した前記コネクタを露出させる２つのＥＭ
    Ｃシールドと、 を有するバックプレーン・アセンブリ。
  3. （３）前記スティフナ及び前記シールドは前記バックプ
    レーンカード上のコネクタと略位置合せされた細長い孔
    を有し、前記孔が前記コネクタを受入れ且つコネクタを
    貫通可能にする請求項２記載のバックプレーン・アセン
    ブリ。
  4. （４）前記スティフナにはその周縁部に、前記バックプ
    レーン・アセンブリを前記電子格納装置に配設し、且つ
    取付けるための複数の位置合せピンが備えられる請求項
    ２記載のバックプレーン・アセンブリ。
  5. （５）論理素子を格納するための２つのサブ・ケージを
    有する両面背中合せ論理ケージに適用され、前記サブ・
    ケージ間に位置されて、一方のサブ・ケージに対向する
    面と他方のサブ・ケージに対向する面の２つの接続面を
    有し、前記２つの接続面が各サブ・ケージに格納された
    論理素子と導電接続している多層バックプレーン・アセ
    ンブリ。
  6. （６）前記接続面の各々には前記多層バックプレーン・
    アセンブリをその対応する面の論理素子と接続するため
    の複数のコネクタが備えられる請求項５記載の多層バッ
    クプレーン・アセンブリ。
  7. （７）前記多層バックプレーン・アセンブリの一方の面
    上のコネクタは他方の面上のコネクタから横方向へオフ
    セットされている請求項６記載の多層バックプレーン・
    アセンブリ。
JP2317629A 1990-01-19 1990-11-21 両面バックプレーン・アセンブリ Pending JPH04153808A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US467450 1990-01-19
US07/467,450 US5023754A (en) 1990-01-19 1990-01-19 Double-sided backplane assembly

Publications (1)

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JPH04153808A true JPH04153808A (ja) 1992-05-27

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ID=23855748

Family Applications (1)

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JP2317629A Pending JPH04153808A (ja) 1990-01-19 1990-11-21 両面バックプレーン・アセンブリ

Country Status (5)

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US (1) US5023754A (ja)
EP (1) EP0438012B1 (ja)
JP (1) JPH04153808A (ja)
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