JPH04150109A - 半導体装置の出力回路 - Google Patents
半導体装置の出力回路Info
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- JPH04150109A JPH04150109A JP2270955A JP27095590A JPH04150109A JP H04150109 A JPH04150109 A JP H04150109A JP 2270955 A JP2270955 A JP 2270955A JP 27095590 A JP27095590 A JP 27095590A JP H04150109 A JPH04150109 A JP H04150109A
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- transistor
- level signal
- semiconductor device
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- 239000004065 semiconductor Substances 0.000 title claims description 30
- 238000001514 detection method Methods 0.000 claims abstract description 16
- 238000010586 diagram Methods 0.000 description 15
- 230000000694 effects Effects 0.000 description 2
- 239000000284 extract Substances 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- 101150030723 RIR2 gene Proteins 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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- Logic Circuits (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は、半導体装置の出力時のピーク電流を低減でき
、高速な出力動作を可能にする半導体装置の出力回路に
関する。
、高速な出力動作を可能にする半導体装置の出力回路に
関する。
従来、半導体装置の出力回路としては第１１図に示すも
のがある。この半導体装置の出力回路は、ＮＭＯＳセン
スアンプのコモンソースの電位か電源電圧Ｖｃｃに充電
されているときに、出力トランジスタ１００のゲート端
子に、上記出力端子にＯＶの電圧信号を出力することを
表わす信号すなわち上記出力端子をプルダウンすること
を表す信号を受ける。すると、上記出力トランジスタ１
００かオンして、上記出力端子がプルダウンする。
のがある。この半導体装置の出力回路は、ＮＭＯＳセン
スアンプのコモンソースの電位か電源電圧Ｖｃｃに充電
されているときに、出力トランジスタ１００のゲート端
子に、上記出力端子にＯＶの電圧信号を出力することを
表わす信号すなわち上記出力端子をプルダウンすること
を表す信号を受ける。すると、上記出力トランジスタ１
００かオンして、上記出力端子がプルダウンする。
ところが、上記従来の半導体装置の出力回路では、ト記
出力トランジスタ１００がオンする瞬間すなわち出力開
始時に、第１２図に示すように上配出力トランジスタ１
００にピーク電流が流れる。 そして、このピーク電流が流れることによって、上記半
導体装置の出力回路に継ながる半導体装置の内部回路の
グランド電位が上昇し、上記内部回路に雑音等を生じる
場合があるという問題がある。 また、上記ピーク電流が流れることによって、上記半導
体装置の入力装置の入力信号判定しベルが変動するとい
う問題がある。上記ピーク電流を抑えるためには、例え
ば上記出力トランジスタＩ００のサイズを小さくすると
いう方法がある。しかし、上記出力トランジスタ１００
のサイズを小さくすると、上記半導体装置の出力回路の
出力動作に要する時間が長くなるという問題を生じる。 そこで、本発明の目的は、出力動作を長引かせることな
く、出力開始時のピーク電流を低減できる半導体装置の
出力回路を提供することにある。
出力トランジスタ１００がオンする瞬間すなわち出力開
始時に、第１２図に示すように上配出力トランジスタ１
００にピーク電流が流れる。 そして、このピーク電流が流れることによって、上記半
導体装置の出力回路に継ながる半導体装置の内部回路の
グランド電位が上昇し、上記内部回路に雑音等を生じる
場合があるという問題がある。 また、上記ピーク電流が流れることによって、上記半導
体装置の入力装置の入力信号判定しベルが変動するとい
う問題がある。上記ピーク電流を抑えるためには、例え
ば上記出力トランジスタＩ００のサイズを小さくすると
いう方法がある。しかし、上記出力トランジスタ１００
のサイズを小さくすると、上記半導体装置の出力回路の
出力動作に要する時間が長くなるという問題を生じる。 そこで、本発明の目的は、出力動作を長引かせることな
く、出力開始時のピーク電流を低減できる半導体装置の
出力回路を提供することにある。
【課題を解決するための手段】
上記目的を達成するため、本発明の半導体装置の出力回
路は、制御端子に印加される信号によってオンオフして
、半導体装置の出力端子をプルアップまたはプルダウン
する出力トランジスタと、上記出力トランジスタに流れ
る電流量に対応した電流量を検出して、この電流量を表
わす出力電流レベル信号を発生する出力電流レベル検出
部と、上記出力トランジスタに流す電流の上限値を設定
する基準電流レベル信号を発生する基準電流レベル発生
部と、上記基準電流レベル発生部からの基準電流レベル
信号と、上記出力電流レベル検出部からの出力電流レベ
ル信号とを比較して、上記出力トランジスタに流れる電
流量が上記基準電流レベル信号が設定する上限値を越え
ないように、上記出力トランジスタの制御端子に入力す
る信号を出力する比較回路とを備えることを特徴として
いる。
路は、制御端子に印加される信号によってオンオフして
、半導体装置の出力端子をプルアップまたはプルダウン
する出力トランジスタと、上記出力トランジスタに流れ
る電流量に対応した電流量を検出して、この電流量を表
わす出力電流レベル信号を発生する出力電流レベル検出
部と、上記出力トランジスタに流す電流の上限値を設定
する基準電流レベル信号を発生する基準電流レベル発生
部と、上記基準電流レベル発生部からの基準電流レベル
信号と、上記出力電流レベル検出部からの出力電流レベ
ル信号とを比較して、上記出力トランジスタに流れる電
流量が上記基準電流レベル信号が設定する上限値を越え
ないように、上記出力トランジスタの制御端子に入力す
る信号を出力する比較回路とを備えることを特徴として
いる。
比較回路は、出力電流レベル検出部からの出力トランジ
スタに流れる電流量に対応した電流量を表わす出力電流
レベル信号と、基準電流レベル発生部からの上記出力ト
ランジスタに流す電流の上限値を設定する基準電流レベ
ル信号とを比較する。 そして、この比較回路は、上記比較結果に基づいて、上
記出力トランジスタに流れる電流量が上記基準電流レベ
ル信号が設定する上限値を越えないように、」二記出力
トランンスタの制御端子に入力する信号を出力する。こ
のため、上記出力トランジスタかオンする瞬間に上記出
力トランジスタに流れるピーク電流は上記上限値以下に
制限されるので、上記出力トランジスタに継ながる半導
体装置の内部回路のグランド電位の上昇による雑音発生
および上記出力トランジスタに継ながる半導体装置の入
力装置の入力信号判定レベルの変動が防止される。
スタに流れる電流量に対応した電流量を表わす出力電流
レベル信号と、基準電流レベル発生部からの上記出力ト
ランジスタに流す電流の上限値を設定する基準電流レベ
ル信号とを比較する。 そして、この比較回路は、上記比較結果に基づいて、上
記出力トランジスタに流れる電流量が上記基準電流レベ
ル信号が設定する上限値を越えないように、」二記出力
トランンスタの制御端子に入力する信号を出力する。こ
のため、上記出力トランジスタかオンする瞬間に上記出
力トランジスタに流れるピーク電流は上記上限値以下に
制限されるので、上記出力トランジスタに継ながる半導
体装置の内部回路のグランド電位の上昇による雑音発生
および上記出力トランジスタに継ながる半導体装置の入
力装置の入力信号判定レベルの変動が防止される。
以下、本発明を図示の実施例により詳細に説明する。
第１図は本発明の半導体装置の出力回路の第１の実施例
の概念図、第２図は上記実施例の回路図である。第１図
に示すように、上記実施例の出力回路は、出力トランジ
スタｌと、基準電流レベル発生部２と、出力電流レベル
検出部３と、比較回路４を備えている。また、第２図に
示すように、上記出力トランジスタ１は、出力端子とグ
ランドとの間に接続したトランジスタＴＲＩからなる。 また、上記基準電流レベル発生部２は、上記出力トラン
ジスタ１に流す電流の上限値を設定するための基準電流
レベル信号を、電源電圧を抵抗ＲＩＲ２で分圧して取り
出す。また、上記出力電流レベル検出部３が備えるトラ
ンジスタＴＲ３のゲート端子は上記出力トランジスタ１
の制御端子としてのゲート端子に接続している。上記ト
ランジスタＴＲ３は、一端を上記出力端子に接続し、他
端を抵抗Ｒ３を介して接地している。したがって、上記
出力電流レベル検出部３に流れる電流は、上記抵抗Ｒ３
による電圧降下の影響を除けば、上記出力トランジスタ
ｌに流れる電流にほぼ比例する。 すなわち、上記出力電流レベル検出部３は、上記出力ト
ランジスタｌに流れる電流をモニターしていることにな
る。こうして、上記出力電流レベル検出部３は、上記出
力トランジスタｌに流れる電流量に対応した電流量を表
わす出力電流レベル信号を、上記抵抗Ｒ３の電圧降下と
して取り出している。上記比較回路４は、この比較回路
４の１つの入力端子を基準電流レベル信号線１２を介し
て上記抵抗Ｒ１と抵抗Ｒ２の接続点に接続し、この比較
回路４のもう１つの入力端子を、出力電流レベル信号線
１３を介して上記トランジスタＴＲ３と抵抗Ｒ３の接続
点に接続する一方、この比較回路４の出力端子を制御端
子信号線１１を介して上記トランジスタＴＲ３のゲート
端子と上記トランジスタＴＲＩのゲート端子に接続して
いる。 上記構成において、上記比較回路４は、第３図に示すよ
うに、上記出力電流レベル信号線１３の電位が上記基準
電流レベル信号線１２の電位Ｖ ＲＥＦを越えないよう
に、上記制御端子信号線１１の電位を制御する。すなわ
ち、上記比較回路４は、上記出力電流レベル信号と上記
基準電流レベル信号との比較結果に基づき、上記出力ト
ランジスタ１に流れる電流量すなわち出力電流が上記基
準電流レベル信号が設定する上限値を越えないように、
上記出力トランジスタ１のゲート端子に信号を印加する
。したかって、第３図に示すように、上記出力トランジ
スタＩに流れるピーク電流を上記上限値以下に制限でき
るので、上記出力トランジスタ１に継ながる半導体装置
の内部回路のグランド電位の上昇による雑音発生を防止
できると共に、上記出力トランジスタ１に継ながる半導
体装置の入力装置の入力信号判定レベルの変動を防止で
きる。 次に、第２の実施例の回路図を第４図に示す。 この実施例は、トランジスタＴＲ４１からなる出力トラ
ンジスタ４１と、トランジスタＴＲ４３と抵抗Ｒ４３を
備える出力電流レベル検出部４３と、トランジスタＴＲ
４５ＴＲ４６ＴＲ４７ＴＲ４８、ＴＲ４０４を備える比
較回路４４と、抵抗Ｒ４］、Ｒ４２とトランジスタＴＲ
４０２を備える基準電流レベル発生部４２を備えている
。上記トランジスタＴＲ４１の制御端子としてのゲート
端子と上記トランジスタＴＲ４３のゲート端子は、制御
端子信号線４１１を介して、上記トランジスタＴＲ４６
とＴＲ４８の接続点に接続している。 また、北記トラノンスタＴＲ４３と抵抗Ｒ４３の接続点
は、出力電流レベル信号線４１３を介して、上記トラン
ジスタＴＲ４８のゲートに接続している。更に、上記ト
ランジスタＴＲ４７のゲート端子は、基準電流レベル信
号線４１２を介して、上記抵抗Ｒ４１とＲ４２，＝の接
続点に接続している。 また、上記実施例は、上記基準電流レベル発生部４２と
上記比較回路４４の動作期間を設定するために、アドレ
ス遷移検出信号を受けるようにしている。 上記構成において、上記比較回路４４は、上記出力電流
レベル信号線４１３の電位が上記基準電流レベル信号線
４１２の電位によって定まる電位を越えないように、上
記制御端子信号線４１１の電位を制御する。すなわち、
上記比較回路４４は、上記出力電流レベル検出部４３か
らの上記出力トランジスタ４１に流れる電流量に対応し
た電流量を表わす出力電流レベル信号と、上記基準電流
レベル発生部４２からの上記出力トランジスタ４１に流
す電流の上限値を設定する基準電流レベル信号とを比較
する。そして、上記比較回路４４は、上記比較結果に乙
とすいて、上記出力トランジスタ４１に流れる電流量が
上記基準電流レベル信号か設定する上限値を越えないよ
うに、上記出力トランジスタ４１のケート端子に入力す
る信号を出力する。したかって、上記出力トランジスタ
４１に流れるピーク電流を上記上限値以下に制限できる
ので、上記出力トランジスタ４１に継ながる半導体装置
の内部回路のグランド電位の上昇による雑音発生を防止
できると共に、上記出力トランジスタ４１に継ながる半
導体装置の入力装置の入力信号判定レベルの変動を防止
できる。その上、上記実施例では、上記アドレス遷移検
出信号が、上記基準電流レベル発生部４２および比較回
路４４か動作する期間を、出力回路の入力端子に上記出
力回路の出力端子をプルダウンすることを表す信号か入
っノ二時点を含むある一定期間に限定する。 したがって、上記基準電流レベル発生部４２および比較
回路４４か消費する電流を低減でき、消費電力を低減で
きる。 次に、第３の実施例を第６図に示す。また、この実施例
の動作波形を第７図に示す。上記実施例は、出力トラン
ジスタ７１と、出力電流しｌ＼ル検出部７３と、比較回
路７４と、基準電流レベル発生部７２とを備えている。 上記実施例のように、本発明は、出力端子をプルダウン
する出力回路だけでなく、出力端子をプルアップする出
力回路にも適用できる。そして、上記実施例では、上記
出力端子をプルアップするときのピーク電流を低減でき
る。 また、上記第２の実施例と第３の実施例では、比較回路
が比較する２つの入力信号に対する上記比較回路のバラ
ンスが均等であっても不均等であってもよい。 尚、上記第１ 第２．第３の実施例では、基準電流レベ
ル発生部は電源電圧を抵抗分割して、基準電流レベル信
号を発生したが、上記基準電流レベル信号の発生手段と
しては、上記抵抗分割に限らず、適当な基準電流しｌ＼
ルを発生できるものであればよい。第８．９．１０図に
上記基準電流レベル発生部の他の例を示す。また、上記
第１．第２．第３の実施例では、出力トランジスタとし
てＭＯＳトランジスタを用いたが、ＭＯＳトランジスタ
に替えてバイポーラトランジスタを用いてもよい。 この場合、制御端子としてはベース端子を用いる。
の概念図、第２図は上記実施例の回路図である。第１図
に示すように、上記実施例の出力回路は、出力トランジ
スタｌと、基準電流レベル発生部２と、出力電流レベル
検出部３と、比較回路４を備えている。また、第２図に
示すように、上記出力トランジスタ１は、出力端子とグ
ランドとの間に接続したトランジスタＴＲＩからなる。 また、上記基準電流レベル発生部２は、上記出力トラン
ジスタ１に流す電流の上限値を設定するための基準電流
レベル信号を、電源電圧を抵抗ＲＩＲ２で分圧して取り
出す。また、上記出力電流レベル検出部３が備えるトラ
ンジスタＴＲ３のゲート端子は上記出力トランジスタ１
の制御端子としてのゲート端子に接続している。上記ト
ランジスタＴＲ３は、一端を上記出力端子に接続し、他
端を抵抗Ｒ３を介して接地している。したがって、上記
出力電流レベル検出部３に流れる電流は、上記抵抗Ｒ３
による電圧降下の影響を除けば、上記出力トランジスタ
ｌに流れる電流にほぼ比例する。 すなわち、上記出力電流レベル検出部３は、上記出力ト
ランジスタｌに流れる電流をモニターしていることにな
る。こうして、上記出力電流レベル検出部３は、上記出
力トランジスタｌに流れる電流量に対応した電流量を表
わす出力電流レベル信号を、上記抵抗Ｒ３の電圧降下と
して取り出している。上記比較回路４は、この比較回路
４の１つの入力端子を基準電流レベル信号線１２を介し
て上記抵抗Ｒ１と抵抗Ｒ２の接続点に接続し、この比較
回路４のもう１つの入力端子を、出力電流レベル信号線
１３を介して上記トランジスタＴＲ３と抵抗Ｒ３の接続
点に接続する一方、この比較回路４の出力端子を制御端
子信号線１１を介して上記トランジスタＴＲ３のゲート
端子と上記トランジスタＴＲＩのゲート端子に接続して
いる。 上記構成において、上記比較回路４は、第３図に示すよ
うに、上記出力電流レベル信号線１３の電位が上記基準
電流レベル信号線１２の電位Ｖ ＲＥＦを越えないよう
に、上記制御端子信号線１１の電位を制御する。すなわ
ち、上記比較回路４は、上記出力電流レベル信号と上記
基準電流レベル信号との比較結果に基づき、上記出力ト
ランジスタ１に流れる電流量すなわち出力電流が上記基
準電流レベル信号が設定する上限値を越えないように、
上記出力トランジスタ１のゲート端子に信号を印加する
。したかって、第３図に示すように、上記出力トランジ
スタＩに流れるピーク電流を上記上限値以下に制限でき
るので、上記出力トランジスタ１に継ながる半導体装置
の内部回路のグランド電位の上昇による雑音発生を防止
できると共に、上記出力トランジスタ１に継ながる半導
体装置の入力装置の入力信号判定レベルの変動を防止で
きる。 次に、第２の実施例の回路図を第４図に示す。 この実施例は、トランジスタＴＲ４１からなる出力トラ
ンジスタ４１と、トランジスタＴＲ４３と抵抗Ｒ４３を
備える出力電流レベル検出部４３と、トランジスタＴＲ
４５ＴＲ４６ＴＲ４７ＴＲ４８、ＴＲ４０４を備える比
較回路４４と、抵抗Ｒ４］、Ｒ４２とトランジスタＴＲ
４０２を備える基準電流レベル発生部４２を備えている
。上記トランジスタＴＲ４１の制御端子としてのゲート
端子と上記トランジスタＴＲ４３のゲート端子は、制御
端子信号線４１１を介して、上記トランジスタＴＲ４６
とＴＲ４８の接続点に接続している。 また、北記トラノンスタＴＲ４３と抵抗Ｒ４３の接続点
は、出力電流レベル信号線４１３を介して、上記トラン
ジスタＴＲ４８のゲートに接続している。更に、上記ト
ランジスタＴＲ４７のゲート端子は、基準電流レベル信
号線４１２を介して、上記抵抗Ｒ４１とＲ４２，＝の接
続点に接続している。 また、上記実施例は、上記基準電流レベル発生部４２と
上記比較回路４４の動作期間を設定するために、アドレ
ス遷移検出信号を受けるようにしている。 上記構成において、上記比較回路４４は、上記出力電流
レベル信号線４１３の電位が上記基準電流レベル信号線
４１２の電位によって定まる電位を越えないように、上
記制御端子信号線４１１の電位を制御する。すなわち、
上記比較回路４４は、上記出力電流レベル検出部４３か
らの上記出力トランジスタ４１に流れる電流量に対応し
た電流量を表わす出力電流レベル信号と、上記基準電流
レベル発生部４２からの上記出力トランジスタ４１に流
す電流の上限値を設定する基準電流レベル信号とを比較
する。そして、上記比較回路４４は、上記比較結果に乙
とすいて、上記出力トランジスタ４１に流れる電流量が
上記基準電流レベル信号か設定する上限値を越えないよ
うに、上記出力トランジスタ４１のケート端子に入力す
る信号を出力する。したかって、上記出力トランジスタ
４１に流れるピーク電流を上記上限値以下に制限できる
ので、上記出力トランジスタ４１に継ながる半導体装置
の内部回路のグランド電位の上昇による雑音発生を防止
できると共に、上記出力トランジスタ４１に継ながる半
導体装置の入力装置の入力信号判定レベルの変動を防止
できる。その上、上記実施例では、上記アドレス遷移検
出信号が、上記基準電流レベル発生部４２および比較回
路４４か動作する期間を、出力回路の入力端子に上記出
力回路の出力端子をプルダウンすることを表す信号か入
っノ二時点を含むある一定期間に限定する。 したがって、上記基準電流レベル発生部４２および比較
回路４４か消費する電流を低減でき、消費電力を低減で
きる。 次に、第３の実施例を第６図に示す。また、この実施例
の動作波形を第７図に示す。上記実施例は、出力トラン
ジスタ７１と、出力電流しｌ＼ル検出部７３と、比較回
路７４と、基準電流レベル発生部７２とを備えている。 上記実施例のように、本発明は、出力端子をプルダウン
する出力回路だけでなく、出力端子をプルアップする出
力回路にも適用できる。そして、上記実施例では、上記
出力端子をプルアップするときのピーク電流を低減でき
る。 また、上記第２の実施例と第３の実施例では、比較回路
が比較する２つの入力信号に対する上記比較回路のバラ
ンスが均等であっても不均等であってもよい。 尚、上記第１ 第２．第３の実施例では、基準電流レベ
ル発生部は電源電圧を抵抗分割して、基準電流レベル信
号を発生したが、上記基準電流レベル信号の発生手段と
しては、上記抵抗分割に限らず、適当な基準電流しｌ＼
ルを発生できるものであればよい。第８．９．１０図に
上記基準電流レベル発生部の他の例を示す。また、上記
第１．第２．第３の実施例では、出力トランジスタとし
てＭＯＳトランジスタを用いたが、ＭＯＳトランジスタ
に替えてバイポーラトランジスタを用いてもよい。 この場合、制御端子としてはベース端子を用いる。
以上の説明より明らかなように、本発明の半導体装置の
出力回路は、出力電流レベル検出部からの出力トランジ
スタに流れる電流量に対応する電流量を表わす出力電流
レベル信号と、基準電流レベル発生部からの上記出力ト
ランジスタに流す電流の上限値を設定する基準電流レベ
ル信号とを比較する比較回路が、上記出力トランジスタ
に流れる電流量が上記基準電流レベル信号が設定する上
限値を越えないように、上記出力トランジスタの制御端
子に入力する信号を出力するので、出力動作を長引かせ
ることなく、上記出力トランジスタがオンする瞬間に上
記出力トランジスタに流れるピーク電流を上記上限値以
下に制限することができ、上記出力トランジスタに継な
かる半導体装置の内部回路のグランド電位の上昇による
雑音発生を防止できると共に、上記出力トランジスタに
継ながる半導体装置の入力装置の入力信号判定レベルの
変動を防止できる。
出力回路は、出力電流レベル検出部からの出力トランジ
スタに流れる電流量に対応する電流量を表わす出力電流
レベル信号と、基準電流レベル発生部からの上記出力ト
ランジスタに流す電流の上限値を設定する基準電流レベ
ル信号とを比較する比較回路が、上記出力トランジスタ
に流れる電流量が上記基準電流レベル信号が設定する上
限値を越えないように、上記出力トランジスタの制御端
子に入力する信号を出力するので、出力動作を長引かせ
ることなく、上記出力トランジスタがオンする瞬間に上
記出力トランジスタに流れるピーク電流を上記上限値以
下に制限することができ、上記出力トランジスタに継な
かる半導体装置の内部回路のグランド電位の上昇による
雑音発生を防止できると共に、上記出力トランジスタに
継ながる半導体装置の入力装置の入力信号判定レベルの
変動を防止できる。
第１図は本発明の半導体装置の出力回路の第１の実施例
の概念図、第２図は上記実施例の回路図、第３図は上記
実施例の動作波形図、第４図は本発明の第２の実施例の
回路図、第５図は上記実施例の動作波形図、第６図は本
発明の第３の実施例の回路図、第７図は上記実施例の動
作波形図、第８９．１０図は本発明の半導体装置の出力
回路の基準電流レベル発生部の一例を示す図、第１１図
は従来の半導体装置の出力回路の回路図、第１２図は従
来の半導体装置の出力回路の動作波形図である。 １＋ ４］１ １００ 出力トランジスタ、 ・基準電流レベル発生部、 出力電流レベル検出部、 比較回路、 制御端子信号線、 １２．４．＋２．・・・基準電流レベル信号線、１３．
４１３・出力電流レベル信号線。 特 代 許 理 出 人 願人
の概念図、第２図は上記実施例の回路図、第３図は上記
実施例の動作波形図、第４図は本発明の第２の実施例の
回路図、第５図は上記実施例の動作波形図、第６図は本
発明の第３の実施例の回路図、第７図は上記実施例の動
作波形図、第８９．１０図は本発明の半導体装置の出力
回路の基準電流レベル発生部の一例を示す図、第１１図
は従来の半導体装置の出力回路の回路図、第１２図は従
来の半導体装置の出力回路の動作波形図である。 １＋ ４］１ １００ 出力トランジスタ、 ・基準電流レベル発生部、 出力電流レベル検出部、 比較回路、 制御端子信号線、 １２．４．＋２．・・・基準電流レベル信号線、１３．
４１３・出力電流レベル信号線。 特 代 許 理 出 人 願人
Claims (1)
- （１）制御端子に印加される信号によってオンオフして
、半導体装置の出力端子をプルアップまたはプルダウン
する出力トランジスタと、 上記出力トランジスタに流れる電流量に対応した電流量
を検出して、この電流量を表わす出力電流レベル信号を
発生する出力電流レベル検出部と、上記出力トランジス
タに流す電流の上限値を設定する基準電流レベル信号を
発生する基準電流レベル発生部と、 上記基準電流レベル発生部からの基準電流レベル信号と
、上記出力電流レベル検出部からの出力電流レベル信号
とを比較して、上記出力トランジスタに流れる電流量が
上記基準電流レベル信号が設定する上限値を越えないよ
うに、上記出力トランジスタの制御端子に入力する信号
を出力する比較回路とを備えることを特徴とする半導体
装置の出力回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2270955A JPH04150109A (ja) | 1990-10-08 | 1990-10-08 | 半導体装置の出力回路 |
| US07/772,914 US5175451A (en) | 1990-10-08 | 1991-10-08 | Biasing circuit for sense amplifier |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2270955A JPH04150109A (ja) | 1990-10-08 | 1990-10-08 | 半導体装置の出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04150109A true JPH04150109A (ja) | 1992-05-22 |
Family
ID=17493351
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2270955A Pending JPH04150109A (ja) | 1990-10-08 | 1990-10-08 | 半導体装置の出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04150109A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04167813A (ja) * | 1990-10-31 | 1992-06-15 | Fujitsu Ltd | 半導体集積回路装置 |
| KR950002233A (ko) * | 1993-06-22 | 1995-01-04 | 프레데릭 얀 스미트 | 노이즈를 감소하는 출력단을 구비한 집적회로 |
-
1990
- 1990-10-08 JP JP2270955A patent/JPH04150109A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04167813A (ja) * | 1990-10-31 | 1992-06-15 | Fujitsu Ltd | 半導体集積回路装置 |
| KR950002233A (ko) * | 1993-06-22 | 1995-01-04 | 프레데릭 얀 스미트 | 노이즈를 감소하는 출력단을 구비한 집적회로 |
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