JPH04148256A - Cache controller - Google Patents
Cache controllerInfo
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- JPH04148256A JPH04148256A JP2269771A JP26977190A JPH04148256A JP H04148256 A JPH04148256 A JP H04148256A JP 2269771 A JP2269771 A JP 2269771A JP 26977190 A JP26977190 A JP 26977190A JP H04148256 A JPH04148256 A JP H04148256A
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- Memory System Of A Hierarchy Structure (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、計算機システムに関し、特にキャッシュ制御
装置に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a computer system, and particularly to a cache control device.
キャッシュメモリを備え、かつパイプライン処理方式を
採用した計算機システムでは、ストア命令実行の際、命
令実行前にストアアドレスが求められるのに対し、スト
アデータは命令の実行後に求められる。したがって、ス
トア命令のストアアドレスが求められるときにアドレス
アレイによりキャッシュメモリのどのウェイにストアデ
ータを書き込むかを索引したのでは、アドレスアレイの
索引とストアデータのキャッシュメモリへの書き込みと
の間に時間的なずれが生じ、その間に行なわれた他プロ
セツサから主記憶装置への書き込みによりフラッシュ処
理、及びブロックロードにより上記索引結果が誤って採
用されてしまうことがある。すなわち、この場合には、
アドレスアレイ索引によりヒツトしたウェイのデータが
、その後のフラッシュ処理により無効果された後、ブロ
ックロードにより他のウェイに読み込まれたり、あるい
は、ブロックロードにより追い出され、他のタグアドレ
スを持つデータによりプレースされてしまう。In a computer system equipped with a cache memory and employing a pipeline processing method, when executing a store instruction, the store address is obtained before the instruction is executed, whereas the store data is obtained after the instruction is executed. Therefore, when the store address of a store instruction is obtained, if the address array is used to index which way of the cache memory to write the store data, there is a time difference between indexing the address array and writing the store data to the cache memory. During this time, writing from another processor to the main memory may cause the above index result to be erroneously adopted due to flush processing and block loading. That is, in this case,
Data in a way hit by the address array index is invalidated by subsequent flush processing, and then read into another way by block load, or evicted by block load and replaced by data with another tag address. It will be done.
従って、従来技術においては、上記問題点を解決するた
めに、データ要求部から読み出し要求された読み出しデ
ータがキャッシュメモリに存在しなかった場合、主記憶
装置からのブロックロードを要求するブロックアドレス
と、ストアバッファのアドレス部に格納されているアド
レスの各ブロックアドレスが一致するか比較し、一致が
検出された場合には、ブロックロードを抑止しておき、
ストアバッファ内のすべてのデータをキャッシュメモリ
に掃き出してからブロックロードを起動し、一致が検出
されなかった場合には、ブロックロードを起動し、かつ
、読み出しアドレスのカラムアドレス部とストアバッフ
ァのアドレス部に格納されているアドレスの各カラムア
ドレス部が一致するかの比較と、読み出しデータのキャ
ッシュメモリへの書き込みウェイと、ストアバッファの
掃き出しウェイ部に格納されている各掃き出しウェイが
一致するかの比較を行ない、比較結果が共に一致を示す
カラムアドレスと掃き出しウェイの組が検出された場合
、対応するストアバッファ内のデータのキャラ−シュメ
モリへの掃き出しを無効にするよう制御していた。Therefore, in the conventional technology, in order to solve the above problem, when the read data requested to be read from the data request unit does not exist in the cache memory, a block address that requests block loading from the main storage device, Compare each block address of the address stored in the address section of the store buffer to see if they match, and if a match is detected, block loading is inhibited.
After all data in the store buffer is flushed out to the cache memory, a block load is started, and if no match is detected, a block load is started, and the column address part of the read address and the address part of the store buffer are A comparison is made to see if each column address part of the address stored in the address matches, and a comparison is made to see if the write way of the read data to the cache memory matches each flush way stored in the flush way part of the store buffer. When a combination of a column address and a sweep way is detected whose comparison results both indicate a match, control is performed to disable the sweep of data in the corresponding store buffer to the cache memory.
上述した従来のキャッシュ制御装置は、データ要求部か
ら要求された読み出しデータがキャッシュメモリに存在
せず主記憶からのブロックロードを起動する際、−読み
出しデータのアドレスのブロックアドレス部と、ストア
バッファのアドレス部に格納されているアドレスの各ブ
ロックアドレス部が一致するかを比較し、一致が検出さ
れた場合、ストアバッファ内のデータをキャッシュメモ
リに掃き出し終るまでブロックロードの起動を抑止する
ようになっているので、その分、データ要求部へのデー
タ転送が遅れ性能が落ちるという欠点がある。In the conventional cache control device described above, when the read data requested by the data request unit does not exist in the cache memory and starts a block load from the main memory, the block address part of the address of the read data and the store buffer are The block address parts of the addresses stored in the address part are compared to see if they match, and if a match is detected, block loading is inhibited until the data in the store buffer is flushed out to the cache memory. Therefore, there is a disadvantage that data transfer to the data requesting unit is delayed and performance is degraded accordingly.
本発明のキャッシュ制御装置は、主記憶装置をアドレス
の下位部であるカラムアドレスにより、いくつかのカラ
ムに分け、各カラムアドレスごとに最大ｎ個（ｎ≧１）
のデータのコピーを格納スるデータアレイと、データ要
求部が必要とするデータが該データアレイ上にあるかを
調べるために、該データアレイ上に存在するデータのカ
ラムアドレスに対応してアドレス上位部であるタグアド
レスと、該タグアドレスが有効か否かを示すためのバリ
ッドビットの対を格納するアドレスアレイからなるｎウ
ェイアソシアティブ方式のキャッシュメモリと、演算実
行部から主記憶への掃き出しデータと掃き出しアドレス
、該キャッシュメモリへの掃き出しウェイの組を複数個
保持するストアバッファを備える演算処理装置における
キャッシュ制御装置において、該データ要求部から要求
された読み出しデータが該キャッシュメモリに存在せず
、該主記憶からのブロックロードを起動する際、該読み
出しデータのカラムアドレス部と、該ストアバッファの
アドレス部の各カラムアドレス部が一致するかを比較す
るカラムアドレス比較手段と、該読み出しデータのタグ
アドレス部と該ストアバッファのアドレス部の各タグア
ドレス部が一致するかを比較するタグアドレス比較手段
と、該読み出しデータの該キャッシュメモリへの書き込
みウェイと該ストアバッファの掃き出しウェイ部に格納
されている各掃き出しウェイが一致するかを比較する書
き込みウェイ比較手段と、該カラムアドレス比較手段と
該タグアドレス比較手段の双方の比較結果が一致を示す
掃き出しアドレスが検出された場合は、対応する掃き出
しウェイを該読み出しデータの該キャッシュメモリへの
書き込みウェイに変更し、該カラムアドレス比較手段と
該書き込みウェイ比較手段の比較結果が共に一致を示し
、該タグアドレス比較手段の比較結果が不一致を示す掃
き出しアドレスと掃き出しウェイの組が検出された場合
は、対応する掃き出しデータの該キャッシュメモリへの
掃き出しを無効にする掃き出しウェイ制御手段を有して
いる。The cache control device of the present invention divides the main memory into several columns according to the column address, which is the lower part of the address, and each column address has a maximum of n (n≧1)
In order to check whether the data required by the data request section is on the data array, the data array stores a copy of the data in the data array. an n-way associative cache memory consisting of an address array that stores a tag address, which is a part, and a pair of valid bits to indicate whether or not the tag address is valid; In a cache control device in an arithmetic processing unit that includes a store buffer that holds a plurality of sets of flush addresses and flush ways to the cache memory, when the read data requested by the data requesting unit does not exist in the cache memory and Column address comparing means for comparing whether the column address part of the read data matches each column address part of the address part of the store buffer when starting a block load from the main memory, and the tag address of the read data. and tag address comparing means for comparing whether or not the tag address parts of the address part of the store buffer and the tag address part of the address part of the store buffer match, and the tag address comparison means for comparing whether the tag address parts of the address part of the store buffer match, and the tag address comparing means for comparing whether the tag address parts of the address part of the store buffer match; If a write way comparison means compares whether the respective sweep ways match, and a write way comparison means and the column address comparison means and the tag address comparison means both show a match, if a sweep address is detected, the corresponding sweep way is The write way of the read data is changed to the cache memory, and the comparison results of the column address comparison means and the write way comparison means both show a match, and the comparison result of the tag address comparison means shows a mismatch. If a set of flush ways is detected, flush way control means is provided for disabling flushing of the corresponding flush data to the cache memory.
次に、本発明について図面を参照して説明する。 Next, the present invention will be explained with reference to the drawings.
第１図（Ａ）、（Ｂ）は本発明の一実施例を示すブロッ
ク図である。本発明のキャッシュ制御装置は、周辺に主
記憶装置をアドレスの下位部であるカラムアドレスによ
り、いくつかのカラムに分け、各カラムアドレスごとに
最大ｎ個（ｎ≧１）のデータのコピーを格納するデータ
アレイと、データ要求部が必要とするデータが該データ
アレイ上にあるかを調べるために、該データアレイ上に
存在するデータのカラムアドレスに対応シて、アドレス
上位部であるタグアドレスと、該タグアドレスが有効か
否かを示すためのバリッドビットの対を格納するアドレ
スアレイからなるｎウェイセットアソシアティブ方式の
キャッシュメモリと、演算実行部から主記憶への掃き出
しデータと掃き出しアドレス、該キャッシュメモリへの
掃き出しウェイの組を複数個保持するストアバッファを
備える演算処理装置が存在している。FIGS. 1(A) and 1(B) are block diagrams showing one embodiment of the present invention. The cache control device of the present invention divides the peripheral main memory into several columns according to the column address, which is the lower part of the address, and stores up to n copies of data (n≧1) for each column address. In order to check whether the data array to be used and the data required by the data request section are on the data array, the tag address, which is the upper part of the address, and the column address of the data existing on the data array are checked. , an n-way set associative cache memory consisting of an address array that stores a pair of valid bits to indicate whether or not the tag address is valid; a cache memory that is an n-way set associative cache memory that stores data and addresses that are flushed from the arithmetic execution unit to the main memory; There is an arithmetic processing device that includes a store buffer that holds a plurality of sets of sweep ways to memory.
本実施例のキャッシュ制御装置はカラムアドレス比較部
１０１、タグアドレス比較部１ｏ２、書き込みウェイ比
較部１０３、掃き出しウェイ制御部１０４からなる。The cache control device of this embodiment includes a column address comparison section 101, a tag address comparison section 1o2, a write way comparison section 103, and a flush way control section 104.
アドレスレジスタ１０５はアドレス送出部がら送られる
アドレスの受はレジスタであり、このアドレスレジスタ
１０５の内容がストアアドレスレジスタＡ１０６、スト
アアドレスレジスタＢＩＯ７の内、アドレスライトポイ
ンタ１０８により、指示された側に書き込まれ、アドレ
スリードポインタ１０９により指示された側の内容がセ
レクタＣ１１０に選択されキャッシュメモリと主記憶に
送られる。同図（ｂ）に示すストアデータレジスタＡ１
１ｌ、ストアデータレジスタＢ１１２はデータ送出部か
ら送られてくるデータを格納するレジスタであり、デー
タライトポインタ１１３により選択された側にデータ送
出部からのデータが書き込まれ、データリードポインタ
１１４により指示された側の内容がセレクタＤ１１５に
より選択され、キャラ−シュメモリと主記憶へ送出され
る。The address register 105 is a register that receives the address sent from the address sending unit, and the contents of this address register 105 are written to the side specified by the address write pointer 108 of the store address register A106 and the store address register BIO7. , the contents indicated by the address read pointer 109 are selected by the selector C110 and sent to the cache memory and main memory. Store data register A1 shown in FIG.
1l. Store data register B 112 is a register that stores data sent from the data sending unit. Data from the data sending unit is written to the side selected by the data write pointer 113, and the data is written to the side selected by the data write pointer 114. The content on the other side is selected by the selector D115 and sent to the character cache memory and main memory.
ストアウェイレジスタＡ１１６、ストアウェイレジスタ
Ｂ１１７は、セレクタＤ１１５により選択されたデータ
をキャッシュメモリのどのウェイに書き込むかの情報を
格納するレジスタであり、書き込みウェイに対応するビ
ットに「１」が立てられ、それぞれクリア信号Ａ１２６
、クリア信号１２７によりクリアされる。又、アドレス
ライタポインタ１０８による書き込み指示と掃き出しウ
ェイ制御部１０４による書き込み指示のオアゲート１２
４、オアゲート１２５にょるオア出力により、セレクタ
Ａ１２８の出力をどちらのストアウェイレジスタに書き
込むかが指示され、アドレスリードポインタ１０９によ
り指示される側のストアデータレジスタの内容がセレク
タ８１１８にょり選択されキャッシュメモリに送出され
る。The store way register A116 and the store way register B117 are registers that store information on which way of the cache memory the data selected by the selector D115 is written to, and "1" is set in the bit corresponding to the write way. Clear signal A126 respectively
, cleared by the clear signal 127. Also, the OR gate 12 of the write instruction by the address writer pointer 108 and the write instruction by the sweep way control unit 104
4. The OR output from the OR gate 125 instructs which storeway register the output of the selector A 128 is to be written, and the contents of the store data register indicated by the address read pointer 109 are selected by the selector 8118 and cached. sent to memory.
ＬＲＵ １２１はカラムアドレスごとに、キャッシュメ
モリのどのウェイのデータが最近まで最もアクセスされ
なかったかの情報を記憶しており、キャッシュミスによ
り、ブロックロードをする際、そのカラムアドレスに対
応するＬＲＵ １２１の内容がＬＲＵリードレジスタ１
２２に読み出され、リプレース情報作成回路１２３によ
り、ブロックロードされたデータをキャッシュメモリの
とのウェイに書き込むかの情報が作成される。セレクタ
Ｅ１１９では、キャッシュメモ１ノにヒツトした場合は
ヒツトウェイ送出部から送られる情報を、キャッシュミ
スの場合は、リプレース情報作成回路から送られる情報
を選択する。更新回路１２０では、このセレクタＥ１１
９により選択された情報から、ＬＲＵ１２１の更新情報
を作成し、この情報により、ＬＲＵ１２１が更新される
。The LRU 121 stores information on which way of the cache memory has been least accessed until recently for each column address, and when a block is loaded due to a cache miss, the contents of the LRU 121 corresponding to that column address are stored. is LRU read register 1
22, and the replacement information creation circuit 123 creates information on whether to write the block-loaded data to the way of the cache memory. The selector E119 selects the information sent from the hitway sending unit when there is a hit in cache memo 1, and selects the information sent from the replacement information creation circuit when there is a cache miss. In the update circuit 120, this selector E11
Update information for the LRU 121 is created from the information selected in step 9, and the LRU 121 is updated using this information.
第２図は、ブロックロード時、カラムアドレス比較部１
０１、タグアドレス比較部１０２、書き込みウェイ比較
部１０３の比較結果により掃き出しウェイ制御部１０４
がどのように動作するかを示したものである。第２図に
おいて、ケース１は、データ要求部からライト要求が出
された時は、図示せぬアドレスアレイにおいてキャッシ
ュミスとなったが、その後、データ要求部から同じブロ
ックに対してリード要求が出されブロックロードが行な
われた場合、あるいはライト要求が出された時は図示せ
ぬアドレスアレイにおいてキャシュヒツトしたが、フラ
ッシュされてしまい、その後、同じブロックがブロック
ロードされた場合に起こる。この場合、掃き出しウェイ
制御部では、セレクタＡ１２８を、リプレース情報作成
回路１２３側に切り換え、その内容を、カラムアドレス
比較手段１０１、タグアドレス比較手段１０２の双方で
一致が検出された掃き出しアドレスに対応するストアウ
ェイレジスタに書き込む。ケース２は、データ要求部か
らライト要求が出された時は、図示せぬアドレスアレイ
においてキャツシュヒツトしたが、その後のブロックロ
ードによりプレースされる場合に起こる。この場合には
、カラムアドレス比較手段１０１ 、：、書き込みウェ
イ比較手段１０３で一致が検出され、タグアドレス比較
手段１０２により不一致が検出された掃き出しアドレス
と掃き出しウェイの紐に対応するストアウェイレジスタ
の内容がクリアされる。ケース３は、ストアバッファか
らキャッシュメモリへの掃き出しウェイと、ブロックロ
ードされたデータのキャッシュメモリへの書き込みウェ
イが異なるので問題はない。したがって、掃き出しウェ
イ制御部１０４では、何も行なわない。又、ケース４は
、ストアバッフγからキャッシュメモリへの掃き出しカ
ラムと、ブロックロードされたデータのキャッシュメモ
リへの掃き出しカラムと、ブロックロードされたデータ
のキャッシュメモリへの書き込みカラムが異なるので問
題はない。したがって、この場合も、掃き出しウェイ制
御部１０４では、何も行なわない。Figure 2 shows the column address comparison unit 1 during block loading.
01, the sweep way control unit 104 according to the comparison results of the tag address comparison unit 102 and the write way comparison unit 103
This shows how it works. In case 1 in FIG. 2, when a write request is issued from the data request section, a cache miss occurs in the address array (not shown), but after that, a read request is issued from the data request section to the same block. This occurs when a block load is performed, or when a write request is issued, a cache hit is made in an address array (not shown), but the cache is flushed, and then the same block is block loaded. In this case, the sweep way control unit switches the selector A 128 to the replacement information creation circuit 123 side, and changes the contents thereof to correspond to the sweep address for which a match has been detected by both the column address comparing means 101 and the tag address comparing means 102. Write to storeway register. Case 2 occurs when, when a write request is issued from the data requesting section, the data is cached in an address array (not shown), but is placed by a subsequent block load. In this case, the column address comparing means 101, :, the contents of the store way register corresponding to the string of the sweep address and the sweep way where a match is detected by the write way comparing means 103 and a mismatch is detected by the tag address comparing means 102. is cleared. In case 3, there is no problem because the way in which data is flushed from the store buffer to the cache memory is different from the way in which block-loaded data is written into the cache memory. Therefore, the sweeping way control section 104 does nothing. Also, in case 4, there is no problem because the column for flushing from store buffer γ to the cache memory, the column for flushing block-loaded data to the cache memory, and the column for writing block-loaded data to the cache memory are different. . Therefore, in this case as well, the sweeping way control section 104 does nothing.
以上説明したように本発明は、ブロックロードするデー
タのカラムアドレス部、タグアドレス部、キャッシュメ
モリへの書き込みウェイをそれぞれストアバッファアド
レス部のカラムアドレス部、タグアドレス部、及び、掃
き出しウェイ部と比較し、一致を検出し、この結果を使
いストアバッファの掃き出しウェイ部を更新することに
より、ブロックロードするデータとストアバッファ内の
データのブロックアドレスが一致する場合に、ブロック
ロードを抑止し、ストアバッファ内のデータをすべてキ
ャッシュメモリに掃き出す必要がなく、すぐにブロック
ロードを起動できるため、データ要求部へのデータ転送
が早まり、性能を上げる効果がある。As explained above, the present invention compares the column address part, tag address part, and write way to the cache memory of data to be block loaded with the column address part, tag address part, and sweep way part of the store buffer address part, respectively. Then, by detecting a match and updating the sweep way section of the store buffer using this result, if the block address of the data to be loaded and the data in the store buffer match, block loading is suppressed and the store buffer is There is no need to flush out all the data in the cache memory, and block loading can be started immediately, which speeds up data transfer to the data requester and improves performance.
第１図（Ａ）、（Ｂ）は本発明の一実施例を示す構成図
、第２図はブロックロード時における掃き出しウェイ制
御部の動作を示した図である。FIGS. 1A and 1B are block diagrams showing one embodiment of the present invention, and FIG. 2 is a diagram showing the operation of the sweep way control section during block loading.
Claims (1)
により、いくつかのカラムに分け、各カラムアドレスご
とに最大ｎ個（ｎ≧１）のデータのコピーを格納するデ
ータアレイと、データ要求部が必要とするデータが該デ
ータアレイ上にあるかを調べるために、該データアレイ
上に存在するデータのカラムアドレスに対応してアドレ
ス上位部であるタグアドレスと、該タグアドレスが有効
か否かを示すためのバリッドビットの対を格納するアド
レスアレイからなるｎウェイアソシアティブ方式のキャ
ッシュメモリと、演算実行部から主記憶への掃き出しデ
ータと掃き出しアドレス、該キャッシュメモリへの掃き
出しウェイの組を複数個保持するストアバッファを備え
る演算処理装置におけるキャッシュ制御装置において、
該データ要求部から要求された読み出しデータが該キャ
ッシュメモリに存在せず、該主記憶からのブロックロー
ドを起動する際、該読み出しデータのカラムアドレス部
と、該ストアバッファのアドレス部の各カラムアドレス
部が一致するかを比較するカラムアドレス比較手段と、
該読み出しデータのタグアドレス部と該ストアバッファ
のアドレス部の各タグアドレス部が一致するかを比較す
るタグアドレス比較手段と、該読み出しデータの該キャ
ッシュメモリへの書き込みウェイと該ストアバッファの
掃き出しウェイ部に格納されている各掃き出しウェイが
一致するかを比較する書き込みウェイ比較手段と、該カ
ラムアドレス比較手段と該タグアドレス比較手段の双方
の比較結果が一致を示す掃き出しアドレスが検出された
場合は、対応する掃き出しウェイを該読み出しデータの
該キャッシュメモリへの書き込みウェイに変更し、該カ
ラムアドレス比較手段と該書き込みウェイ比較手段の比
較結果が共に一致を示し、該タグアドレス比較手段の比
較結果が不一致を示す掃き出しアドレスと掃き出しウェ
イの組が検出された場合は、対応する掃き出しデータの
該キャッシュメモリへの掃き出しを無効にする掃き出し
ウェイ制御手段を有することを特徴とするキャッシュ制
御装置。The main memory is divided into several columns according to the column address, which is the lower part of the address, and a data array and data request unit are required to store up to n copies of data (n≧1) for each column address. In order to check whether the data to be stored is on the data array, the tag address which is the upper part of the address corresponding to the column address of the data existing on the data array and whether or not the tag address is valid is indicated. An n-way associative cache memory consisting of an address array that stores pairs of valid bits for the cache memory, and a plurality of sets of data and addresses to be flushed from the arithmetic execution unit to the main memory, and ways to be flushed to the cache memory. In a cache control device in an arithmetic processing unit equipped with a store buffer,
When the read data requested by the data request unit does not exist in the cache memory and a block load from the main memory is started, the column address part of the read data and each column address of the address part of the store buffer are column address comparison means for comparing whether the parts match;
a tag address comparing means for comparing whether the tag address part of the read data matches each tag address part of the address part of the store buffer; a write way of the read data to the cache memory and a sweep way of the store buffer; If a write way comparison means compares whether the sweep ways stored in the section match, and a write way comparison means matches the column address comparison means and the tag address comparison means, if a sweep address is detected that shows a match. , the corresponding sweep way is changed to the write way of the read data to the cache memory, the comparison results of the column address comparison means and the write way comparison means both show a match, and the comparison result of the tag address comparison means is A cache control device comprising a flush way control means for disabling flushing of corresponding flush data to the cache memory when a pair of flush address and flush way indicating a mismatch is detected.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2269771A JPH04148256A (en) | 1990-10-08 | 1990-10-08 | Cache controller |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2269771A JPH04148256A (en) | 1990-10-08 | 1990-10-08 | Cache controller |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04148256A true JPH04148256A (en) | 1992-05-21 |
Family
ID=17476926
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2269771A Pending JPH04148256A (en) | 1990-10-08 | 1990-10-08 | Cache controller |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04148256A (en) |
-
1990
- 1990-10-08 JP JP2269771A patent/JPH04148256A/en active Pending
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