JPH04145715A - Chattering prevention circuit - Google Patents
Chattering prevention circuitInfo
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- JPH04145715A JPH04145715A JP2269871A JP26987190A JPH04145715A JP H04145715 A JPH04145715 A JP H04145715A JP 2269871 A JP2269871 A JP 2269871A JP 26987190 A JP26987190 A JP 26987190A JP H04145715 A JPH04145715 A JP H04145715A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はチャタリング防止回路に関し、特に機械構造の
スイッチ使用時のチャタリングによる誤動作を防止する
機能を付備した集積化された回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a chattering prevention circuit, and more particularly to an integrated circuit equipped with a function of preventing malfunctions due to chattering when using a switch in a mechanical structure.
第３図は従来例の集積化されたチャタリング防止回路の
回路図、第４図は第３図の回路の入力と出力との関係を
示すタイミング図である。第３図、第４図において、こ
のチャタリング防止回路は、入カブルアツブ用の抵抗ｌ
、ヒステリシス付コンパレータ２．コンパレータ２の基
準？ｔＥＩＷ抗分割比で決める抵抗３，４とエミッタ接
地のＮＰＮトランジスタ５で構成された充放電切り換え
回路と、充電用の定電流源６．定電流源７．カレントミ
ラー用のＮＰＮ）ランジスタ８，９、このカレントミラ
ーの基準側のＮＰＮ）ランジスタ８のコレクタとベース
間に接続された抵抗１０、充放電用コンデンサ１１によ
る充放電回路と、前記コンデンサ１１の充放電端を入力
とするコンパレータ１２、基準電圧を決める抵抗１３，
１４、ヒステリシスのための抵抗１５とＮＰＮ）ランジ
スタ１６とにより構成されるヒステリシス付コンパレー
タとを含み、構成されている。FIG. 3 is a circuit diagram of a conventional integrated chattering prevention circuit, and FIG. 4 is a timing diagram showing the relationship between input and output of the circuit of FIG. 3. In Figures 3 and 4, this chattering prevention circuit consists of a resistor l for the input connector.
, comparator with hysteresis 2. Criteria for comparator 2? A charging/discharging switching circuit consisting of resistors 3 and 4 determined by the tEIW anti-dividing ratio and a common emitter NPN transistor 5, and a constant current source 6 for charging. Constant current source7. A charging/discharging circuit consisting of NPN) transistors 8 and 9 for the current mirror, a resistor 10 connected between the collector and base of the NPN) transistor 8 on the reference side of the current mirror, and a charging/discharging capacitor 11; A comparator 12 that receives the discharge end as an input, a resistor 13 that determines the reference voltage,
14, a comparator with hysteresis constituted by a resistor 15 for hysteresis and an NPN transistor 16.
尚、電源電圧は、電源端子２０と接地端子２１とから供
給され、出力は出力端子１９から圧力される。Note that the power supply voltage is supplied from the power supply terminal 20 and the ground terminal 21, and the output is applied to the output terminal 19.
次にこのチャタリング防止回路の動作を第４図のタイミ
ング図も使って説明する。入力端子１７は、外付はスイ
ッチ１８をＯＮすることにより接地され、前記充放型切
り換え回路によりＮＰＮ）ランジスタ５が○ＦＦＬ、Ｎ
ＰＮ）ランジスタ９がＯＮし、コンデンサ１１が放電し
、コンデンサ１１の充放電端の電位が抵抗３，４と抵抗
１５とＮＰＮ）ランジスタのコレクタ・エミッタ間の飽
和電圧により決められた規定レベル以下となると、コン
パレータ１２が反転し、圧力端子にロウ（Ｌｏｗ）が出
力される。次に、外付はスイッチ１８をＯＦＦすると、
ＮＰＮ）ランジスタ５がＯＮＬ、第１の定電流源６で、
コンデンサ１１が放電し、充放電端の電位が抵抗３，４
０分割比で決められた規定レベル以上となると、コンパ
レータ１２が反転し、出力端子にハイが出力される。こ
こで、外付はスイッチ１８は機械的構造のスイッチであ
り、０Ｎ１０ＦＦ時に数ｍＳ以下のチャタリングが発生
するので、コンデンサ１１を１００ＦＦ、第１の定電流
源６を２５ｎＡ程度に設定し、ＮＰＮ）ランジスタ９の
動作時コレクタ電流も２５ｎＡとなる様に、第２の定電
流源７の電流値と抵抗１０の抵抗値とを設定し、次式で
決まる１ ０ｍＳ以下のパルス幅のチャタリングには動
作しない様にしている。コンパレータ１２が反転しない
チャタリングのパルス幅ｔは次式で決マる。Next, the operation of this chattering prevention circuit will be explained using the timing chart shown in FIG. The input terminal 17 is grounded by turning on the external switch 18, and the charging type switching circuit causes the transistor 5 to be connected to ○FFL, NPN.
The PN) transistor 9 turns on, the capacitor 11 discharges, and the potential at the charging/discharging terminal of the capacitor 11 becomes below the specified level determined by the saturation voltage between the resistors 3 and 4, the resistor 15, and the collector-emitter of the NPN) transistor. Then, the comparator 12 is inverted and a low signal is output to the pressure terminal. Next, when the external switch 18 is turned off,
NPN) transistor 5 is ONL, first constant current source 6,
The capacitor 11 is discharged, and the potential at the charging/discharging end is the resistance 3, 4.
When the voltage exceeds the specified level determined by the 0 division ratio, the comparator 12 is inverted and a high level is output to the output terminal. Here, the external switch 18 is a switch with a mechanical structure, and chattering of several milliseconds or less occurs at 0N10FF, so the capacitor 11 is set to 100FF, the first constant current source 6 is set to about 25 nA, and NPN) The current value of the second constant current source 7 and the resistance value of the resistor 10 are set so that the collector current of the transistor 9 during operation is also 25 nA, and the current value of the second constant current source 7 and the resistance value of the resistor 10 are set so that the collector current is 25 nA during operation. I try not to. The pulse width t of chattering that does not cause the comparator 12 to invert is determined by the following equation.
ｔ＝
工に
こで、
Ｃ１ｌ・・・・・・コンデンサ１１の容量値（１００Ｐ
Ｆ） 。t= In this case, C1l...Capacitance value of capacitor 11 (100P
F).
ΔＶ・・・・・・電源端子２０−コンパレーター１２の
反転レベル（２，５Ｖ）、Ｉａ・・・・・・定電流６の
電流値（２５ｎＡ）。ΔV...Inversion level (2,5V) of power supply terminal 20-comparator 12, Ia... Current value of constant current 6 (25 nA).
前述した従来のチャタリング防止回路は、チャタリング
による誤動作防止のため、コンデンサ１１の充放電時間
を長くしているので、第４図のように外付はスィッチ１
８ＯＮ時に、コンパレータ１２のスレッショルド電圧付
近でチャタリングが発生した場合や、スイッチＯＦＦ時
にチャタリングによりコンデンサ１１の充放電端が徐々
に上昇した場合に、コンパレータ１２が反転をくり返し
、出力端子１９がロウ、ハイ（Ｈｉｇｈ）をくり返し、
設定した希望のパルス幅のチャタリングよりも短かいパ
ルス幅に誤動作し、本来のチャタリングを防止するとい
う機能を満たさないという欠点があった。In the conventional chattering prevention circuit described above, in order to prevent malfunctions due to chattering, the charging and discharging time of the capacitor 11 is lengthened, so the external switch 1 is connected as shown in Fig. 4.
If chattering occurs near the threshold voltage of the comparator 12 when the switch is on, or if the charging/discharging end of the capacitor 11 gradually rises due to chattering when the switch is off, the comparator 12 repeats inversion and the output terminal 19 becomes low and high. (High) repeatedly,
There is a drawback that the pulse width is incorrectly set to a shorter value than the desired pulse width chattering set, and the original function of preventing chattering is not fulfilled.
本発明の目的は、前記欠点が解決され、確実にチャタリ
ングが防止できるようにしたチャタリング防止回路を提
供することにある。SUMMARY OF THE INVENTION An object of the present invention is to provide a chattering prevention circuit which solves the above-mentioned drawbacks and can reliably prevent chattering.
本発明の構成は、スイッチのオン・オフ状態を充放電回
路を介して出力するチャタリング防止回路において、前
記充放電回路の出力反転に連動して、前記充放電回路の
放電を急速に行なう手段が設けられていることを特徴と
する。The structure of the present invention is that in a chattering prevention circuit that outputs the on/off state of a switch via a charging/discharging circuit, means for rapidly discharging the charging/discharging circuit in conjunction with the reversal of the output of the charging/discharging circuit is provided. It is characterized by the fact that it is provided.
次に本発明の実施例について図面を参照して説明する。 Next, embodiments of the present invention will be described with reference to the drawings.
第１図は本発明の一実施例のチャタリング防止回路、第
２図は第１図の回路の入力と出力との関係を示すタイミ
ング図である。第１図において、本実施例のチャタリン
グ防止回路は、入力端子と基準電圧とを各々入力とする
第１のコンパレータ２と、第１のフンパレータ２の出力
をエミッタ接地の第１のＮＰＮ）ランジメタ５０ベース
とし、第１の定電流源７を、コレクタ、ベース間に第１
の抵抗１０を接続した第２のＮＰＮ）ランジスタ８のベ
ースに接続し、このＮＰＮ）ランジスタ８のエミッタを
接地し、このトランジスタ８のコレクタをエミッタ接地
の第３のＮＰＮ）ランジスタ９に接続し、ＮＰＮ トラ
ンジスタ９のコレクタを前記第１の定電流源７の１７２
の定電流値である第２の定電流源６とコンデンサ１１と
に接続し、これらで構成する充放電回路の充放電を第１
のＮＰＮ）ランジスタ５のコレクタで切り換え、前記コ
ンデンサ１１の充放電側と基準電圧とを各々入力とする
第２のコンパレータ１２の出力を出力端子１９とし、前
記コンデンサ１１の充放電時間により、機械的構造のス
ィッチ１８使用時に発生する数ｍＳまでのチャタリング
を防止する回路において、第２のコンパレータ１２の出
力をエミッタ接地の第４ＯＮＰＮ）ランジスタ２２０ベ
ースに接続し、コレクタは第２の抵抗２３を通し、さら
にＰＮＰ ）ランジスタ２４．２５のカレントミラーを
通し、第３ＯＮＰＮ）ランジスタ９のベースに接続し、
コンデンサ１１の放電時間を変えることを特徴とする。FIG. 1 is a chattering prevention circuit according to an embodiment of the present invention, and FIG. 2 is a timing diagram showing the relationship between the input and output of the circuit of FIG. In FIG. 1, the chattering prevention circuit of the present embodiment includes a first comparator 2 which receives an input terminal and a reference voltage, and a first NPN (range metal) 50 whose emitter is connected to the output of the first comparator 2. A first constant current source 7 is connected between the collector and the base.
A resistor 10 is connected to the base of a second NPN) transistor 8, the emitter of this NPN) transistor 8 is grounded, and the collector of this transistor 8 is connected to a third NPN) transistor 9 whose emitter is grounded. The collector of the NPN transistor 9 is connected to the collector 172 of the first constant current source 7.
is connected to the second constant current source 6 and the capacitor 11, which has a constant current value of
The output terminal 19 of the second comparator 12 which receives the charge/discharge side of the capacitor 11 and the reference voltage as inputs is set as the output terminal 19. In a circuit that prevents chattering up to several milliseconds that occurs when the switch 18 of this structure is used, the output of the second comparator 12 is connected to the base of a fourth ONPN transistor 220 whose emitter is grounded, and the collector is passed through the second resistor 23. Furthermore, connect to the base of the third ONPN) transistor 9 through the current mirror of the PNP) transistor 24 and 25,
The feature is that the discharge time of the capacitor 11 is changed.
即ち、本実施例の集積化されたチャタリング防止回路は
、第３図の従来の回路構成に加えて、フンパレータ１２
のコンデンサ１１の充放電端に接続する端子を反転入力
としコンパレータ１２の出力にエミッタ接地のＮＰＮト
ランジスタ２２のベースを接続し、コレクタは抵抗２３
を通し、ＰＮＰトランジスタ２４．２５によるカレント
ミラー回路の入力側に接続し、出力側のＰＮＰ ）ラン
ジスタ２５のコレクタは、ＮＰＮトランジスタ９のベー
スに接続する回路を付加している。さらに、従来のコン
パレータ１２のヒステリシス幅設定用のＮＰＮ）ランジ
スタ１６と抵抗１５を取り除いたものである。That is, the integrated chattering prevention circuit of this embodiment includes the humpparator 12 in addition to the conventional circuit configuration shown in FIG.
The terminal connected to the charge/discharge terminal of the capacitor 11 is used as an inverting input, and the base of an NPN transistor 22 whose emitter is common is connected to the output of the comparator 12, and the collector is connected to the resistor 23.
A circuit is added in which the collector of the PNP transistor 25 on the output side is connected to the base of the NPN transistor 9. Furthermore, the NPN transistor 16 and resistor 15 for setting the hysteresis width of the conventional comparator 12 are removed.
回路動作は従来例と同様であるが、第２図に示スヨウに
、コンパレータ１２が反転し、ＮＰＮ）ランジスタ２２
がＯＮＬ、電流制限用の抵抗２３で決まる電流をＰＮＰ
）ランジスタ２４．２５のカレントミラー回路を通し
、ＮＰＮトランジスタ９のベースに急速に電流を流し、
コンデンサ１１を急速放電し、コンパレータ１２の反転
後は、充電時間に対し充分早い放電時間で動作を行ない
、外部スイッチ１８がＯＦＦ時にフンパレータ１２が反
転すると、ＮＰＮｌ−ランジスタ２２がＯＦＦし、本来
の設定したコンデンサ１１の充放電時間でコンデンサ１
１を充放電するようになる。The circuit operation is the same as the conventional example, but as shown in FIG. 2, the comparator 12 is inverted and the NPN) transistor 22
is ONL, and the current determined by the current limiting resistor 23 is PNP.
) A current is rapidly passed through the current mirror circuit of transistors 24 and 25 to the base of NPN transistor 9,
After rapidly discharging the capacitor 11 and inverting the comparator 12, the operation is performed at a sufficiently fast discharging time compared to the charging time, and when the capacitor 12 is inverted while the external switch 18 is OFF, the NPNl resistor 22 is turned OFF and the original setting is restored. At the charging and discharging time of capacitor 11, capacitor 1
1 will start charging and discharging.
本実施例のチャタリング防止回路では、コンデンサ１１
の放電を急速に行なう為、放電電流を決めているＮＰＮ
）ランジスタ９のベース電流を増加させている。これは
、コンパレータ１２の反転に連動し、エミッタ接地トラ
ンジスタ２２と電流制限用の抵抗２３と２個のＰＮＰ
）ランジスタ２４．２５とで構成するカレントミラー回
路で、機能させている。In the chattering prevention circuit of this embodiment, the capacitor 11
NPN whose discharge current is determined in order to discharge rapidly.
) The base current of transistor 9 is increased. This is linked to the inversion of the comparator 12, and connects a common emitter transistor 22, a current limiting resistor 23, and two PNP transistors.
) It functions with a current mirror circuit composed of transistors 24 and 25.
以上説明したように本発明は、放電時間を急速に放電す
ることにより、チャタリングに対する誤動作防止できる
効果があり、また充電時間が放電時間より長いチャタリ
ングによる誤動作を防止する効果もある。As explained above, the present invention has the effect of preventing malfunction due to chattering by rapidly discharging the discharge time, and also has the effect of preventing malfunction due to chattering where the charging time is longer than the discharging time.
第１図は本発明の一実施例のチャタリング防止回路の回
路図、第２図は第１図の回路図のタイミング図、第３図
は従来の集積化されたチャタリング防止回路の回路図、
第４図は第３図の回路図のタイミング図である。
１．３，４，１０，１３，１４，１５．２３・・・・・
・抵抗、２，１２・・・・・・コンパレータ、５，８，
９゜１６．２２・・・・・・ＮＰＮ）ランジスタ、６，
７・・・・・・定電流源、１１・・・・・・コンデンサ
、２４．２５・・・・・・ＰＮＰ ）ランジスタ、１７
・・・・・・入力端子、１８・・・・・・外付はスイッ
チ、１９・・・・・・出力端子、２０・・・・・・電源
端子、２１・・・・・接地端子。FIG. 1 is a circuit diagram of a chattering prevention circuit according to an embodiment of the present invention, FIG. 2 is a timing diagram of the circuit diagram of FIG. 1, and FIG. 3 is a circuit diagram of a conventional integrated chattering prevention circuit.
FIG. 4 is a timing diagram of the circuit diagram of FIG. 3. 1.3, 4, 10, 13, 14, 15.23...
・Resistance, 2, 12...Comparator, 5, 8,
9゜16.22...NPN) transistor, 6,
7...constant current source, 11...capacitor, 24.25...PNP) transistor, 17
...Input terminal, 18...External switch, 19...Output terminal, 20...Power terminal, 21...Ground terminal.
Claims (1)
るチャタリング防止回路において、前記充放電回路の出
力反転に連動して、前記充放電回路の放電を急速に行な
う手段が設けられていることを特徴とするチャタリング
防止回路。A chattering prevention circuit that outputs the on/off state of a switch via a charging/discharging circuit is provided with means for rapidly discharging the charging/discharging circuit in conjunction with reversal of the output of the charging/discharging circuit. Features a chattering prevention circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2269871A JPH04145715A (en) | 1990-10-08 | 1990-10-08 | Chattering prevention circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2269871A JPH04145715A (en) | 1990-10-08 | 1990-10-08 | Chattering prevention circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04145715A true JPH04145715A (en) | 1992-05-19 |
Family
ID=17478376
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2269871A Pending JPH04145715A (en) | 1990-10-08 | 1990-10-08 | Chattering prevention circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04145715A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6801062B2 (en) | 2002-01-24 | 2004-10-05 | Matsushita Electric Industrial Co., Ltd. | Output circuit |
| US9117551B2 (en) | 2012-01-13 | 2015-08-25 | Mitsubishi Electric Corporation | SRAM memory card and voltage monitoring circuit |
-
1990
- 1990-10-08 JP JP2269871A patent/JPH04145715A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6801062B2 (en) | 2002-01-24 | 2004-10-05 | Matsushita Electric Industrial Co., Ltd. | Output circuit |
| US9117551B2 (en) | 2012-01-13 | 2015-08-25 | Mitsubishi Electric Corporation | SRAM memory card and voltage monitoring circuit |
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