KR960007049Y1 - Power circuit using a comparator - Google Patents

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Abstract

요약없슴No summary

Description

비교기를 이용한 전원 안정화 회로Power Stabilization Circuit Using Comparator

제1도는 종래의 전원 안정화회로도.1 is a conventional power supply stabilization circuit diagram.

제2도는 이 고안에 따른 비교기를 이용한 전원 안정화 회로도이다.2 is a power supply stabilization circuit diagram using a comparator according to the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

10 : PWM IC20 : 발진주파수 설정부10: PWM IC20: oscillation frequency setting unit

30 : 시정수 조정부40 : 비교기30: time constant adjusting unit 40: comparator

R1~R5 : 저항D1, D2 : 다이오드R1 ~ R5: Resistor D1, D2: Diode

이 고안은 전원 안정화 장치에 관한 것으로서, 더욱 상세하게는 초기 과도현상을 줄이고 출력을 서서히 증가시켜 소프트 스타트를 구현하여 신뢰성을 향상시킨 비교기를 이용한 전원 안정화 회로에 관한 것이다.The present invention relates to a power supply stabilization device, and more particularly, to a power supply stabilization circuit using a comparator which reduces the initial transient and gradually increases the output to implement a soft start to improve reliability.

제1도는 종래의 전원 안정화회로를 나타낸 것으로 PWM IC(10)의 기준전압 포트(Vref)에 발진주파수 설정용 저항(R2) 및 콘덴서(C3)가 연결되고 상기 저항(R2)과 콘덴서(C3) 사이에는 상기 저항(R2) 및 콘덴서(C3)의 충,방전 시간으로 발진기의 주파수를 결정하는 신호(CT/RT) 통로가 PWM IC(10)의 CT/RT신호 포트 및 상기 저항(R2)과 콘덴서(C3) 사이에 연결된다.FIG. 1 shows a conventional power stabilization circuit. An oscillation frequency setting resistor R2 and a capacitor C3 are connected to a reference voltage port Vref of a PWM IC 10. The resistor R2 and a capacitor C3 are connected to each other. Between the resistor (R2) and the capacitor (C3), the signal (CT / RT) path for determining the frequency of the oscillator by the charge and discharge time is the CT / RT signal port of the PWM IC (10) and the resistor (R2) and It is connected between the capacitor (C3).

그리고 PWM IC(10)의 기준전압 포트(Vref)에는 바이-패스용 콘덴서(C2) 가 상기 발진주파수 설정용 저항(R2) 및 콘덴서(C3)와 병렬로 연결되고 또한 상기 콘덴서(C2)와 병렬로 시정수 조정용 저항(R1) 및 콘덴서(C1)가 연결되며 상기 시정수 조정용 저항(R1) 및 콘덴서(C1) 사이에는 스위칭용 PNP형 트랜지스터(Q1)의 베이스단이 연결되어 상기 트랜지스터(Q1)의 에미터단은 PWM IC(10)의 에러 펄스 출력포트(Copm)에 연결된다.In the reference voltage port Vref of the PWM IC 10, a bypass capacitor C2 is connected in parallel with the oscillation frequency setting resistor R2 and the capacitor C3, and in parallel with the capacitor C2. A resistor R1 and a capacitor C1 are connected to each other, and a base end of a switching PNP transistor Q1 is connected between the resistor R1 and a capacitor C1, so that the transistor Q1 is connected. The emitter stage of is connected to the error pulse output port Copm of the PWM IC 10.

상기와 같이 구성된 종래의 전원 안정화 회로에서는 PWM IC(10)의 기준전압 포트(Vref)로 부터 전압이 공급되면 콘덴서(C1)에 전하가 충전되고 트랜지스터(Q1)에 베이스 전압이 공급되게 되면 상기 트랜지스터(Q1)는 PWM IC(10)의 에러 펄스 출력포트(Comp)로 펄스가 출력된다.In the conventional power stabilization circuit configured as described above, when a voltage is supplied from the reference voltage port Vref of the PWM IC 10, the charge is charged to the capacitor C1 and the transistor is supplied when the base voltage is supplied to the transistor Q1. Q1 outputs a pulse to the error pulse output port Comp of the PWM IC 10.

이와같은 종래의 회로에서는 초기 트랜지스터 도통시 오버랩(Overlap) 현상이 발생하며 콘덴서 충전시 과도현상이 발생되어 소프트 스타트를 위한 회로 보호기능이 미비하며 트랜지스터가 사용되므로 주변회로와의 앤드게이트화에 불리하여 회로의 안정 동작에 불리하다는 문제점이 있었다.In such a conventional circuit, an overlap phenomenon occurs when an initial transistor is turned on, a transient phenomenon occurs when a capacitor is charged, and a circuit protection function for soft start is insufficient. Since a transistor is used, it is disadvantageous for an AND gate with a peripheral circuit. There is a problem in that the stable operation of the circuit is disadvantageous.

이 고안은 이러한 문제점을 해결하기 위한 것으로, 이 고안의 목적은 초기과도 현상을 줄이고 출력을 서서히 증가시켜 소프트 스타트를 구현하고 비교기를 이용하여 주변회로와 앤드게이트화가 잘 되게함으로써 회로의 안정동작 및 신뢰성을 향상시킨 비교기를 이용한 전원 안정화 회로를 제공하고자 함에 있다.This invention is designed to solve this problem. The purpose of this invention is to reduce the initial transient and to gradually increase the output to realize soft start and to use the comparator to make and gated with the peripheral circuit so that the stable operation and reliability of the circuit It is an object of the present invention to provide a power stabilization circuit using a comparator with improved performance.

이러한 목적을 달성하기 위한 이 고안의 특징는 PWM IC와 상기 PWM IC에 연결되어 충,방전 시간에 따라 발진 주파수를 설정하는 발진 주파수 설정부와, 상기 PWM IC의 기준전압 포트에 연결된 시정수 조정부와, 상기 시정수 조정부의 방전통로를 제공하는 다이오드와 상기 PWM IC의 기준전압 포트에 연결된 기준전압 설정용 저항과, 상기 시정수 조정부 및 기준전압 설정용 저항사이에 연결되어 입력되는 신호에 따라 로직 로우 또는 하이신호를 출력하는 비교기와, 상기 비교기의 출력측 및 PWM IC에 연결된 바이어스용 저항을 통하여 연결된 역전류 방지용 다이오드와, 롤 더 포함하여 구성되는 비교기를 이용한 전원 안정화 회로에 있다.Features of the present invention for achieving this object are an oscillation frequency setting unit connected to the PWM IC and the PWM IC to set the oscillation frequency according to the charge and discharge time, a time constant adjustment unit connected to the reference voltage port of the PWM IC, The logic low or according to the input signal connected between the diode for providing the discharge passage of the time constant adjusting unit and the reference voltage setting resistor connected to the reference voltage port of the PWM IC, and the time constant adjusting unit and the reference voltage setting resistor. And a comparator for outputting a high signal, a reverse current prevention diode connected through a bias resistor connected to the output side of the comparator and a PWM IC, and a roll comparator.

이하, 이 고안의 바람직한 일실시예를 첨부도면을 참조로 하여 상세히 설명한다.Hereinafter, a preferred embodiment of the present invention will be described in detail with reference to the accompanying drawings.

제2도는 이 고안에 따른 비교기를 이용한 전원 안정화 회로를 나타낸 것으로 PWM IC(10)의 기준전압 포트(Vref) 및 주파수 결정신호(CT/RT)포트에 충,방전 시간을 따라 비교기(80)의 발진주파수를 설정하는 발진주파수 설정부(20)를 연결시키며 상기 발진 주파수 설정부(20)는 저항(R5)과 콘덴서(C1)로 구성된다.2 shows a power stabilization circuit using a comparator according to the present invention. The comparator 80 has a charge and discharge time depending on a reference voltage port Vref and a frequency determination signal CT / RT port of the PWM IC 10. An oscillation frequency setting unit 20 for setting an oscillation frequency is connected, and the oscillation frequency setting unit 20 includes a resistor R5 and a capacitor C1.

그리고 PWM IC(10)의 기준전압 포트(Vref)에는 상기 발진주파수 설정부(20)와 병렬로 바이-패스용 콘덴서(C2)를 연결시키며 또한 시정수 조정부(30)도 연결시킨다.In addition, the reference voltage port Vref of the PWM IC 10 connects the bypass capacitor C2 in parallel with the oscillation frequency setting unit 20, and also connects the time constant adjustment unit 30.

상기 시정수 조정부(30)는 저항(R4) 및 콘덴서(C3)로 구성되며 상기 시정수 조정부(30)에는 상기 콘덴서(C3)의 방전통로를 제공하는 다이오드(D1)를 연결시킨다.The time constant adjusting unit 30 includes a resistor R4 and a capacitor C3, and the time constant adjusting unit 30 connects a diode D1 that provides a discharge passage of the capacitor C3.

한편, 상기 PWM IC(10)의 기준전압 포트(Vref) 및 발진주파수 설정부(20)에는 비교기(40)의 기준전압 설정용 저항(R2), (R3)을 연결시킨다.The reference voltage port Vref and the oscillation frequency setting unit 20 of the PWM IC 10 are connected to the reference voltage setting resistors R2 and R3 of the comparator 40.

또한, 상기 저항(R2), (R3)사이와 시정수 저정부(30)에는 비교기(40)를 연결시키며 상기 비교기(40)는 입력신호를 비교하여 로직 로우 또는 하이전압을 출력하며 상기 비교기(40)의 출력측에는 PWM IC(10)의 기준전압 포트(10)에 연결된 바이어스용 저항(R1)을 통하여 역전류 방지용 다이오드(D1)의 캐소우드측을 연결시킨다.In addition, a comparator 40 is connected between the resistors R2 and R3 and the time constant storage unit 30. The comparator 40 compares an input signal and outputs a logic low or high voltage. The cathode side of the reverse current prevention diode D1 is connected to the output side of the diode IC 10 through a bias resistor R1 connected to the reference voltage port 10 of the PWM IC 10.

상기와 같이 구성된 이 고안에 있어서, 초기 파워가 가해지면 비교기(40)의 비반전 단자(+)가 라이즈(Rise)타임을 갖는 동안에 반전단자(-)가 먼저 하이 상태가 되므로 상기 비교기(40)의 출력단이 로직 로우 상태가 되어 PWM IC(10)의 기준전압 포트(Vref)로 부터의 기준전압이 다이오드(D2)를 통하여 접지로 바이패스되기 때문에 PWM IC(10)의 출력은 로우상태가 된다.In this design configured as described above, when the initial power is applied, the inverting terminal (-) first becomes a high state while the non-inverting terminal (+) of the comparator 40 has a rise time, so that the comparator 40 becomes high. The output of the PWM IC 10 goes low because the output terminal of the circuit becomes a logic low state and the reference voltage from the reference voltage port Vref of the PWM IC 10 is bypassed to the ground through the diode D2. .

한편, 파워가 들어옴에 따라 콘덴서(C3)가 충전되는 동안 비교기(40)의 비반전 단자(+)와 반전단자(-)의 로직 상태가 서로 반전되어 비교기(40)의 출력은 로직 하이 상태가 된다.On the other hand, as the power is turned on, while the capacitor C3 is being charged, the logic states of the non-inverting terminal (+) and the inverting terminal (-) of the comparator 40 are inverted with each other, so that the output of the comparator 40 is in a logic high state. do.

이에따라 다이오드(D2)의 캐소우드 단이 로직 하이 상태가 되어 다이오드(D2)는 오프가 된다.Accordingly, the cathode end of the diode D2 is in a logic high state, and the diode D2 is turned off.

상기 과정동안에 PWM IC(10)의 출력은 로직 로우상태에서 하이상태로 서서히 증가한다. 따라서 PWM IC(10)의 출력이 출력되게 된다.During this process, the output of the PWM IC 10 gradually increases from a logic low state to a high state. Therefore, the output of the PWM IC 10 is output.

이상에서 살펴본 바와같이 이 고안은 PWM IC의 출력단의 펄스폭을 서서히 증가시켜 소프트 스타트를 구현함으로써 전원 공급장치의 보호기능을 하게되고 비교기를 이용하므로 주변회로와의 앤드게이트화에 유리하여 회로의 안정동작 및 신뢰성의 향상을 도모하고 있다.As discussed above, this design provides a soft start by gradually increasing the pulse width of the output stage of the PWM IC to protect the power supply, and uses a comparator to stabilize the circuit in favor of an AND gate with the peripheral circuit. It aims to improve operation and reliability.

Claims (1)

PWM IC(10)와, 상기 PWM IC(10)에 연결되어 충,방전 시간에 따라 발진 주파수를 설정하는 발진 주파수 설정부(20)와, 상기 PWM IC(10)의 기준전압 포트(Vref)에 연결된 바이-패스용 콘덴서(C2)로 구성되는 전원 안정화 회로에 있어서, 상기 PWM IC(10)의 기준전압 포트(Vref)에 연결된 시정수 조정부(30)와, 상기 시정수 조정부(30)의 방전통로에 제공하는 다이오드(D1)와, 상기 PWM IC(10)의 기준전압 포트(Vref)에 연결된 기준전압 설정용 저항(R2), (R3)과, 상기 시정수 조정부(30)와 기준전압 설정용 저항(R2), (R3) 사이에 연결되어 입력 신호를 로직 로우, 하이 신호를 출력하는 비교기(40)와, 상기 비교기(40)의 출력츨 및 PWM IC(10)에 연결된 바이어스용 저항(R1)을 통하여 연결된 역전류 방지용 다이오드(D2)와로 구성되는 비교기를 이용한 전원 안정화 회로.A PWM IC 10, an oscillation frequency setting unit 20 connected to the PWM IC 10 to set an oscillation frequency according to charge and discharge times, and a reference voltage port Vref of the PWM IC 10. In the power stabilization circuit consisting of a connected bypass capacitor (C2), the time constant adjustment unit 30 connected to the reference voltage port (Vref) of the PWM IC 10 and the discharge of the time constant adjustment unit 30 The diode D1 provided in the passage, the resistors R2 and R3 for setting the reference voltage connected to the reference voltage port Vref of the PWM IC 10, and the time constant adjusting unit 30 and the reference voltage setting. The comparator 40 connected between the resistors R2 and R3 to output logic low and high signals to the input signal, and a resistor for bias connected to the output of the comparator 40 and the PWM IC 10. A power stabilization circuit using a comparator composed of a reverse current prevention diode (D2) connected through R1).
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