JPH04144137A - 半導体素子のバンプ電極とその基板への実装方法 - Google Patents
半導体素子のバンプ電極とその基板への実装方法Info
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- JPH04144137A JPH04144137A JP2266505A JP26650590A JPH04144137A JP H04144137 A JPH04144137 A JP H04144137A JP 2266505 A JP2266505 A JP 2266505A JP 26650590 A JP26650590 A JP 26650590A JP H04144137 A JPH04144137 A JP H04144137A
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Classifications
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
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- H01L2224/11—Manufacturing methods
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- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
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- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(産業上の利用分野)
本発明は、半導体素子のハンプ電極とその基板への実装
方法に関するものである。
方法に関するものである。
(従来の技術)
従来、このような分野の技術としては、例えば■「最新
ハイブリッド実装技術」昭和63年5月15日発行7編
者 電子材料編集部2発行所 ■ 工業調査会、 P
177〜181 ■飯沼「液晶パネルへの半導体装技術」第17回IsH
M JAPAN 技術講演会、 1987年2月20
日、P15〜20 ■「ハイブリッドマイクロエレクトロニクス」1985
年9月25日発行1発行者 境 鶴雄1発行所■ シー
エムソー P191〜192 等に記載されるものがある。上記文献■のものは、第4
図に示すように、半導体素子1の電極2に形成したAu
ハンプ電極3を基板4上の基板電極5に押圧して接着樹
脂6で固定し、半導体素子1と基板4の電極間接続を行
うものである。
ハイブリッド実装技術」昭和63年5月15日発行7編
者 電子材料編集部2発行所 ■ 工業調査会、 P
177〜181 ■飯沼「液晶パネルへの半導体装技術」第17回IsH
M JAPAN 技術講演会、 1987年2月20
日、P15〜20 ■「ハイブリッドマイクロエレクトロニクス」1985
年9月25日発行1発行者 境 鶴雄1発行所■ シー
エムソー P191〜192 等に記載されるものがある。上記文献■のものは、第4
図に示すように、半導体素子1の電極2に形成したAu
ハンプ電極3を基板4上の基板電極5に押圧して接着樹
脂6で固定し、半導体素子1と基板4の電極間接続を行
うものである。
また、上記文献■のものは、第5図に示すように、半導
体素子ll上のCu−Auで形成したハンプ電極12を
基板13の電極(図示なし)に、導電性接着剤14を介
して接続し、封止樹脂15で固定するものである。
体素子ll上のCu−Auで形成したハンプ電極12を
基板13の電極(図示なし)に、導電性接着剤14を介
して接続し、封止樹脂15で固定するものである。
上記二つの例で用いられるハンプ電極は、従来上記文献
■に示されるように、電気メッキで形成される。
■に示されるように、電気メッキで形成される。
第6図はかかる従来のバンブ電極の形成工程断面図であ
る。
る。
まず、第6図(a)に示すように、半導体素子21には
、パノシヘーシゴン膜22で囲まれたAN電極23が形
成されている。
、パノシヘーシゴン膜22で囲まれたAN電極23が形
成されている。
次に、第6図(b)に示すように、半導体素子21上に
スパッタ、真空薄着法等により、Ti −W層24、A
u層25を形成する。このTl−W層24を形成するの
は、密着を確保し、金属拡散を防止するためである。ま
た、Au層25を形成するのは後工程で行う電気メッキ
の密着性を向上し、化学的に安定させるためである。
スパッタ、真空薄着法等により、Ti −W層24、A
u層25を形成する。このTl−W層24を形成するの
は、密着を確保し、金属拡散を防止するためである。ま
た、Au層25を形成するのは後工程で行う電気メッキ
の密着性を向上し、化学的に安定させるためである。
次に、第6図(c)に示すように、/Nンプ電極を形成
する箇所にホトリソグラフィーにより、メッキレジスト
のためのホトレジスト26を形成する。
する箇所にホトリソグラフィーにより、メッキレジスト
のためのホトレジスト26を形成する。
次に、第6図(d)に示すように、電気メ・ツキにより
、Auハンプ電極27を形成する。
、Auハンプ電極27を形成する。
最後に、第6図(e)に示すように、ホトレジスト26
を除去し、不要箇所のAu層25とTi−W層24をエ
ツチングにより除去し、Auバンブ電極27を完成させ
る。
を除去し、不要箇所のAu層25とTi−W層24をエ
ツチングにより除去し、Auバンブ電極27を完成させ
る。
このように、バンブ電極の形状は、ホトレジスト26の
膜厚をバンブ電極27の高さより薄くしているため、き
のこ状のバンブ電極となっているが、ホトレジストの膜
厚をバンブ電極の高さよりも厚くすれば、第7図に示す
ように、矩形状のバンブ電極28となる。
膜厚をバンブ電極27の高さより薄くしているため、き
のこ状のバンブ電極となっているが、ホトレジストの膜
厚をバンブ電極の高さよりも厚くすれば、第7図に示す
ように、矩形状のバンブ電極28となる。
また、これらのバンブ電極の表面は電気メッキによる表
面のヤケを防止するために、it流密度を調整して行わ
れ、平坦な状態となる。
面のヤケを防止するために、it流密度を調整して行わ
れ、平坦な状態となる。
(発明が解決しようとする課8)
しかしながら、上記した従来のバンブ電極の形成方法で
は、ハンプNh形成の電気メッキ、特に、10%程度の
メッキ厚バラツキを生し、上記文献■で示した実装方法
を用いると、半導体素子上の総ての電極を確実に基板の
t橿と接続を得ることが困難であり、また、総ての電極
が接続を得られるように過大な圧力で半導体素子を基板
に押圧すると、半導体素子にダメージを与えるという問
題点があった。
は、ハンプNh形成の電気メッキ、特に、10%程度の
メッキ厚バラツキを生し、上記文献■で示した実装方法
を用いると、半導体素子上の総ての電極を確実に基板の
t橿と接続を得ることが困難であり、また、総ての電極
が接続を得られるように過大な圧力で半導体素子を基板
に押圧すると、半導体素子にダメージを与えるという問
題点があった。
また、上記文献■で示した実装方法の場合は、バンプ電
極表面が平坦化しているため、第8図に示すように、バ
ンブi!i12と基板13を接続する導電性接着剤15
はバンブ電極12の表面が平らになっているため、ハン
プ電極12の周囲にしか存在せず、接着に寄与する導電
性接着剤15が不足し、接続信転性が得られないという
問題点があった。
極表面が平坦化しているため、第8図に示すように、バ
ンブi!i12と基板13を接続する導電性接着剤15
はバンブ電極12の表面が平らになっているため、ハン
プ電極12の周囲にしか存在せず、接着に寄与する導電
性接着剤15が不足し、接続信転性が得られないという
問題点があった。
また、信転性を得るために、バンプ電極13周囲に多量
の導電性接着剤15を塗布した場合には、隣接する基板
電極16間で電気的に短絡し易くなり、電極ピッチの高
密度化ができないという問題点があった。
の導電性接着剤15を塗布した場合には、隣接する基板
電極16間で電気的に短絡し易くなり、電極ピッチの高
密度化ができないという問題点があった。
本発明は、上記問題点を除去するために、ハンプ電極に
針状析出した金属を用い、この針状析出した金属により
、バンブの高さのバラツキを緩衝する。更に、導電性接
着剤による実装においては、針状金属の隙間に導電性接
着剤を保持して、導電性接着剤の不足を防止し、半導体
素子実装の接続確実性と信転性の向上を図り得る半導体
素子のバンブ電極とその基板への実装方法を提供するこ
とを目的とする。
針状析出した金属を用い、この針状析出した金属により
、バンブの高さのバラツキを緩衝する。更に、導電性接
着剤による実装においては、針状金属の隙間に導電性接
着剤を保持して、導電性接着剤の不足を防止し、半導体
素子実装の接続確実性と信転性の向上を図り得る半導体
素子のバンブ電極とその基板への実装方法を提供するこ
とを目的とする。
(課題を解決するための手段)
本発明は、上記目的を達成するために、半導体素子のバ
ンブ電極において、半導体素子の電極部に針状析出した
金属を設けるようにしたものである。
ンブ電極において、半導体素子の電極部に針状析出した
金属を設けるようにしたものである。
また、半導体素子のバンブ電極を基板への実装方法にお
いて、半導体素子の電極部に針状析出した金属を押圧し
て基板電極に圧接させ、前記針状析出した金属と基板電
極とを導電性接着剤を用いて接続するようにしたもので
ある。
いて、半導体素子の電極部に針状析出した金属を押圧し
て基板電極に圧接させ、前記針状析出した金属と基板電
極とを導電性接着剤を用いて接続するようにしたもので
ある。
(作用)
本発明によれば、上記したように、半導体素子の電極部
に針状析出した金属を具備する半導体素子のバンブ電極
となし、該針状析出した金属は電気Snメッキで形成し
、例えば0.6A/dm”で30分メンキを施す。
に針状析出した金属を具備する半導体素子のバンブ電極
となし、該針状析出した金属は電気Snメッキで形成し
、例えば0.6A/dm”で30分メンキを施す。
また、前記電気Snメッキに異種の金属を必要に応して
被着する。
被着する。
そこで、半導体素子の電極部に針状析出した金属を押圧
して基板電極に圧接させ、前記針状析出した金属と基板
t8iとを導電性接着剤を用いて接続する。
して基板電極に圧接させ、前記針状析出した金属と基板
t8iとを導電性接着剤を用いて接続する。
従って、接続時に、ハンプ電極は応力による変形が容易
となり、バンブ電極の高さのバラツキを緩衝できるため
、半導体素子を基板上に押圧して、圧接接続をする場合
、小さな圧力でも良好な電極の接続が得られる。
となり、バンブ電極の高さのバラツキを緩衝できるため
、半導体素子を基板上に押圧して、圧接接続をする場合
、小さな圧力でも良好な電極の接続が得られる。
また、導電性接着剤で接続する場合は、針状金属の隙間
に導電性接着剤が保持され、良好な接着性が得られ、接
続信顛性の向上を図ることができる。
に導電性接着剤が保持され、良好な接着性が得られ、接
続信顛性の向上を図ることができる。
(実施例)
以下、本発明の実施例について図面を参照しながら詳細
に説明する。
に説明する。
第1図は本発明の実施例を示すバンプ電極成形工程断面
図である。
図である。
まず、第1図(a)に示すように、半導体素子31には
パノシベーシゴン1lu32で囲まれたA f [極3
3を形成する。
パノシベーシゴン1lu32で囲まれたA f [極3
3を形成する。
次に、第1図(b)に示すように、電気メンキ用の給電
膜と密着用金属膜、拡散防止金属膜を形成するが、ここ
では、先にEB謂着で給電膜としてAl膜34を厚さ1
0000人形成する。また、密着用金属としてTi膜を
厚さ1000人を形成し、拡散防止膜としてpt膜を厚
さ1500人のEB蒸着によるTi−PL層35をリフ
トオフで形成する。
膜と密着用金属膜、拡散防止金属膜を形成するが、ここ
では、先にEB謂着で給電膜としてAl膜34を厚さ1
0000人形成する。また、密着用金属としてTi膜を
厚さ1000人を形成し、拡散防止膜としてpt膜を厚
さ1500人のEB蒸着によるTi−PL層35をリフ
トオフで形成する。
次に、第1図(c)に示すように、ホトリソにより、メ
ッキレジストのホトレジスト36を形成する。
ッキレジストのホトレジスト36を形成する。
次いで、第1図(d)に示すように、アルカノールスル
フォン酸f4(石原薬品製)による電気Snメッキ37
を施す。この時の電2it密度は、例えば、0.6A/
dm2で30分メンキを施したが、この時の針状析出物
の長さは約10μ工程度であった。また、電流密度を半
分の0.3A/dm2で行った場合には、殆ど針状析出
は見られなかった。なお、上記電流密度は0.5〜0.
7A/dm”にしても差支えない。また、通電時間は長
くなるにしたがって、針状析出物の長さを増加させるこ
とができる。
フォン酸f4(石原薬品製)による電気Snメッキ37
を施す。この時の電2it密度は、例えば、0.6A/
dm2で30分メンキを施したが、この時の針状析出物
の長さは約10μ工程度であった。また、電流密度を半
分の0.3A/dm2で行った場合には、殆ど針状析出
は見られなかった。なお、上記電流密度は0.5〜0.
7A/dm”にしても差支えない。また、通電時間は長
くなるにしたがって、針状析出物の長さを増加させるこ
とができる。
更に、電気S’nメッキ37で針状析出させた後に、A
uメッキ38を1tIm析出する。
uメッキ38を1tIm析出する。
次に、第1図(e)に示すように、ホトレジスト36を
剥離し、不要の給NMのA!膜34をエツチングで除去
し、針状形状のバンブ電極39を得る。
剥離し、不要の給NMのA!膜34をエツチングで除去
し、針状形状のバンブ電極39を得る。
ここで、形成した電気Snメッキ37の硬度は45Hv
(ビッカース硬度)程度であり、従来のAu。
(ビッカース硬度)程度であり、従来のAu。
Cu−Auバンプ電極に比べて軟らかい膜質であった。
本発明により得られたバンブ電極を用いて3■角で40
!極のテスト用チップを作成し、第2図に示すように、
そのテスト用チップ41を基板43に押圧し、ハンプ電
極42と基板電極44を接続して、測定を行った。
!極のテスト用チップを作成し、第2図に示すように、
そのテスト用チップ41を基板43に押圧し、ハンプ電
極42と基板電極44を接続して、測定を行った。
その結果、200gの荷重で全電極の接続を得ることが
できた。この後、接着樹脂45でテスト用チップ41を
基板43に固着して接続を完了した。
できた。この後、接着樹脂45でテスト用チップ41を
基板43に固着して接続を完了した。
上記接続方法では、チップを押圧して、接着剤で固着し
たが、チップの接続は他のスプリング等の外部からの押
圧手段を用いても同様の効果を得ることができる。
たが、チップの接続は他のスプリング等の外部からの押
圧手段を用いても同様の効果を得ることができる。
また、この接続方法では針状金属には、バンブ電極の高
さバラツキの緩衝作用が必要であり、圧接による接続が
要求されるため、軟らかく、表面が化学的に安定な上述
のAuメッキ38を施したバンブ電極39を用いた。こ
のAuメッキ38により、接触抵抗を低減することがで
きる。
さバラツキの緩衝作用が必要であり、圧接による接続が
要求されるため、軟らかく、表面が化学的に安定な上述
のAuメッキ38を施したバンブ電極39を用いた。こ
のAuメッキ38により、接触抵抗を低減することがで
きる。
更に、テスト用チップを電気メンキによる針状析出を行
った後、第3図に示すように、電気Niメッキ53をl
tIm施し、更に、電気Auメッキ54を0.5μm施
じた場合、テスト用チップ51のハンプ電極52と基板
55の基板電極56の接続をAg入りエポキン樹脂の導
電性接着剤57を用いて行った結果、テスト用チップ5
1のハンプ電極52の針状金属の隙間に導電性接着剤5
7が良く充填され、基板55上の基板電極56と良好に
接続することができた。
った後、第3図に示すように、電気Niメッキ53をl
tIm施し、更に、電気Auメッキ54を0.5μm施
じた場合、テスト用チップ51のハンプ電極52と基板
55の基板電極56の接続をAg入りエポキン樹脂の導
電性接着剤57を用いて行った結果、テスト用チップ5
1のハンプ電極52の針状金属の隙間に導電性接着剤5
7が良く充填され、基板55上の基板電極56と良好に
接続することができた。
この接続方法では、針状金属で導電性接着剤57を保持
して接続を得るために、バンブ電極52は硬いものが望
ましいので、電気Niメッキ53で補強するようにして
いる。
して接続を得るために、バンブ電極52は硬いものが望
ましいので、電気Niメッキ53で補強するようにして
いる。
なお、本発明は上記実施例に限定されるものではなく、
本発明の趣旨に基づいて種々の変形が可能であり、これ
らを本発明の範囲から排除するものではない。
本発明の趣旨に基づいて種々の変形が可能であり、これ
らを本発明の範囲から排除するものではない。
(発明の効果)
以上、詳細に説明したように、本発明によれば、半導体
素子のハンプ電極を針状析出した金属で形成するように
したので、応力による変形が容易となり、ハンプ電極の
高さバラツキを緩衝できるため、半導体素子を基板上に
押圧して、圧接接続をする場合、小さな圧力でも良好に
電極の接続が得られる。
素子のハンプ電極を針状析出した金属で形成するように
したので、応力による変形が容易となり、ハンプ電極の
高さバラツキを緩衝できるため、半導体素子を基板上に
押圧して、圧接接続をする場合、小さな圧力でも良好に
電極の接続が得られる。
従って、半導体素子へのダメージの低減を図ることがで
きる。
きる。
また、導電性接着剤で接続する場合は、針状金属の隙間
に導電性接着剤が保持され、良好な接着性が得られ、接
続信転性の向上を図ることができる。
に導電性接着剤が保持され、良好な接着性が得られ、接
続信転性の向上を図ることができる。
第1図は本発明の実施例を示すバンプNN成形工程断面
図、第2図はそのハンプ電極を用いた基板への実装状態
断面図、第3図は本発明の他の実施例を示すバンブ電極
を用いた基板への実装状態断面図、第4図は従来の第1
の半導体素子の実装状態断面図、第5図は従来の第2の
半導体素子の実装状態断面図、第6図は従来の半導体素
子のバンブ電極形成工程断面図、第7図は従来の他の半
導体素子のバンブ電極の断面図、第8図は従来のハンプ
電極接続部の断面図である。 31・・・半導体素子、32・・・バノンヘーシゴン膜
、33・・・Af電極、34・・・/l膜、35・・・
Ti−PL層、36・・ホトレジス]・、37・・・電
気Snメッキ、38・・・Auメッキ、39・・・針状
形状のハンプ電極、41.51・・・テスト用チップ、
42.52・・・バンプ電極、43.55・・・基板、
44.56・・・基板電極、45・・・接着樹脂、53
・・・電気Niメッキ、54・・・電気Auメッキ、5
7・・・導電性接着剤。 特許出願人 沖電気工業株式会社 代理人 弁理士 清 水 守(外2名)、βA11
才値 沫発如ウバレ7tジ近沫工q断面Z 第1図 第3図 第4図 第5図
図、第2図はそのハンプ電極を用いた基板への実装状態
断面図、第3図は本発明の他の実施例を示すバンブ電極
を用いた基板への実装状態断面図、第4図は従来の第1
の半導体素子の実装状態断面図、第5図は従来の第2の
半導体素子の実装状態断面図、第6図は従来の半導体素
子のバンブ電極形成工程断面図、第7図は従来の他の半
導体素子のバンブ電極の断面図、第8図は従来のハンプ
電極接続部の断面図である。 31・・・半導体素子、32・・・バノンヘーシゴン膜
、33・・・Af電極、34・・・/l膜、35・・・
Ti−PL層、36・・ホトレジス]・、37・・・電
気Snメッキ、38・・・Auメッキ、39・・・針状
形状のハンプ電極、41.51・・・テスト用チップ、
42.52・・・バンプ電極、43.55・・・基板、
44.56・・・基板電極、45・・・接着樹脂、53
・・・電気Niメッキ、54・・・電気Auメッキ、5
7・・・導電性接着剤。 特許出願人 沖電気工業株式会社 代理人 弁理士 清 水 守(外2名)、βA11
才値 沫発如ウバレ7tジ近沫工q断面Z 第1図 第3図 第4図 第5図
Claims (1)
- 【特許請求の範囲】 (1)半導体素子の電極部に針状析出した金属を具備し
てなる半導体素子のバンプ電極。(2) (a)半導体素子の電極部に針状析出した金属を押圧し
て基板電極に圧接させ、 (b)前記針状析出した金属と基板電極とを導電性接着
剤を用いて接続することを特徴とする半導体素子の基板
への実装方法。 (3)前記針状析出した金属を電気Snメッキで形成し
てなる請求項2記載の半導体素子の基板への実装方法。 (4)前記針状析出した金属を電気Snメッキで、0.
6A/dm^2で30分メッキを施すことを特徴とする
請求項2記載の半導体素子の基板への実装方法。 (5)前記電気Snメッキに異種の金属を被着すること
を特徴とする請求項2記載の半導体素子の基板への実装
方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2266505A JPH04144137A (ja) | 1990-10-05 | 1990-10-05 | 半導体素子のバンプ電極とその基板への実装方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2266505A JPH04144137A (ja) | 1990-10-05 | 1990-10-05 | 半導体素子のバンプ電極とその基板への実装方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04144137A true JPH04144137A (ja) | 1992-05-18 |
Family
ID=17431847
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2266505A Pending JPH04144137A (ja) | 1990-10-05 | 1990-10-05 | 半導体素子のバンプ電極とその基板への実装方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04144137A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6162652A (en) * | 1997-12-31 | 2000-12-19 | Intel Corporation | Process for sort testing C4 bumped wafers |
JP2008516422A (ja) * | 2004-10-04 | 2008-05-15 | コミツサリア タ レネルジー アトミーク | 複数の硬質導電性マイクロチップからなるアセンブリを備えた素子、ならびに、そのような素子と、軟質導電性突起を備えた素子と、の電気的接続方法 |
-
1990
- 1990-10-05 JP JP2266505A patent/JPH04144137A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6162652A (en) * | 1997-12-31 | 2000-12-19 | Intel Corporation | Process for sort testing C4 bumped wafers |
JP2008516422A (ja) * | 2004-10-04 | 2008-05-15 | コミツサリア タ レネルジー アトミーク | 複数の硬質導電性マイクロチップからなるアセンブリを備えた素子、ならびに、そのような素子と、軟質導電性突起を備えた素子と、の電気的接続方法 |
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