JPH04142736A - ドライエッチング方法 - Google Patents
ドライエッチング方法Info
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- JPH04142736A JPH04142736A JP2265235A JP26523590A JPH04142736A JP H04142736 A JPH04142736 A JP H04142736A JP 2265235 A JP2265235 A JP 2265235A JP 26523590 A JP26523590 A JP 26523590A JP H04142736 A JPH04142736 A JP H04142736A
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
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- H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
- H01L21/32137—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas of silicon-containing layers
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は高集積度を有する半導体装置等の製造において
行われるドライエツチング方法に関し、特にフロン系ガ
スを使用せずにゲート電極等に使用されるポリサイド膜
の異方性エツチングを行う方法に関する。
行われるドライエツチング方法に関し、特にフロン系ガ
スを使用せずにゲート電極等に使用されるポリサイド膜
の異方性エツチングを行う方法に関する。
本発明は、ゲート電極等を構成するポリサイド膜のエツ
チングを行うドライエツチング方法において、エッチン
グ・ガスとしてS、F、、SFI。
チングを行うドライエツチング方法において、エッチン
グ・ガスとしてS、F、、SFI。
SF4.S!F+。のうち少なくとも1種とHBrを含
むエッチング・ガスを用いた低温エツチングを行うこと
により、5iBr、およびSの堆積による側壁保護を行
ってフロン系ガスを使用せずどもポリサイド膜の異方性
加工を可能とすると共に、オーバーエツチング時にもS
の堆積による側壁保護を行って多結晶シリコン層におけ
るアンダカットの発生を抑制しようとするものである。
むエッチング・ガスを用いた低温エツチングを行うこと
により、5iBr、およびSの堆積による側壁保護を行
ってフロン系ガスを使用せずどもポリサイド膜の異方性
加工を可能とすると共に、オーバーエツチング時にもS
の堆積による側壁保護を行って多結晶シリコン層におけ
るアンダカットの発生を抑制しようとするものである。
さらに本発明は、ポリサイド膜のエツチングを2段階に
分け、被エツチング基板を0°C以下に冷却しながらフ
ッ素系ガスとHBrを含むエッチング・ガスを用いて該
ポリサイド膜のエツチングを行った後、H2S とHB
rを含むエッチング・ガスを用いて過剰なりrラジカル
の捕捉とSの堆積を可能とするオーバーエツチングを行
うことにより、同様に異方性加工とオーバーエツチング
時におけるアンダカットの発生を抑制しようとするもの
である。
分け、被エツチング基板を0°C以下に冷却しながらフ
ッ素系ガスとHBrを含むエッチング・ガスを用いて該
ポリサイド膜のエツチングを行った後、H2S とHB
rを含むエッチング・ガスを用いて過剰なりrラジカル
の捕捉とSの堆積を可能とするオーバーエツチングを行
うことにより、同様に異方性加工とオーバーエツチング
時におけるアンダカットの発生を抑制しようとするもの
である。
LSIのゲート配線材料としては従来、多結晶シリコン
が広く使用されてきたが、高集積化メモリ装置における
アクセス時間の短縮等、デバイスの高速化への要求が高
まるにつれ、多結晶シリコンよりも約1桁低い抵抗値の
得られる高融点金属シリサイドが用いられるようになっ
ている。高融点金属シリサイドを用いてゲート配線層を
構成する場合、デバイス特性や信頼性に最も影響を与え
易いゲート絶縁膜との界面特性を考慮して、まずゲート
絶縁膜上に従来から実績のある不純物含有多結晶シリコ
ン(DOPOS)層を形成し、これに高融点金属シリサ
イド層を積層する、いわゆるポリサイド膜構造を採用す
ることが主流となっている。
が広く使用されてきたが、高集積化メモリ装置における
アクセス時間の短縮等、デバイスの高速化への要求が高
まるにつれ、多結晶シリコンよりも約1桁低い抵抗値の
得られる高融点金属シリサイドが用いられるようになっ
ている。高融点金属シリサイドを用いてゲート配線層を
構成する場合、デバイス特性や信頼性に最も影響を与え
易いゲート絶縁膜との界面特性を考慮して、まずゲート
絶縁膜上に従来から実績のある不純物含有多結晶シリコ
ン(DOPOS)層を形成し、これに高融点金属シリサ
イド層を積層する、いわゆるポリサイド膜構造を採用す
ることが主流となっている。
ところで、かかるポリサイド膜は、異なる2種類の材料
に対して共に異方性を実現しなければならないことから
、ドライエツチング技術に新たな困難をもたらした。す
なわち、ポリサイド膜のエツチングにおいては、生成す
るハロゲン化合物の蒸気圧の差に起因して上層の高融点
金属シリサイド層よりも下層の多結晶シリコン層が速く
エツチングされること、あるいは多結晶シリコン層と高
融点金属シリサイド層の界面に反応層が形成されること
等の理由により、パターンにアンダカットやくびれ等が
生じやすい。これらの形状異常は、ソース・ドレイン領
域を形成するためのイオン法人時に不純物の導入されな
いオフセット領域を発生させたり、LDD構造を実現す
るためのサイドウオール形成時の寸法精度を低下させる
こと等の原因となり、特にサブミクロン・デバイスでは
許容されないものである。
に対して共に異方性を実現しなければならないことから
、ドライエツチング技術に新たな困難をもたらした。す
なわち、ポリサイド膜のエツチングにおいては、生成す
るハロゲン化合物の蒸気圧の差に起因して上層の高融点
金属シリサイド層よりも下層の多結晶シリコン層が速く
エツチングされること、あるいは多結晶シリコン層と高
融点金属シリサイド層の界面に反応層が形成されること
等の理由により、パターンにアンダカットやくびれ等が
生じやすい。これらの形状異常は、ソース・ドレイン領
域を形成するためのイオン法人時に不純物の導入されな
いオフセット領域を発生させたり、LDD構造を実現す
るためのサイドウオール形成時の寸法精度を低下させる
こと等の原因となり、特にサブミクロン・デバイスでは
許容されないものである。
従来、ポリサイド膜のエッチング・ガスとして広く使用
されているものは、たとえばセミコンダクターワールド
(プレスジャーナル社刊) 1989年lO月号126
〜130ページにも報告されているように、フロン11
3 (CtClsFs) に代表されるフロン系ガス
を主体とするガスである。このガスは、分子中にフッ素
原子と塩素原子を有するためにラジカル・モードおよび
イオン・モードの双方により効果的にエツチング反応を
進行させ、かつ炭素系ポリマーの堆積により側壁保護を
行いながら高異方性エツチングを可能とするものである
。
されているものは、たとえばセミコンダクターワールド
(プレスジャーナル社刊) 1989年lO月号126
〜130ページにも報告されているように、フロン11
3 (CtClsFs) に代表されるフロン系ガス
を主体とするガスである。このガスは、分子中にフッ素
原子と塩素原子を有するためにラジカル・モードおよび
イオン・モードの双方により効果的にエツチング反応を
進行させ、かつ炭素系ポリマーの堆積により側壁保護を
行いながら高異方性エツチングを可能とするものである
。
しかしながら、フロン系ガスは周知のように地球のオゾ
ン層破壊の元凶となることが指摘されており、近い将来
にも生産・使用が禁止される運びである。したがって、
ドライエツチングの分野においてもフロン系ガスの代替
品を見出し、その効果的な利用方法、すなわち脱フロン
・プロセスを確立することが急務である。
ン層破壊の元凶となることが指摘されており、近い将来
にも生産・使用が禁止される運びである。したがって、
ドライエツチングの分野においてもフロン系ガスの代替
品を見出し、その効果的な利用方法、すなわち脱フロン
・プロセスを確立することが急務である。
以上のようなデバイスの微細化要求および脱フロン対策
の観点から、近年HBrがエッチング・ガスとして注目
されている。たとえば、ダイジェスト・才ブ・ペーパー
ズ 1989 セカンド・マイクロプロセス・コンフ
ァレンス(Digest of Papers1989
2nd MicroProcess Conferen
ce)第190ページには、n3型多結晶シリコン層に
対してHBrを使用した反応性イオン・エツチングを行
い、良好な異方性形状を達成した例が報告されている。
の観点から、近年HBrがエッチング・ガスとして注目
されている。たとえば、ダイジェスト・才ブ・ペーパー
ズ 1989 セカンド・マイクロプロセス・コンフ
ァレンス(Digest of Papers1989
2nd MicroProcess Conferen
ce)第190ページには、n3型多結晶シリコン層に
対してHBrを使用した反応性イオン・エツチングを行
い、良好な異方性形状を達成した例が報告されている。
Brは原子半径が大きく容易に被エツチング物の結晶格
子内もしくは結晶粒界内に侵入しないため、自発的なエ
ツチング反応を起こすことは困難であるが、イオン衝撃
を伴った場合にエツチング反応を起こすことができ、異
方性の達成には有利なエツチング種を提供することがで
きる。
子内もしくは結晶粒界内に侵入しないため、自発的なエ
ツチング反応を起こすことは困難であるが、イオン衝撃
を伴った場合にエツチング反応を起こすことができ、異
方性の達成には有利なエツチング種を提供することがで
きる。
ところが、上記HBrによるドライエツチングは、ポリ
サイド膜のエツチングに適用された場合、高融点金属シ
リサイド層のエツチング時にスパッタリング除去された
高融点金属の臭化物かエツチング室内を汚染すること、
および、元来反応性の低いBr系ラジカルをエツチング
種とするために、従来のフロン系ガスを使用するエツチ
ングに比べてエツチング速度か大幅に低下してしまうこ
と等の問題を育することが明らかとなった。
サイド膜のエツチングに適用された場合、高融点金属シ
リサイド層のエツチング時にスパッタリング除去された
高融点金属の臭化物かエツチング室内を汚染すること、
および、元来反応性の低いBr系ラジカルをエツチング
種とするために、従来のフロン系ガスを使用するエツチ
ングに比べてエツチング速度か大幅に低下してしまうこ
と等の問題を育することが明らかとなった。
この問題を解決するために、本願出願人は先に特願平2
−10489号明細書において、上述のHBrにSF、
等のフッ素系ガスを添加したエッチング・ガスによるポ
リサイド膜のドライエツチング方法を提案している。こ
のエッチング・ガスは、F系ラジカルの供給により実用
的な速度でエツチングを行うこと、および主としてレジ
スト材料とBrとの反応生成物CB r *の側壁保護
効果により高異方性を達成することを意図したものであ
る。
−10489号明細書において、上述のHBrにSF、
等のフッ素系ガスを添加したエッチング・ガスによるポ
リサイド膜のドライエツチング方法を提案している。こ
のエッチング・ガスは、F系ラジカルの供給により実用
的な速度でエツチングを行うこと、および主としてレジ
スト材料とBrとの反応生成物CB r *の側壁保護
効果により高異方性を達成することを意図したものであ
る。
さらに、同明細書には、ポリサイド膜のエツチングがほ
ぼ終了した後のオーバーエツチングを、HBr単独によ
り行うことも提案されている。これは、全体としてのエ
ツチング速度を大幅に低下させることなく、ゲート酸化
膜との選択比を大きく維持したままウェハ全体にわたっ
てポリサイド膜を完全に除去することを意図したもので
ある。
ぼ終了した後のオーバーエツチングを、HBr単独によ
り行うことも提案されている。これは、全体としてのエ
ツチング速度を大幅に低下させることなく、ゲート酸化
膜との選択比を大きく維持したままウェハ全体にわたっ
てポリサイド膜を完全に除去することを意図したもので
ある。
さらに、ドライエツチングの分野では、被エツチング基
板を0°C以下に保持しながらエツチングを行う、いわ
ゆる低温エツチングが近年改めて注目されている。これ
は、深さ方向のエツチング速度をイオン・アシスト効果
により維持したまま、側壁部におけるラジカル反応を凍
結してサイドエツチング等の形状不良を防止することを
目的とする技術である。これを、たとえばS F *
/ HB r系によるポリサイド膜のエツチングに適用
すると、上述のレジスト材料とBrとの反応生成物CB
r□に加えて反応生成物の5iBr、を堆積させ、これ
らを側壁保護膜として利用することができるようになる
。
板を0°C以下に保持しながらエツチングを行う、いわ
ゆる低温エツチングが近年改めて注目されている。これ
は、深さ方向のエツチング速度をイオン・アシスト効果
により維持したまま、側壁部におけるラジカル反応を凍
結してサイドエツチング等の形状不良を防止することを
目的とする技術である。これを、たとえばS F *
/ HB r系によるポリサイド膜のエツチングに適用
すると、上述のレジスト材料とBrとの反応生成物CB
r□に加えて反応生成物の5iBr、を堆積させ、これ
らを側壁保護膜として利用することができるようになる
。
しかしながら、S F * / HB r系に代表され
るフッ素系ガスとHBrとの混合ガスを用いたドライエ
ツチングには、実用化に際して未だ解決すべき問題も残
されていることが、その後の研究により明らかとなって
きた。
るフッ素系ガスとHBrとの混合ガスを用いたドライエ
ツチングには、実用化に際して未だ解決すべき問題も残
されていることが、その後の研究により明らかとなって
きた。
まず第一に、常温におけるエツチングではエッチング・
ガス中におけるHBrの含有比がある程度高くないと高
異方性が達成できず、そのためエツチング速度が本質的
に遅いという問題かある。
ガス中におけるHBrの含有比がある程度高くないと高
異方性が達成できず、そのためエツチング速度が本質的
に遅いという問題かある。
また、異方性を重視するあまりHBrの含有比を高めて
大量の反応生成物S iB r xを発生させると、レ
ジスト・パターンの側壁部等にもこれか堆積し、アッシ
ングによってレジスト・パターンが除去された後に、残
存した該反応生成物が脱落してパーティクル汚染を惹起
させる虞れかある。さらに、HBrは危険かつ吸湿性の
高い化合物であるため、この使用量を多くすること自体
がプロセスの安定性を低下させる原因ともなる。
大量の反応生成物S iB r xを発生させると、レ
ジスト・パターンの側壁部等にもこれか堆積し、アッシ
ングによってレジスト・パターンが除去された後に、残
存した該反応生成物が脱落してパーティクル汚染を惹起
させる虞れかある。さらに、HBrは危険かつ吸湿性の
高い化合物であるため、この使用量を多くすること自体
がプロセスの安定性を低下させる原因ともなる。
第二の問題は、オーバーエツチング時に多結晶シリコン
層にアンダカットが入りやすいことである。
層にアンダカットが入りやすいことである。
この現象を、ポリサイド・ゲート電極の形成工程を例と
して、第2図(A)および第2図(B)を参照しながら
説明する。第2図(A)は、シリコン等からなる半導体
基板(11)上に、ゲート絶縁膜(12)を介して不純
物を含有する多結晶シリコン層(13)、およびタング
ステン等の高融点金属を含む高融点金属シリサイド層(
14)が順次積層された基体に対し、予め所定の形状に
パターニングされたフォトレジスト・パターン(15)
をマスクとしてS F e / HB r系のエッチン
グ・ガスにより低温エツチングを行った場合において、
該多結晶シリコン層(13)が途中までエツチングされ
た状態を示している。この段階では、上記高融点金属シ
リサイド層(14)と多結晶シリコン層(13)の側壁
部に側壁保護膜(16)が堆積することにより、形状異
方性が維持されている。上記側壁保護膜(16)は、フ
ォトレジスト・パターン(15)を構成するレジスト材
料とBrとの反応生成物、あるいはBrと主として多結
晶シリコン層(13)から供給されるStとの反応生成
物であるS I B r w等から構成されるものであ
る。
して、第2図(A)および第2図(B)を参照しながら
説明する。第2図(A)は、シリコン等からなる半導体
基板(11)上に、ゲート絶縁膜(12)を介して不純
物を含有する多結晶シリコン層(13)、およびタング
ステン等の高融点金属を含む高融点金属シリサイド層(
14)が順次積層された基体に対し、予め所定の形状に
パターニングされたフォトレジスト・パターン(15)
をマスクとしてS F e / HB r系のエッチン
グ・ガスにより低温エツチングを行った場合において、
該多結晶シリコン層(13)が途中までエツチングされ
た状態を示している。この段階では、上記高融点金属シ
リサイド層(14)と多結晶シリコン層(13)の側壁
部に側壁保護膜(16)が堆積することにより、形状異
方性が維持されている。上記側壁保護膜(16)は、フ
ォトレジスト・パターン(15)を構成するレジスト材
料とBrとの反応生成物、あるいはBrと主として多結
晶シリコン層(13)から供給されるStとの反応生成
物であるS I B r w等から構成されるものであ
る。
しかし、大吉のエツチングか終了してオーバーエツチン
グが開始されると、Siの供給源である多結晶シリコン
層(13)か少なくなっているために5iBr、の堆積
量が減少する上、結合の相手を失って相対的に過剰とな
ったBr”が該多結晶シリコン層(13)の側壁部を攻
撃するようになる。これにより、第2図(B)に示され
るようなアンダカット(17)が生じ、多結晶シリコン
層(13)のIくターン幅は所望のパターン幅よりも狭
くなってしまう。このアンダカットは、条件によっては
高融点金属シリサイド層(14)のエツチングか終了し
、多結晶シリコン層(13)の表面が露出した時点で工
・yチング速度が上昇することによっても生ずる。この
ような現象は、低温エツチングの適用によっても効果的
には抑制できないのが実情である。
グが開始されると、Siの供給源である多結晶シリコン
層(13)か少なくなっているために5iBr、の堆積
量が減少する上、結合の相手を失って相対的に過剰とな
ったBr”が該多結晶シリコン層(13)の側壁部を攻
撃するようになる。これにより、第2図(B)に示され
るようなアンダカット(17)が生じ、多結晶シリコン
層(13)のIくターン幅は所望のパターン幅よりも狭
くなってしまう。このアンダカットは、条件によっては
高融点金属シリサイド層(14)のエツチングか終了し
、多結晶シリコン層(13)の表面が露出した時点で工
・yチング速度が上昇することによっても生ずる。この
ような現象は、低温エツチングの適用によっても効果的
には抑制できないのが実情である。
このアンダカットを防止するため、オーバーエツチング
時にエッチング・ガスをHBr単独の組成に切り替える
ことは、前述の特願平2−10489号明細書に提案さ
れるところである。また、多結晶シリコン層の露出時に
上述のように組成を切り替え゛ることによっても、同様
の効果を得ることかできる。しかし、オーバーエツチン
グ時にはエツチング種が過剰ととなるために本来のエツ
チング中よりもさらに強固な側壁保護か必要であり、上
記の技術ではこの点において不十分である。さらに、高
融点金属シリサイド層と多結晶シリコン層の界面におい
てガス組成を切り替えることは、終点判定の困難さを伴
う。それは、ドライエツチングのモニタに通常利用され
る発光スペクトル測定において、高融点金属ハロゲン化
物の有用な発光種が知られていないからである。
時にエッチング・ガスをHBr単独の組成に切り替える
ことは、前述の特願平2−10489号明細書に提案さ
れるところである。また、多結晶シリコン層の露出時に
上述のように組成を切り替え゛ることによっても、同様
の効果を得ることかできる。しかし、オーバーエツチン
グ時にはエツチング種が過剰ととなるために本来のエツ
チング中よりもさらに強固な側壁保護か必要であり、上
記の技術ではこの点において不十分である。さらに、高
融点金属シリサイド層と多結晶シリコン層の界面におい
てガス組成を切り替えることは、終点判定の困難さを伴
う。それは、ドライエツチングのモニタに通常利用され
る発光スペクトル測定において、高融点金属ハロゲン化
物の有用な発光種が知られていないからである。
そこで本発明は、上述の諸問題を解決し、ポリサイド膜
のオーバー・エツチング時におけるアンダカットの発生
を防止することが可能な脱フロン・プロセスを提供する
ことを目的とする。
のオーバー・エツチング時におけるアンダカットの発生
を防止することが可能な脱フロン・プロセスを提供する
ことを目的とする。
本発明者は、少なくともオーバーエツチング時において
、被エツチング材料層ではなくエッチング・ガスに由来
する成分を堆積させるようにすれば、該被エツチング材
料層の育無とは無関係に側壁保護が可能となるとの考え
にもとづいて検討を進めた。その結果、低温下でイオウ
を堆積し得るようなガス系を使用することにより、工・
ソチングの高速化を図り、かつ5iBrヨの堆積不足を
補って十分な側壁保護効果によりアンダカ・yトの発生
を防止することが可能となることを見出した。
、被エツチング材料層ではなくエッチング・ガスに由来
する成分を堆積させるようにすれば、該被エツチング材
料層の育無とは無関係に側壁保護が可能となるとの考え
にもとづいて検討を進めた。その結果、低温下でイオウ
を堆積し得るようなガス系を使用することにより、工・
ソチングの高速化を図り、かつ5iBrヨの堆積不足を
補って十分な側壁保護効果によりアンダカ・yトの発生
を防止することが可能となることを見出した。
本発明のドライエツチング方法は、上述の知見にもとづ
いて提案されるものである。
いて提案されるものである。
すなわち、本発明の第1の発明にかかるドライエツチン
グ方法は、被エツチング基板を0°C以下に冷却しなか
ら5zFt、SFt、SF4.StF+。
グ方法は、被エツチング基板を0°C以下に冷却しなか
ら5zFt、SFt、SF4.StF+。
のうち少なくとも1種とHBrを含むエッチング・ガス
を用いて高融点金属シリサイド層と多結晶シリコン層と
からなるポリサイド膜のエツチングを行うことを特徴と
するものである。
を用いて高融点金属シリサイド層と多結晶シリコン層と
からなるポリサイド膜のエツチングを行うことを特徴と
するものである。
さらに、本発明の第2の発明にかかるドライエツチング
方法は、被エツチング基板を0°C以下に冷却しながら
フッ素系ガスとHBrを含むエッチング・ガスを用いて
高融点金属シリサイド層と多結晶シリコン層からなるポ
リサイド膜のエツチングを行う第1のエツチング工程と
、H2S とHBrを含むエッチング・ガスを用いて
オーバーエツチングを行う第2のエツチング工程を存す
ることを特徴とするものである。
方法は、被エツチング基板を0°C以下に冷却しながら
フッ素系ガスとHBrを含むエッチング・ガスを用いて
高融点金属シリサイド層と多結晶シリコン層からなるポ
リサイド膜のエツチングを行う第1のエツチング工程と
、H2S とHBrを含むエッチング・ガスを用いて
オーバーエツチングを行う第2のエツチング工程を存す
ることを特徴とするものである。
本発明では、オーバーエツチング時の多結晶シリコン層
におけるアンダカットを防止するために、■プロセス全
体を通じてイ才つを堆積し得るガス系を使用すること、
および■オーバーエツチング時のみイ才つを堆積し得る
ガス系を使用すること、の2種類の方法を、第1の発明
および第2の発明においてそれぞれ提案する。
におけるアンダカットを防止するために、■プロセス全
体を通じてイ才つを堆積し得るガス系を使用すること、
および■オーバーエツチング時のみイ才つを堆積し得る
ガス系を使用すること、の2種類の方法を、第1の発明
および第2の発明においてそれぞれ提案する。
本発明の第1の発明では、前者の考え方に立ち、HBr
と混合するガスとして、従来代表的に用いられてきたS
F、に代わり、本発明者が先に特願平2−198045
号明細書において酸化シリコン系材料層用のエッチング
・ガスとして提案したF/S比(1分子中におけるフッ
素原子数とイオウ原子数の比)の低いフッ化イオウガス
、すなわちS、F、。
と混合するガスとして、従来代表的に用いられてきたS
F、に代わり、本発明者が先に特願平2−198045
号明細書において酸化シリコン系材料層用のエッチング
・ガスとして提案したF/S比(1分子中におけるフッ
素原子数とイオウ原子数の比)の低いフッ化イオウガス
、すなわちS、F、。
SFi、SF、、5IFI。の少なくとも1種を使用す
る。これらのガスは、エツチングの過程においてプラズ
マ中でF系化学種とS系化学種に解離し、エツチング種
となるフッ素系ラジカルを供給すると共に、低温下でS
を堆積させることかできる。
る。これらのガスは、エツチングの過程においてプラズ
マ中でF系化学種とS系化学種に解離し、エツチング種
となるフッ素系ラジカルを供給すると共に、低温下でS
を堆積させることかできる。
したがって、オーバーエツチング時にだとえSiB r
zの堆積が不足したとしても、Sの堆積により側壁保
護効果を補うことができる。これに対し、従来のSF、
では大量に発生したFoがせっかく堆積したSを除去し
てしまうので、このような効果が期待できないことは、
本発明者が行った別の実験により確認済みである。
zの堆積が不足したとしても、Sの堆積により側壁保
護効果を補うことができる。これに対し、従来のSF、
では大量に発生したFoがせっかく堆積したSを除去し
てしまうので、このような効果が期待できないことは、
本発明者が行った別の実験により確認済みである。
また、本発明ではSの堆積が期待できる分だけエッチン
グ・ガス中に占めるHBrの相対的な含有比を低下させ
ることができるので、レジスト・パターン側壁部への過
剰な5iBr、lの堆積を防止することかでき、またプ
ロセスの安定性やエツチング速度を高めることが可能と
なる。
グ・ガス中に占めるHBrの相対的な含有比を低下させ
ることができるので、レジスト・パターン側壁部への過
剰な5iBr、lの堆積を防止することかでき、またプ
ロセスの安定性やエツチング速度を高めることが可能と
なる。
一方、本発明の第2の発明では、後者の考え方に立ち、
ポリサイド膜の大力のエツチングが終了する段階までは
従来どおりSF、等のフッ素系ガスとHBrとを含むエ
ッチング・ガスを使用し、その後のオーバーエツチング
時に上記フッ素系ガスに代えてH!Sを添加する。H2
S はプラズマ中でH系化学種とS系化学種に解離し、
該F系化学種により過剰なりr”を捕捉すると共に、低
温下でSを堆積させることができる。したがって、オー
バーエツチング時におけるアンダカットの発生を防止す
ることができる。
ポリサイド膜の大力のエツチングが終了する段階までは
従来どおりSF、等のフッ素系ガスとHBrとを含むエ
ッチング・ガスを使用し、その後のオーバーエツチング
時に上記フッ素系ガスに代えてH!Sを添加する。H2
S はプラズマ中でH系化学種とS系化学種に解離し、
該F系化学種により過剰なりr”を捕捉すると共に、低
温下でSを堆積させることができる。したがって、オー
バーエツチング時におけるアンダカットの発生を防止す
ることができる。
したがって、いずれの発明においても脱フロン・プロセ
スによりポリサイド膜の良好な異方性加工が可能となる
。
スによりポリサイド膜の良好な異方性加工が可能となる
。
以下、本発明の好適な実施例について図面を参照しなが
ら説明する。
ら説明する。
実施例1
本実施例は、本発明の第1の発明を適用してポリサイド
・ゲート電極を形成した例である。この工程を第1図(
A)および第1図(B)を参照しながら説明する。
・ゲート電極を形成した例である。この工程を第1図(
A)および第1図(B)を参照しながら説明する。
まず第1図(A)に示されるように、単結晶シリコン等
からなる半導体基板(1)上にたとえば酸化シリコンか
らなるゲート酸化膜(2)、ポリサイド膜(5)の下層
に相当し、n型不純物をドープした多結晶シリコン層(
3)、ポリサイド膜(5)の上層に相当するタングステ
ン・シリサイド層(4)を順次積層した後、上記タング
ステン・シリサイド層の表面に、上記ポリサイド膜(5
)のエツチング用マスクとしてフォトレジスト・パター
ン(6)を選択的に形成した。
からなる半導体基板(1)上にたとえば酸化シリコンか
らなるゲート酸化膜(2)、ポリサイド膜(5)の下層
に相当し、n型不純物をドープした多結晶シリコン層(
3)、ポリサイド膜(5)の上層に相当するタングステ
ン・シリサイド層(4)を順次積層した後、上記タング
ステン・シリサイド層の表面に、上記ポリサイド膜(5
)のエツチング用マスクとしてフォトレジスト・パター
ン(6)を選択的に形成した。
次に、被エツチング基板(ウェハ)を0°C以下に温度
制御できる冷却機構を備えてなる高周波バイアス印加型
ECRプラズマ・エツチング装置に上述の基体をセット
し、液体窒素を使用して被エツチング基板を約−100
℃に冷却した。この場合の冷却機構としては、ウェハ設
置電極に冷媒循環用の配管系やペルチェ素子等を内蔵さ
せたもの、あるいはウェハ設置電極の一部が冷媒を満た
した容器中に浸漬されるもの等、あらゆる形式のものが
使用できる。
制御できる冷却機構を備えてなる高周波バイアス印加型
ECRプラズマ・エツチング装置に上述の基体をセット
し、液体窒素を使用して被エツチング基板を約−100
℃に冷却した。この場合の冷却機構としては、ウェハ設
置電極に冷媒循環用の配管系やペルチェ素子等を内蔵さ
せたもの、あるいはウェハ設置電極の一部が冷媒を満た
した容器中に浸漬されるもの等、あらゆる形式のものが
使用できる。
ここで、StF*流量35 SCCM、 HB r流量
15SCCM、 ガス圧1.3 P a (=10 m
Torr)、 vイクロ波電力850W、高周波バイア
ス・パワー30W(2MHz)、エツチング中の基板温
度−50℃の条件で終点付近までエツチングを行った。
15SCCM、 ガス圧1.3 P a (=10 m
Torr)、 vイクロ波電力850W、高周波バイア
ス・パワー30W(2MHz)、エツチング中の基板温
度−50℃の条件で終点付近までエツチングを行った。
この条件により、ラジカル反応を主体とするエツチング
反応が速やかに進行し、第1図(B)に示されるように
、少なくともタングステン・シリサイド・パターン(4
a)および多結晶シリコン・パターン(3a)の側壁部
に側壁保護膜(7)が形成されながら、パターン幅0.
35μmのゲート電極(5a)が良好な異方性形状をも
って形成された。上記側壁保護膜(7)は、フォトレジ
スト・パターン(6)がBrによりスパッタリングされ
て生成したポリマー、およびポリサイド膜(5)から供
給されたSiがBrと反応して生成した5iBr、、お
よびS s F *の解離により生じたS等が混在して
低温下で堆積されてなるものである。
反応が速やかに進行し、第1図(B)に示されるように
、少なくともタングステン・シリサイド・パターン(4
a)および多結晶シリコン・パターン(3a)の側壁部
に側壁保護膜(7)が形成されながら、パターン幅0.
35μmのゲート電極(5a)が良好な異方性形状をも
って形成された。上記側壁保護膜(7)は、フォトレジ
スト・パターン(6)がBrによりスパッタリングされ
て生成したポリマー、およびポリサイド膜(5)から供
給されたSiがBrと反応して生成した5iBr、、お
よびS s F *の解離により生じたS等が混在して
低温下で堆積されてなるものである。
次に、このままの条件でオーバーエツチングを行い、図
示されない領域に残存する多結晶シリコン層(3)を除
去した。この過程では、S iB r mの十分な堆積
が期待できないため、従来の技術ならば多結晶シリコン
・パターン(3a)に直ちに第2図(B)に示されるよ
うなアンダカットが生ずるところであるが、本実施例で
はS、F、の解離により生成するSが堆積することによ
り、第1図(B)に示されるような良好な異方性形状が
維持された。
示されない領域に残存する多結晶シリコン層(3)を除
去した。この過程では、S iB r mの十分な堆積
が期待できないため、従来の技術ならば多結晶シリコン
・パターン(3a)に直ちに第2図(B)に示されるよ
うなアンダカットが生ずるところであるが、本実施例で
はS、F、の解離により生成するSが堆積することによ
り、第1図(B)に示されるような良好な異方性形状が
維持された。
なお、上記のエツチング条件は、以下の点においても従
来のSF、/HBr系によるエツチングより有利である
。まず、本発明ではSの堆積か期待できる分だけエッチ
ング・ガス中に占めるHBrの割合を従来よりも低減す
ることかできるので、プロセスを安定化かつ高速化でき
る。また、このことによりフォトレジスト・パターン(
6)の側壁部への5iBr、の付着も低減させることか
できるので、パーティクル汚染を防止することができる
。さらに、従来よりも低バイアス下で異方性加工が可能
となり、エツチング・ダメージの減少や対下地選択性の
向上を図ることができる。なお、側壁保護膜(7)の一
部を構成するSは、エツチング終了後に基体を常温に戻
すことにより、昇華除去することができる。
来のSF、/HBr系によるエツチングより有利である
。まず、本発明ではSの堆積か期待できる分だけエッチ
ング・ガス中に占めるHBrの割合を従来よりも低減す
ることかできるので、プロセスを安定化かつ高速化でき
る。また、このことによりフォトレジスト・パターン(
6)の側壁部への5iBr、の付着も低減させることか
できるので、パーティクル汚染を防止することができる
。さらに、従来よりも低バイアス下で異方性加工が可能
となり、エツチング・ダメージの減少や対下地選択性の
向上を図ることができる。なお、側壁保護膜(7)の一
部を構成するSは、エツチング終了後に基体を常温に戻
すことにより、昇華除去することができる。
ところで、本発明は上述の実施例に何ら限定されるもの
ではなく、たとえば上述のエッチング・ガスにN、や○
、を適宜添加し、これらのガスとSiとの反応生成物を
側壁保護膜の構成成分に加えて側壁保護効果を増強した
り、エツチング速度の制御を行っても良い。また、スパ
ッタリング効果、希釈効果および冷却効果を期待する意
味でAr、He等の希ガスを適宜混合しても良い。
ではなく、たとえば上述のエッチング・ガスにN、や○
、を適宜添加し、これらのガスとSiとの反応生成物を
側壁保護膜の構成成分に加えて側壁保護効果を増強した
り、エツチング速度の制御を行っても良い。また、スパ
ッタリング効果、希釈効果および冷却効果を期待する意
味でAr、He等の希ガスを適宜混合しても良い。
また、上述の例ではポリサイド膜(5)の上層を構成す
る高融点金属シリサイドとしてタングステン・シリサイ
ドを使用したが、これ以外にモリブデン、チタン、タン
タル等を含む他の高融点金属シリサイドを使用しても良
い。
る高融点金属シリサイドとしてタングステン・シリサイ
ドを使用したが、これ以外にモリブデン、チタン、タン
タル等を含む他の高融点金属シリサイドを使用しても良
い。
実施例2
本実施例は、本発明の第2の発明を適用してポリサイド
・ゲート電極を形成した例である。参照図面は前述の第
1図(A)および第1図(B)である。
・ゲート電極を形成した例である。参照図面は前述の第
1図(A)および第1図(B)である。
まず、第1図(A)に示される基体を高周波バイアス印
加型ECRプラズマ・エツチング装置にセットし、SF
、流量30 SCCM、 HB r流量20SCCM、
ガス圧1.3 P a (=10 mTorr)、 ?
イクロ波電力ssow、高周波バイアス・パワー50W
(2MHz)、エツチング中の基板温度−50°Cの条
件で終点付近まで第1のエツチングを行った。この条件
により、第1図(B)に示されるように、少なくともタ
ングステン・シリサイド・パターン(4a)および多結
晶シリコン・パターン(3a)の側壁部に側壁保護膜(
7)が形成されながら、パターン幅0.35μmのゲー
ト電極(5a)が良好な異方性形状をもって形成された
。
加型ECRプラズマ・エツチング装置にセットし、SF
、流量30 SCCM、 HB r流量20SCCM、
ガス圧1.3 P a (=10 mTorr)、 ?
イクロ波電力ssow、高周波バイアス・パワー50W
(2MHz)、エツチング中の基板温度−50°Cの条
件で終点付近まで第1のエツチングを行った。この条件
により、第1図(B)に示されるように、少なくともタ
ングステン・シリサイド・パターン(4a)および多結
晶シリコン・パターン(3a)の側壁部に側壁保護膜(
7)が形成されながら、パターン幅0.35μmのゲー
ト電極(5a)が良好な異方性形状をもって形成された
。
次に、オーバーエツチングを行うため、ガス供給条件を
H2S流量20 SCCM、 HB r流量30 S
CCM。
H2S流量20 SCCM、 HB r流量30 S
CCM。
に変更した他は第1のエツチングと同様の条件にて第2
のエツチングを行った。この過程ではSiB r xの
生成量が大幅に減少し、かつBr”か相対的に過剰とな
る。しかし、プラズマ中でH2Sの解離により生成した
Sがゲート電極(5a)の側壁部に堆積して側壁保護作
用を補うと共に、同じくH2Sの解離により生成したH
が過剰なりr”を捕捉することにより、アンダカットの
発生は極めて効果的に抑制された。
のエツチングを行った。この過程ではSiB r xの
生成量が大幅に減少し、かつBr”か相対的に過剰とな
る。しかし、プラズマ中でH2Sの解離により生成した
Sがゲート電極(5a)の側壁部に堆積して側壁保護作
用を補うと共に、同じくH2Sの解離により生成したH
が過剰なりr”を捕捉することにより、アンダカットの
発生は極めて効果的に抑制された。
なお、上述の例では第1のエツチングにおけるフッ素系
ガスとしてSF、を使用したが、他にもNF*、ClF
5.Ft、HF等を使用することができる。これらのフ
ッ素系ガスに対するHBrの添加量は、10〜50%程
度とすることが望ましい。
ガスとしてSF、を使用したが、他にもNF*、ClF
5.Ft、HF等を使用することができる。これらのフ
ッ素系ガスに対するHBrの添加量は、10〜50%程
度とすることが望ましい。
上記範囲よりも少ない場合には側壁保護効果が不足し、
上記範囲よりも多い場合にはエツチング速度が低下する
虞れがある。
上記範囲よりも多い場合にはエツチング速度が低下する
虞れがある。
以上の説明からも明らかなように、本発明では少なくと
もポリサイド膜のオーバーエツチング時においでSの堆
積により側壁保護効果か補われるので、多結晶シリコン
層にアンダカットか入る虞れがない。したがって本発明
は、脱フロン・プロセスによるポリサイド膜の極めて有
用なドライエツチング方法を提供し得るものである。
もポリサイド膜のオーバーエツチング時においでSの堆
積により側壁保護効果か補われるので、多結晶シリコン
層にアンダカットか入る虞れがない。したがって本発明
は、脱フロン・プロセスによるポリサイド膜の極めて有
用なドライエツチング方法を提供し得るものである。
第1図(A)および第1図(B)は本発明のドライエツ
チング方法をポリサイド・ゲート電極の形成に適用した
場合の一例をその工程順にしたがって説明する概略断面
図であり、第1図(A)はゲート酸化膜、ポリサイド膜
、フォトレジスト・パターンの形成工程、第1図(B)
はポリサイド膜のエツチング工程をそれぞれ示すもので
ある。 第2図(A)および−第2図(B)は従来のポリサイド
膜のドライエツチングにおける問題点を説明するための
概略断面図であり、第2図(A)は多結晶シリコン層か
途中までエツチングされた状態、第2図(B)はオーバ
ーエツチング時にアンダカットが生した状態をそれぞれ
示すものである。 ・・・半導体基板 ・・・ゲート酸化膜 ・・・多結晶シリコン層 ・・・多結晶シリコン・パターン ・・・タングステン・シリサイド層 ・・・タングステン・シリサイド・パターン・・・ポリ
サイド膜 ・・・ゲート電極 ・・・フォトレジスト・パターン ・・・側壁保護膜 特許出願人 ソニー株式会社 代理人 弁理士 小 池 見 間 田村榮 同 佐藤 勝 第1 図(A) 第2図(A) 第1 図(B) 第2 図(B)
チング方法をポリサイド・ゲート電極の形成に適用した
場合の一例をその工程順にしたがって説明する概略断面
図であり、第1図(A)はゲート酸化膜、ポリサイド膜
、フォトレジスト・パターンの形成工程、第1図(B)
はポリサイド膜のエツチング工程をそれぞれ示すもので
ある。 第2図(A)および−第2図(B)は従来のポリサイド
膜のドライエツチングにおける問題点を説明するための
概略断面図であり、第2図(A)は多結晶シリコン層か
途中までエツチングされた状態、第2図(B)はオーバ
ーエツチング時にアンダカットが生した状態をそれぞれ
示すものである。 ・・・半導体基板 ・・・ゲート酸化膜 ・・・多結晶シリコン層 ・・・多結晶シリコン・パターン ・・・タングステン・シリサイド層 ・・・タングステン・シリサイド・パターン・・・ポリ
サイド膜 ・・・ゲート電極 ・・・フォトレジスト・パターン ・・・側壁保護膜 特許出願人 ソニー株式会社 代理人 弁理士 小 池 見 間 田村榮 同 佐藤 勝 第1 図(A) 第2図(A) 第1 図(B) 第2 図(B)
Claims (2)
- (1)被エッチング基板を0℃以下に冷却しながらS_
2F_2、SF_2、SF_4、S_2F_1_0のう
ち少なくとも1種とHBrを含むエッチング・ガスを用
いて高融点金属シリサイド層と多結晶シリコン層とから
なるポリサイド膜のエッチングを行うことを特徴とする
ドライエッチング方法。 - (2)被エッチング基板を0℃以下に冷却しながらフッ
素系ガスとHBrを含むエッチング・ガスを用いて高融
点金属シリサイド層と多結晶シリコン層からなるポリサ
イド膜のエッチングを行う第1のエッチング工程と、 H_2SとHBrを含むエッチング・ガスを用いてオー
バーエッチングを行う第2のエッチング工程を有するこ
とを特徴とするドライエッチング方法。
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---|---|---|---|
JP2265235A JP2964605B2 (ja) | 1990-10-04 | 1990-10-04 | ドライエッチング方法 |
KR1019910017259A KR0181513B1 (ko) | 1990-10-04 | 1991-10-02 | 드라이 에칭 방법 |
US07/770,329 US5118387A (en) | 1990-10-04 | 1991-10-03 | Dry etching method |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2265235A JP2964605B2 (ja) | 1990-10-04 | 1990-10-04 | ドライエッチング方法 |
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Publication Number | Publication Date |
---|---|
JPH04142736A true JPH04142736A (ja) | 1992-05-15 |
JP2964605B2 JP2964605B2 (ja) | 1999-10-18 |
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---|---|---|---|
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---|---|
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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JP3248222B2 (ja) * | 1991-06-18 | 2002-01-21 | ソニー株式会社 | ドライエッチング方法 |
JP3198586B2 (ja) * | 1992-02-14 | 2001-08-13 | ソニー株式会社 | ドライエッチング方法 |
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US5324689A (en) * | 1993-07-28 | 1994-06-28 | Taiwan Semiconductor Manufacturing Company | Critical dimension control with a planarized underlayer |
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US5866483A (en) * | 1997-04-04 | 1999-02-02 | Applied Materials, Inc. | Method for anisotropically etching tungsten using SF6, CHF3, and N2 |
US6872322B1 (en) | 1997-11-12 | 2005-03-29 | Applied Materials, Inc. | Multiple stage process for cleaning process chambers |
US6797188B1 (en) | 1997-11-12 | 2004-09-28 | Meihua Shen | Self-cleaning process for etching silicon-containing material |
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US6322714B1 (en) | 1997-11-12 | 2001-11-27 | Applied Materials Inc. | Process for etching silicon-containing material on substrates |
TW501199B (en) | 1999-03-05 | 2002-09-01 | Applied Materials Inc | Method for enhancing etching of TiSix |
US6527968B1 (en) | 2000-03-27 | 2003-03-04 | Applied Materials Inc. | Two-stage self-cleaning silicon etch process |
US6905800B1 (en) | 2000-11-21 | 2005-06-14 | Stephen Yuen | Etching a substrate in a process zone |
US6852242B2 (en) | 2001-02-23 | 2005-02-08 | Zhi-Wen Sun | Cleaning of multicompositional etchant residues |
US8118946B2 (en) * | 2007-11-30 | 2012-02-21 | Wesley George Lau | Cleaning process residues from substrate processing chamber components |
EP2879165A1 (en) * | 2013-11-28 | 2015-06-03 | Solvay SA | Etching Process |
KR102016615B1 (ko) * | 2017-09-14 | 2019-08-30 | (주)코미코 | 내플라즈마 특성이 향상된 플라즈마 에칭 장치용 부재 및 그 제조 방법 |
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Publication number | Priority date | Publication date | Assignee | Title |
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JPS6115500A (ja) * | 1984-07-02 | 1986-01-23 | Tdk Corp | 超音波プロ−ブの製造方法 |
US4784720A (en) * | 1985-05-03 | 1988-11-15 | Texas Instruments Incorporated | Trench etch process for a single-wafer RIE dry etch reactor |
US4778563A (en) * | 1987-03-26 | 1988-10-18 | Applied Materials, Inc. | Materials and methods for etching tungsten polycides using silicide as a mask |
US4799991A (en) * | 1987-11-02 | 1989-01-24 | Motorola, Inc. | Process for preferentially etching polycrystalline silicon |
US4818334A (en) * | 1988-03-15 | 1989-04-04 | General Electric Company | Method of etching a layer including polysilicon |
US4997520A (en) * | 1988-06-10 | 1991-03-05 | Texas Instruments Incorporated | Method for etching tungsten |
US5013398A (en) * | 1990-05-29 | 1991-05-07 | Micron Technology, Inc. | Anisotropic etch method for a sandwich structure |
-
1990
- 1990-10-04 JP JP2265235A patent/JP2964605B2/ja not_active Expired - Fee Related
-
1991
- 1991-10-02 KR KR1019910017259A patent/KR0181513B1/ko not_active IP Right Cessation
- 1991-10-03 US US07/770,329 patent/US5118387A/en not_active Expired - Lifetime
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013145896A (ja) * | 2013-02-25 | 2013-07-25 | Fujitsu Semiconductor Ltd | 半導体装置の製造方法 |
Also Published As
Publication number | Publication date |
---|---|
US5118387A (en) | 1992-06-02 |
KR0181513B1 (ko) | 1999-04-15 |
JP2964605B2 (ja) | 1999-10-18 |
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Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |