JPH0414131A - 浮動小数点桁合せ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的コ （産業上の利用分野） 本発明は、浮動小数点桁合わせ回路に関するものである
。

（従来の技術） 近年、浮動小数点桁合わせ回路を搭載したＬＳＩの開発
が盛んに行なわれている。浮動小数点表示では、一般に
正負を表す符号と仮数部と指数部によって以下の様に数
が表現される。

（−１）”号Ｘ（仮数部）×２１１１′″一定款）ここ
で、仮数部の最上位を１になる様に取り、この１を省略
する方法が取られることがある。これは「けち表現」と
呼ばれ、Ｉ　ＥＥＥの３２ビット浮動小数点表記の場合
、符号１ビット、仮数部２３ビット、指数部８ビットと
して、次の様な表現となる。

（−１）”愕×（１，仮数部）×２（指ｓｔｇ伺２７）
ただし、これまては０及び０に近い数が表現されないの
で、指数部が０の時はけち表現をやめ次の様に値を表現
する。

（〜１）”Ｘ（仮数部）　ｘ　２−１２６（２）この様
に、けち表現と通常の表現か同時に用いられるため、こ
れらの間の計算には注意が必要である。

第１６図に従来の浮動小数点演算器の桁合わせ回路を示
す。これは、２つの浮動小数点表示の数ＡとＢを取り扱
うにあたって、指数部ＡＥ、ＢＥ同士の差を取り小さい
方の仮数ＡＭ又はＢＭをその分シフトさせ、仮数同士で
の演算を可能にするものである。この回路では指数部の
差ＡＥ−ＢＥ。

ＢＥ−ＡＥを減算器１．３で求め、シフター５゜７で仮
数ＢＭ、ＡＭをその差の分だけ夫々シフトさせる。そし
て、セレクタ９はＡＥ、ＢＥの小さい方を出力し、セレ
クタ１１．１３はＡＭ、ＢＥの一方のシフトされた値と
もう片方のシフトされない値を出力する。

もし、入力数が通常の表現になっていれば、この装置は
極めて高速に動作することが出来る。つまり、減算器は
普通下位のほうから結果が決まるので、シフターは減算
の最終結果を待たずにシフト動作を行なうことが出来る
のである。すなわち、減算シフトが並行して行なわれる
のである。

（発明が解決しようとする課題） しかし、前記の様に入力数が二つの表現が混在している
場合には、けち表現であるか否かの判定がなされるまで
は、すなわち、上位ビット位置に１を付加するか否かが
決定されるまでは、シフト動作を始めることが出来ず、
この判定を行なう回路の動作がボトルネックとなってい
た。

［発明の構成］ （課題を解決するための手段） 前記問題点を解決するために、本発明に従う浮動小数点
桁合わせ回路は、浮動小数点表示された第一及び第二の
数の仮数部の桁合せを行う回路であって、 前記第一の数の指数部から前記第二の数の指数部を引い
た第一の差と、前記第二の数の指数部から前記第一の数
の指数部を引いた第二の差とを出力する減算器と、 前記第二の差の分だけ前記第一の数の仮数部のシフトを
行う第一のシフト手段と、 前記第一の差の分だけ前記第二の数の仮数部のシフトを
行う第二のシフト手段と、 前記第一及び第二の数がけち表現されているか否かを検
出する表現検出手段と、 前記表現検出手段で前記第一の数かけち表現されている
ことが検出された場合、前記第二の差の分の少なくとも
一部についてシフトされた後に前記第一の数の仮数部の
最上位のビットが取るビット位置よりも１ビット上位の
位置に１を付与する手段と、 前記表現検出手段で前記第二の数がけち表現されている
ことが検出された場合、前記第一の差の分の少なくとも
一部についてシフトされた後に前記第二の数の仮数部の
最上位のビットが取るビット位置よりも１ビット上位の
位置に１を付与する手段と、 前記第一の数の仮数部とそのシフトされたビット列又は
シフトされかつ前記１が付与されたビット列を入力し、
前記第一の数の指数部よりも前記第二の数の指数部の方
が大きい場合に前者を出力し、小さい場合に後者を出力
する第一のセレクタと、 前記第二の数の仮数部とそのシフトされたビット列又は
シフトされかつ前記１が付与されたビット列を入力し、
前記第二の数の指数部よりも前記第一の数の指数部の方
が大きい場合に前者を出力し、小さい場合に後者を出力
する第二のセレクタと、 前記第一及び第二の指数部を入力し、いずれか大きい方
を出力する第三のセレクタとを具備していることを特徴
としている。

（作用） 上記構成の桁合わせ回路によれば、桁合わせをすべき仮
数部がけち表現を用いているか否かに拘わらす、シフト
動作を開始してしまう。そして、もし、けち表現を用い
ていることが判明した場合には、シフト動作のあとて仮
数部の最上位に１を付与する。

これにより、けち表現を行なっているか否かを検出を待
たずに、シフト動作を開始することが可能となった。

（実施例） 第１図に本発明の第一の実施例を示す。この浮動小数点
演算器の桁合わせ回路は、２つの浮動小数点表示の数Ａ
（指数部ＡＥ、仮数部ＡＭ）とＢ（指数部ＢＥ、仮数部
ＢＭ）を取り扱うにあたって、指数部ＡＥ、ＢＥ同士の
差を取り小さい方の仮数ＡＭ又はＢＭをその分シフトさ
せ、仮数同士の演算を可能にするものである。尚、実施
例では仮数部２３ビット、指数部８ビットとする。指数
ＡＥ、ＢＥは夫々第一の減算器１５及び第二の減算器１
７に入力され、ここでＡＭ−ＢＭとＢＭ−ＡＭが計算さ
れる。ＢＥ−ＡＥはＡＭを入力する第一のシフタ１９に
入力され、又ＡＥ−ＢＥはＢＭを入力する第二のシフタ
２１に入力され、ここでＡ、Ｂがけち表現であるか否か
に拘わらずＯ拡張のシフトが行なわれる。けち表現が行
なわれている場合は仮数部の上位に１を加える必要があ
るが、これは次の様に行なわれる。即ち、第２図の右側
に示した様に、仮数部Ａ（ａｌ、Ａ２．Ａ３・・・）の
上位にＯを付は加え、ｎビットシフト動作（図で３ビッ
ト）を行ない、それと並行してｎ十１ビット目のみが１
であるビット列（以下加算数という）を生成して、これ
をシフト結果に加えるのである。

これを、従来の場合について説明すれば、第２図の左側
の様に行なっていた。つまり、Ａがけち表現であるか否
かの判定を待って、もしけち表現てあれば１を加えた上
で、又はもしけち表現を行なっていなければそのままで
、シフト動作を行なうのである。すなわち、シフト動作
の開始が遅れることになる。

第１図の実施例では、指数部がゼロであるかとうかによ
ってけち表現であるか否かを検出するけち表現検出回路
２３．２４と減算器１５．１７とに夫々接続して前記加
算数を生成するデコーダ２５．２７が設けられている。

このデコーダ２５からの出力は、ビット０Ｒ２９，３１
で、シフト結果と加算され、セレクタ３３．３５へ送ら
れる。

セレクタ３３は、ＡＥ−ＢＥ＜Ｑの場合にはシフトされ
たビット列を仮数部として出力し、ＡＥＢＥ＞０の場合
にはシフトされる前の元の仮数をそのまま出力する。又
、セレクタ３３は、ＡＥ−ＢＥ＞０の場合にはシフトさ
れたビット列を仮数部として出力し、ＡＥ−ＢＥ＜Ｑの
場合にはシフトされる前の元の仮数をそのまま出力する
。セレクタ３７は二つの指数を入力し、大きい方を出力
する。つまり、図では省略したが、減算器１５の出力の
符号を表す信号が、各セレクタへ供給され、これに基づ
いて出力の選択がなされる。

デコーダ２５．２７の回路図を第３図に示す。

減算器１５または１７からの出力の下位５ビットの信号
がＳＯ〜Ｓ４の端子へ人力する。ＳＯ〜Ｓ４の各端子に
はＮＯＲゲートが接続され反転信号と共に全部で１０本
の信号線が形成されている。

又、加算数Ａ２３〜Ａｏの出力を持つ２４個のＮＯＲゲ
ートか設けられ、ここへＳＯ〜Ｓ４信号又はその反転信
号のいずれかの出力線がビット毎に接続されている。こ
の接続は、人力信号５Ｏ−５４で表わされる数に対応し
てＡ２３〜Ａｏの一つの端子のみが１となり、他の端子
は０を出力する様になっている。一方けち表現検出回路
２３または２５からは、けち表現か為されているときは
０か、為されていないときは１が夫々端子Ｃへ出力され
る。この端子Ｃは全てのＮＯＲゲートに接続されており
、ＳＯ〜Ｓ４の値のいかんに拘わらず、Ｃが１の時はＡ
２３〜Ａｏの全てが０になる。従って、けち表現がなさ
れている時のみ、加算数Ａ２．〜Ａｏ１即ちシフト後に
省略された上位の１ビットに１を付与する加算数信号が
得られる。

ビットＯＲ回路２９の回路図を第４図に示す。

これは２４個のＯＲ回路からなり、シフター１９又は２
１からの出力１２３〜■ｏと加算数Ａ２３〜Ａｏとの、
ビット毎の論理積が取られ、けち表現がなされている場
合又はけち表現かなされていない場合のシフト後の加算
数信号０□、〜Ｏｏが出力される。

第５図に第２実施例を示す。この図では、デコーダ３９
．４１はけち表現検出回路２３．２４からの出力は受け
ず、代わりにビットＯＲ回路４３゜４５がけち表現検出
回路２３と接続されている。

デコーダ３９．４１の回路図は、第６図に示されている
。これは第３図の回路とは信号線Ｃが用いられていない
点とＮＯＲゲートの代わりにＡＮＤゲートか用いられて
いる点を除いて同じ構成になっている。つまり、けち表
現であるか否かに拘わらず加算数が出力される。もし、
けち表現でなければ、ピッ）ＯＲ回路４３．４５で必要
な処理が試されるのである。ビットＯＲ回路３９ては、
第７図に示されている様に、けち表現であるか否かを示
す信号Ｃの否定信号と加算数Ａ２３〜Ａｏとの論理和が
夫々のビット毎に形成され、これとシフト後の信号１２
３〜１．との論理積がビット毎に形成され正しい仮数信
号０２３〜Ｏｏとして出力される。

第８図に第３実施例を示す。この実施例では、第１図に
示した実施例の２つのシフターの上位部分を共通にして
いる。一般にシフターというのは、シフタ量を表す２進
法数の各ビット毎にシフターが設けられこれらを直列に
接続した構成になっている。例えば、５ビットのシフト
量を扱う場合、１ビットシフター　２ビットシフター　
４ビットシフター　８ビットシフター及び１６ビットシ
フターが直列に接続されており、各シフターにシフト量
の対応するビット信号が与えられる。この場合、シフト
量が多い程配線が複雑になり、実質的なハードウェアが
増大する。従って、第８図の様な構成は、上位のシフタ
ーを共通にしている為、ハードウェアコストという点て
大変有利となる。

この例では、１ビットシフターと２ビットシフターから
なる下位シフター４７．４９を減算器１５．１７の下位
（１ビット目と２ビット目）の出力線に夫々接続し、減
算とシフトを並列に行う。

この下位シフターのいずれか一方の出力をセレクタ５１
を介して上位シフター５３に転送する。この上位シフタ
ー５３は４ビットシフター　８ビットシフター及び１６
ビットシフターからなり、セレクタ５５を介して減算器
１５．１７のいずれかの上位（４ビット、８ビット及び
１６ビット目）の出力が与えられ、ここで必要なシフト
動作が完了する。

一方、けち表現検出回路２３．２５は、第１図のものと
同一で、そのいずれかの出力がセレクタ６１て選択され
る。又、セレクタ５５は、減算器１５．１７の下位出力
の選択を行うセレクタ５７と共に、デコーダ２７に必要
なシフト量の情報を与え、ここで加算数の形成が行われ
る。このデコーダ２７は第３図に示したものと同一構成
を有し、セレクタ６１の出力を端子Ｃに受け、適宜加算
数をビット０Ｒ２９に出力する。このビット０Ｒ２９も
第４図に示したものと同一である。又、セレクタ３３，
３５．３７も、第１図のものと同一なので、その説明を
省略する。

第９図の第４実施例の第３実施例に対する関係は、第２
実施例の第１実施例に対する関係と同じで詳しい説明は
省略する。即ち、デコーダ３９とビット０Ｒ４３は、夫
々第６図、第７図に示した構成を有し、セレクタ６１の
出力はビット０Ｒ４３に対して与えられる。

第１０図に第５実施例を示す。ここでは、下位シフター
４７．４９の出力に対して、デコーダ６３．６５及びビ
ット０Ｒ６７，６９を用いて、けち表現の場合に上位の
１の付与を行う。これらデコーダ６３．６５とビット０
Ｒ６７，６９の機能及び構成は、シフト量が少ないだけ
で、先の実施例のものと同様である。夫々第１１図、第
１２図に夫々の具体例を掲げ、説明は省略する。

第１３図の第６実施例の第５実施例に対する関係は、第
２実施例の第１実施例に対する関係と同しであり詳しい
説明は省略する。即ち、デコーダ３９．４１とビット０
Ｒ４３４５は、夫々第６図、第７図に示した構成を有し
、けち表現検８回路の出力はビット０Ｒ４３，４５に対
して与えられる。

これまでの説明で、各実施例で説明を省いた要素は先行
する実施例の対応する要素と同し機能を持っている。例
えば、各セレクタはすべて減算器１５の出力信号の符号
を受け、それか正の場合は指数部ＡＥ、シフト前のＡＭ
、シフトされたＢＭを出力し、それが負の場合は指数部
ＢＥ、シフト前のＢＭ、シフトされたＡＭを出力するも
のである。

以上好ましい実施例について説明したが、本発明の趣旨
を変えない限り多くの変形例か考えられる。例えば、こ
れまでの説明では、シフト動作は上位に０を付与するＯ
拡張を行っていたが、デコーダ及びビットＯＲとして第
１４図及び第１５図の様な回路を用いることにより、こ
れを省略することも出来る。又、デコーダ、ビットＯＲ
の回路構成は、ここに掲げたちの以外にも多くの種類が
あり、それらも利用可能である。尚、以上の説明は負論
理を用いても同様に行われることは言うまでもない。

［発明の効果］ 本発明によれば、けち表現であるか否かの決定を待たず
に、減算器から出力される指数部の差に基づいて直ちに
シフト動作を開始することが出来、動作速度が大幅に改
善される。又、けち表現検出回路が桁合わせの実行に際
して、ボトルネックとならないので、この回路の設計に
ゆとりを持たせることが出来る。

【図面の簡単な説明】

第１図は、本発明による浮動小数点桁合わせ回路の第一
の実施例を示すブロック図である。 第２図は、本発明によるけち表現された数のシフト方法
を従来例との比較において示した説明図である。 第３図は、第１図に示された桁合わせ回路に用いられる
デコーダの回路図である。 第４図は、第１図に示された桁合わせ回路に用いられる
ビットＯＲの回路図である。 第５図は、本発明による浮動小数点桁合わせ回路の第二
の実施例を示すブロック図である。 第６図は、第５図に示された桁合わせ回路に用いられる
デコーダの回路図である。 第７図は、第５図に示された桁合わせ回路に用いられる
ビットＯＲの回路図である。 第８図は、本発明による浮動小数点桁合わせ回路の第三
の実施例を示すブロック図である。 第９図は、本発明による浮動小数点桁合わせ回路の第四
の実施例を示すブロック図である。 第１０図は、本発明による浮動小数点桁合わせ回路の第
五の実施例を示すブロック図である。 第１１図は、第１０図に示された桁合わせ回路に用いら
れるデコーダの回路図である。 第１２図は、第１０図に示された桁合わせ回路に用いら
れるビットＯＲの回路図である。 第１３図は、本発明による浮動小数点桁合わせ回路の第
六の実施例を示すブロック図である。 第１４図は、本発明による桁合わせ回路に用いられるデ
コーダの変形例を示す回路図である。 第１５図は、本発明による桁合わせ回路に用いられるビ
ットＯＲの変形例を示す回路図である。 第１６図は、従来の浮動小数点演算器の桁合わせ回路を
示すブロック図である。 １５．１７・・・減算器 １９．２１・・シフタ ２３．２４・・・表現検出回路 ２５．２７・・・デコーダ ２９．３１・・・ビット０Ｒ ３３，３５，３７・・・セレクタ

Claims (1)

1. 【特許請求の範囲】 １、浮動小数点表示された第一及び第二の数の仮数部の
   桁合せを行う回路であって、 前記第一の数の指数部から前記第二の数の指数部を引い
   た第一の差と、前記第二の数の指数部から前記第一の数
   の指数部を引いた第二の差とを出力する減算器と、 前記第二の差の分だけ前記第一の数の仮数部のシフトを
   行う第一のシフト手段と、 前記第一の差の分だけ前記第二の数の仮数部のシフトを
   行う第二のシフト手段と、 前記第一及び第二の数がけち表現されているか否かを検
   出する表現検出手段と、 前記表現検出手段で前記第一の数がけち表現されている
   ことが検出された場合、前記第二の差の分の少なくとも
   一部についてシフトされた後に前記第一の数の仮数部の
   最上位のビットが取るビット位置よりも１ビット上位の
   位置に１を付与する手段と、 前記表現検出手段で前記第二の数がけち表現されている
   ことが検出された場合、前記第一の差の分の少なくとも
   一部についてシフトされた後に前記第二の数の仮数部の
   最上位のビットが取るビット位置よりも１ビット上位の
   位置に１を付与する手段と、 前記第一の数の仮数部とそのシフトされたビット列又は
   シフトされかつ前記１が付与されたビット列を入力し、
   前記第一の数の指数部よりも前記第二の数の指数部の方
   が大きい場合に前者を出力し、小さい場合に後者を出力
   する第一のセレクタと、 前記第二の数の仮数部とそのシフトされたビット列又は
   シフトされかつ前記１が付与されたビット列を入力し、
   前記第二の数の指数部よりも前記第一の数の指数部の方
   が大きい場合に、前者を出力し、小さい場合に後者を出
   力する第二のセレクタ前記第一及び第二の指数部を入力
   し、いずれか大きい方を出力する第三のセレクタとから
   なる浮動小数点桁合せ回路。 ２、浮動小数点表示された第一及び第二の数の仮数部の
   桁合せを行う回路であって、 前記第一の数の指数部から前記第二の数の指数部を引い
   た第一の差と、前記第二の数の指数部から前記第一の数
   の指数部を引いた第二の差とを出力する減算器と、 前記第二の差の分だけ前記第一の数の仮数部のシフトを
   行う第一のシフターと、 前記第一の差の分だけ前記第二の数の仮数部のシフトを
   行う第二のシフターと、 前記第二の差を入力し、前記第一の数の仮数部の最上位
   のビットが前記第一のシフターでシフトされた後に取る
   ビット位置よりも１ビット上位の位置のみが１である第
   一のビット列を生成する第一のデコーダと、 前記第一の差を入力し、前記第二の数の仮数部された後
   に取るビット位置よりも１ビット上位の位置のみが１で
   ある第二のビット列を生成する第二のデコーダと、 前記第一のシフターの出力に前記第一のビット列との論
   理和を取る第一のＯＲ回路と、 前記第二のシフターの出力に前記第二のビット列との論
   理和を取る第二のＯＲ回路と、 前記第一の数がけち表現されているか否かを検出し、け
   ち表現されている場合には前記第一のＯＲ回路に於いて
   前記第一のビット列の論理和が行われない様にする第一
   の回路構成と、 前記第二の数がけち表現されているか否かを検出し、け
   ち表現されている場合には前記第二のＯＲ回路に於いて
   前記第二のビット列の論理和が行われない様にする第二
   の回路構成と、 前記第一の数の仮数部と前記第一のＯＲ回路の出力を入
   力し、前記第一の数の指数部よりも前記第二の数の指数
   部の方が大きい場合に前者を出力し、小さい場合に後者
   を出力する第一のセレクタと、 前記第二の数の仮数部と前記第二のＯＲ回路の出力を入
   力し、前記第二の数の指数部よりも前記第一の数の指数
   部の方が大きい場合に前者を出力し、小さい場合に後者
   を出力する第二のセレクタと、 前記第一及び第二の数の指数部を入力し、いずれか大き
   い方を出力する第三のセレクタとからなる浮動小数点桁
   合せ回路。