JPH0414028A - Camera system and photographic lens - Google Patents
Camera system and photographic lensInfo
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Links
- 238000012546 transfer Methods 0.000 claims abstract description 30
- 230000006870 function Effects 0.000 claims description 31
- 238000001514 detection method Methods 0.000 claims description 6
- 238000004891 communication Methods 0.000 abstract description 94
- 239000000872 buffer Substances 0.000 description 63
- 238000000034 method Methods 0.000 description 34
- 230000008569 process Effects 0.000 description 34
- 238000012545 processing Methods 0.000 description 23
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 18
- 230000007246 mechanism Effects 0.000 description 16
- 230000005540 biological transmission Effects 0.000 description 11
- 238000010586 diagram Methods 0.000 description 9
- 239000013256 coordination polymer Substances 0.000 description 6
- 230000011514 reflex Effects 0.000 description 6
- 244000144992 flock Species 0.000 description 5
- 238000005375 photometry Methods 0.000 description 5
- 238000012360 testing method Methods 0.000 description 5
- 101100129500 Caenorhabditis elegans max-2 gene Proteins 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 4
- 208000035795 Hypocalcemic vitamin D-dependent rickets Diseases 0.000 description 3
- 230000008859 change Effects 0.000 description 3
- 238000012937 correction Methods 0.000 description 3
- 230000005669 field effect Effects 0.000 description 3
- 230000003287 optical effect Effects 0.000 description 3
- 230000004044 response Effects 0.000 description 3
- 208000033584 type 1 vitamin D-dependent rickets Diseases 0.000 description 3
- 102100024359 Exosome complex exonuclease RRP44 Human genes 0.000 description 2
- 101000627103 Homo sapiens Exosome complex exonuclease RRP44 Proteins 0.000 description 2
- 210000001508 eye Anatomy 0.000 description 2
- 238000005259 measurement Methods 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 230000009471 action Effects 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 210000005252 bulbus oculi Anatomy 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000004907 flux Effects 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Landscapes
- Exposure Control For Cameras (AREA)
Abstract
Description
【発明の詳細な説明】
「技術分野」
本発明は、カメラボディと撮影レンズとの間で所定デー
タの授受を行なう通信機能を備えたカメラシステムおよ
び撮影レンズに関する。DETAILED DESCRIPTION OF THE INVENTION TECHNICAL FIELD The present invention relates to a camera system and a photographic lens equipped with a communication function for exchanging predetermined data between a camera body and a photographic lens.
［従来技術およびその問題点」
近年の自動焦点装置を備えた一眼レフレックスカメラは
、自動露出機能や自動焦点機能に使用される開放Ｆ値情
報など撮影レンズ固有の一情報を、電気的信号として撮
影レンズからカメラボディの制御手段（ＣＰＵ）に送っ
ている。[Prior art and its problems] In recent years, single-lens reflex cameras equipped with autofocus devices have been able to convert information specific to the photographic lens, such as aperture F-number information used for autoexposure and autofocus functions, as electrical signals. It is sent from the photographic lens to the control means (CPU) of the camera body.
そこで従来の撮影レンズには、所定の撮影ブタをカメラ
ボディに送るために、その撮影レンズに固有の情報をメ
モリしたレンズＲＯＭが搭載されている。この従来の撮
影レンズおよびカメラボディには、マウントした際に情
報の授受を行なうための電気接点が、撮影レンズおよび
カメラボディの双方のマウントに設けられている。Therefore, conventional photographic lenses are equipped with a lens ROM that stores information specific to the photographic lens in order to send a predetermined image to the camera body. In this conventional photographic lens and camera body, electrical contacts for exchanging information when mounted are provided on the mounts of both the photographic lens and the camera body.
そして、ボディＣＰＵは、これらの電気接点を介してレ
ンズＲＯＭとの間で通信を行ない、レンズＲＯＭにメモ
リされたデータをすべて読出していた。この読出しは、
カメラボディから出力されるクロックパルスに同期して
行なわれる。つまり、ボディＣＰＵからレンズＲＯＭに
、クロックパルスおよび必要なアドレス信号を送り、こ
のアドレス信号に基づ（所定のデータを、レンズＲＯＭ
からボディＣＰＵに上記クロックパルスに同期して出力
させる構成であった。以下、上記カメラボディと撮影レ
ンズ間の情報授受を旧−通信という。The body CPU communicates with the lens ROM via these electrical contacts and reads out all data stored in the lens ROM. This readout is
This is done in synchronization with the clock pulse output from the camera body. In other words, a clock pulse and a necessary address signal are sent from the body CPU to the lens ROM, and based on this address signal (predetermined data is sent to the lens ROM).
The configuration was such that the clock pulses were output from the body CPU in synchronization with the clock pulses. Hereinafter, the information exchange between the camera body and the photographic lens will be referred to as old communication.
しかしながら、撮影レンズにＡＰ（自動焦点調節）モー
タ、ＰＺ（パワーズーム）モータを搭載した一眼レフカ
メラにおいて、これらのモータの制御をすべてボディＣ
ＰＵに行なわせる構成にすると、ボディＣＰＵの処理負
担が大きくとなりすぎる。特に−眼レフレックスカメラ
は、−台のカメラボディに対して多種類の撮影レンズが
装着されるので、ボディＣＰＵは、レンズ毎に異なるパ
ラメータをレンズＲＯＭから読み込んで、所定の演算を
実行して撮影レンズを制御しなければならなくなり、迅
速な処理が困難になる。However, in single-lens reflex cameras equipped with an AP (automatic focus adjustment) motor and a PZ (power zoom) motor in the photographic lens, all control of these motors is performed by the body C.
If the configuration is such that the PU performs the processing, the processing load on the body CPU becomes too large. In particular, in an eye reflex camera, many types of photographic lenses are attached to the camera body, so the body CPU reads different parameters for each lens from the lens ROM and executes predetermined calculations. The photographic lens must be controlled, making quick processing difficult.
さらに、−眼レフレックスカメラは、旧カメラボディ、
旧撮影レンズ、新カメラボディおよび新撮影レンズ等の
間で、相互に互換性を有することがが望まれている。Furthermore, the -eye reflex camera has an old camera body,
It is desired that old photographic lenses, new camera bodies, new photographic lenses, etc. be compatible with each other.
「発明の目的」
本発明は、上記従来の問題点に鑑みてなされたもので、
カメラボディからの要求により、入出力手段を介して特
定の初期値データおよび〆寅算データを転送し、これら
の特定データ群の転送が終了すると、上記入出力手段を
介さずに、撮影レンズとカメラボディとの間でデータ通
信可能なカメラシステムおよび撮影レンズを提供するこ
とを目的とする。さらに本発明（」、従来のカメラボデ
ィ、撮影レンズとの間において互換性を備えることを目
的とする。"Object of the Invention" The present invention has been made in view of the above-mentioned conventional problems.
In response to a request from the camera body, specific initial value data and final calculation data are transferred via the input/output means, and when the transfer of these specific data groups is completed, the data is transferred to the photographic lens without going through the input/output means. The purpose of the present invention is to provide a camera system and a photographic lens that are capable of data communication with a camera body. Furthermore, it is an object of the present invention to provide compatibility with conventional camera bodies and photographic lenses.
「発明の概要」
この目的を達成するために本発明は、上記撮影レンズは
、所定のレンズデータを算出する演算機能、およびカメ
ラボディとの間でデータの授受を行なう入出力機能を備
えたレンズ制御手段：少な（とも撮影レンズ固有の初期
値データを形成する初期値データ形成手段；クロックパ
ルスを出力するクロック手段；上記初期値データおよび
上記レンズ制御手段で演算された特定の演算データがロ
ードされるメモリ手段を有し、該メモリ手段にロードさ
れたデータを、上記クロック手段またはカメラボディ側
に備えられたクロック手、段から出力されるクロックパ
ルスによりカメラボディに転送する入出力手段：上記ク
ロック手段、またはカメラボディ側に備えられたクロッ
ク手段から出力されるクロックパルスにより上記初期値
データおよび上記特定の演算データを上記入出力手段の
メモリ手段にロードするロード手段；上記入出力手段の
メモリにロードされた上記初期値データおよび特定演算
データの転送が終了したことを検出する転送終了検出手
段；上記転送終了検出手段が転送終了を検出したときに
、上記レンズ制御手段とカメラボディとを上記メモリ手
段を介さないでデータ授受可能に接続する切換え手段：
を備え、カメラボディは、上記メモリ手段を介してまた
は介さないで上記レンズ制御手段とデータの授受を行な
うボディ制御手段を備えたこと、に特徴を有する。"Summary of the Invention" In order to achieve this object, the present invention provides that the above-mentioned photographic lens is a lens equipped with an arithmetic function for calculating predetermined lens data and an input/output function for exchanging data with a camera body. Control means: Initial value data forming means for forming initial value data specific to the photographing lens; Clock means for outputting clock pulses; The above initial value data and specific calculation data calculated by the above lens control means are loaded. input/output means for transmitting data loaded into the memory means to the camera body by clock pulses output from the clock means or the clock means or stage provided on the camera body side: the clock; Loading means for loading the initial value data and the specific calculation data into the memory means of the input/output means using clock pulses output from the clock means or the clock means provided on the camera body side; A transfer end detection means detects that the transfer of the loaded initial value data and specific calculation data is completed; when the transfer end detection means detects the end of the transfer, the lens control means and the camera body are transferred to the memory. Switching means that allows data to be exchanged without using any other means:
The camera body is characterized in that it includes body control means for exchanging data with the lens control means through or without the memory means.
この構成によれば、撮影レンズの初期データは、入出力
手段のメモリを介して従来同様にボディ制御手段に転送
され、さらにその後は、レンズ制御手段とボディ制御手
段とが上記メモリ手段を介さないで直接データ授受可能
に接締されるので、短時間でのデータ授受が可能となる
。According to this configuration, the initial data of the photographic lens is transferred to the body control means via the memory of the input/output means as in the conventional case, and thereafter, the lens control means and the body control means are transferred without going through the memory means. Since they are connected to each other so that data can be directly exchanged, data can be exchanged in a short time.
さらに、撮影レンズに演算機能を備えたレンズ制御手段
を搭載したので、従来カメラボディ側で演算していたも
の、あるいはカメラボディ側で演算できなかったものも
撮影レンズ側で演算することが可能になる。Furthermore, since the photographic lens is equipped with a lens control means with calculation functions, it is now possible to calculate on the photographic lens side things that were conventionally calculated on the camera body side, or things that could not be calculated on the camera body side. Become.
また、この撮影レンズによれば、カメラボディが旧通信
可能なタイプであれば、入出力手段を介して、旧通信に
より初期値データおよび特定演算データをカメラボディ
側に転送することができる。Further, according to this photographic lens, if the camera body is of a type capable of old communication, initial value data and specific calculation data can be transferred to the camera body side by old communication via the input/output means.
「発明の実施例」 以下図示実施例に基づいて本発明を説明する。“Embodiments of the invention” The present invention will be explained below based on illustrated embodiments.
第１図は、本発明のカメラシステムを適用した眼レフカ
メラのカメラボディおよび撮影レンズ全体の構成の一実
施例を示した図である。FIG. 1 is a diagram showing an example of the overall configuration of the camera body and photographic lens of an eye reflex camera to which the camera system of the present invention is applied.
カメラボディ１は、ボディ制御手段としてメインＣＰＵ
ｌ０および表示用ＣＰＬＩＩＩとを備えている。メイン
ＣＰＵｌ０け、カメラシステム全体を統括的に制御する
とともに、撮影に必要な各種のデータを所定の演算式に
基づいて演算処理する機能を備えている。表示用ＣＰＵ
ＩＩは、スイッチ部材による情報の入力および撮影レン
ズ２との間で情報の授受を行なうインターフェースとじ
ての機能、および撮影情報に関する表示を制御する機能
を有する。The camera body 1 uses a main CPU as a body control means.
10 and CPLIII for display. The main CPU 10 has the function of controlling the entire camera system in an integrated manner and processing various data necessary for photographing based on predetermined calculation formulas. Display CPU
II has a function as an interface for inputting information through a switch member and exchanging information with the photographic lens 2, and a function for controlling display regarding photographic information.
表示用ＣＰＵＩＩには、各種の撮影情報を表示するＬＣ
Ｄパネル１２、フィルムのパトローネの表面に設けられ
たＤＸコードの中から、少なくともフィルムのＩＳＯ感
度情報を読み込むＤＸＸトド力回路１３が接続されてい
る。また、メインＣＰＵ １０には、撮影レンズ２を介
して入射する光束を受光して、その強度に応じたアナロ
グ信号を出力する受光素子］４が、Ａ／Ｄ回路］５を介
して接続されている。The display CPU II has an LC that displays various shooting information.
A D panel 12 is connected to a DXX power circuit 13 that reads at least the ISO sensitivity information of the film from the DX code provided on the surface of the film cartridge. Further, a light receiving element 4 which receives the light beam incident through the photographing lens 2 and outputs an analog signal according to its intensity is connected to the main CPU 10 via an A/D circuit 5. There is.
さらにメインＣＰＵｌ０には、入力された各種の撮影情
報に基づいてシャッターおよび絞り等（図示せず）を駆
動制御する露出制御回路１６、オートフォーカス用ＣＣ
Ｄ測距センザ１７が出力する焦点情報を受けて撮影レン
ズ２の合焦状態を検出するＣＣＤ処理回路１８、撮影レ
ンズ２のフォーカシングを行なうＡＦモータ１９を駆動
するＡＦモータ制御回路２０、およびＡＦモータ１９の
回転量をパルス数として検出するＡＦバルサー２１が接
続されている。なお測距センサ１７は、撮影レンズ２を
通って入射した被写体光束を受けて所定の焦点情報信号
を出力する。Furthermore, the main CPU10 includes an exposure control circuit 16 that drives and controls the shutter, aperture, etc. (not shown) based on various input shooting information, and an autofocus CC.
A CCD processing circuit 18 receives focus information output from the D range sensor 17 and detects the focusing state of the photographic lens 2, an AF motor control circuit 20 drives the AF motor 19 that performs focusing of the photographic lens 2, and an AF motor. An AF balser 21 is connected to detect the rotation amount of 19 as a pulse number. Note that the distance measuring sensor 17 receives the subject light flux that has entered through the photographic lens 2 and outputs a predetermined focus information signal.
ＡＦモータ１９は、カメラボディ側マウントＢＭから突
出可能に設けられたカブラ１９ａと、レンズ側マウント
ＬＭに設けられたカブラ３１ａとの接続を介して、撮影
レンズ２に駆動力を伝達する。The AF motor 19 transmits a driving force to the photographic lens 2 through a connection between a cover 19a provided so as to be able to protrude from the camera body side mount BM and a cover 31a provided on the lens side mount LM.
バッテリー２２は、カメラボディ１内の各電子素子、電
子回路に電源を供給するほか、撮影レンズ２内のモータ
、電子素子、電子回路に対しても電力を供給する。The battery 22 not only supplies power to each electronic element and electronic circuit within the camera body 1, but also supplies power to the motor, electronic element, and electronic circuit within the photographic lens 2.
また、撮影レンズ２は、レンズ制御手段としてのレンズ
ＣＰＵ３０と、焦点調節用カム環の回転により焦点レン
ズ群を光軸方向に相対移臭させてフォーカシングを行な
うフォーカス機構″３１と、ズーム環（図示せず）を回
動させて、少なくとも２組の変倍レンズ群を光軸方向に
相対移動させてズーミングを行なうズーム機構３２とを
備えている。The photographic lens 2 also includes a lens CPU 30 as a lens control means, a focus mechanism ``31'' that performs focusing by relatively shifting the focusing lens group in the optical axis direction by rotating a focusing cam ring, and a zoom ring (see FIG. The zoom mechanism 32 performs zooming by rotating the lens (not shown) to relatively move at least two sets of variable magnification lens groups in the optical axis direction.
フォーカス機構３１にはカブラ３１ａが接続されている
。カブラ３１ａとカブラ１９ａとは、撮影レンズ２がカ
メラボディ１に装着されたときに連結し、ＡＦモータ１
９の回転駆動力をフォーカス機構３１に伝達する。フォ
ーカス機構３１は、この駆動力により焦点調節用カム環
を回動させて合焦動作を行なう。A lens cover 31a is connected to the focus mechanism 31. The cover 31a and the cover 19a are connected when the photographic lens 2 is attached to the camera body 1, and the AF motor 1
9 is transmitted to the focus mechanism 31. The focus mechanism 31 performs a focusing operation by rotating a focusing cam ring using this driving force.
また、図示しない係合解除手段によりカブラ３１ａ、１
９ａの係合を解除することにより、撮影者が手動により
焦点調節操作リングを回動操作して焦点調節を行なうマ
ニュアルフォーカスも可能である。In addition, the coverlets 31a and 1 are
By releasing the engagement of 9a, manual focusing is also possible in which the photographer manually rotates the focus adjustment operation ring to adjust the focus.
ズーム機構３２は、パワーズーム（ＰＺ）モータ駆動部
３３により制御駆動されるＰＺモータ３４により駆動さ
れる。ＰＺモータ駆動一部３３の動作は、パワーズーム
モードに応じてレンズＣＰＵ３０またはズームスイッチ
ＳＷＺＭ２ （第３図参照）により制御され、またマ
ニュアルズームモードにおいては撮影者の手動操作によ
り駆動される。なお、パワーズームモードとマニュアル
ズームモードとの切換えは、ズームスイッチＳＷＺＭＩ
の操作を受けたレンズＣＰＵ３０により行なわれる。The zoom mechanism 32 is driven by a PZ motor 34 that is controlled and driven by a power zoom (PZ) motor drive section 33 . The operation of the PZ motor drive section 33 is controlled by the lens CPU 30 or the zoom switch SWZM2 (see FIG. 3) depending on the power zoom mode, and is driven by the photographer's manual operation in the manual zoom mode. To switch between power zoom mode and manual zoom mode, use the zoom switch SWZMI.
This is performed by the lens CPU 30 which has received the operation.
レンズＣＰＵ３０には、情報入力手段として、ＰＺモー
タ３４の駆動量をパルス数で検出するＰＺパルサー３５
と、フォーカス機構３１により駆動された焦点調節用カ
ム環（焦点レンズ群）の位置情報（被写体距離情報）を
読取る、初期値データ形成手段の一つを構成する距離コ
ード板Ａ３６と、ズーム機構３２により駆動されたズー
ム用カム環（変倍レンズ群）の位置情報（焦点距離情報
）を読取るズームコード板３７と、ズーム操作スイッチ
ＳＷＺＭ２の操作によるパワーズームの方向およびズー
ムスピードに関する情報を入力するズーム操作コード板
３８が接続されている。なお、ズームコード板３７は、
撮影レンズが単焦点マクロレンズのときには、距離コー
ド板Ａ３６に代えて、撮影距離データ入力手段として利
用される。The lens CPU 30 includes a PZ pulser 35 that detects the drive amount of the PZ motor 34 by the number of pulses as an information input means.
, a distance code plate A36 constituting one of the initial value data forming means for reading the position information (subject distance information) of the focus adjustment cam ring (focus lens group) driven by the focus mechanism 31, and the zoom mechanism 32. A zoom code board 37 that reads the position information (focal length information) of the zoom cam ring (variable lens group) driven by the zoom code board 37, and a zoom code plate 37 that inputs information regarding the power zoom direction and zoom speed by operating the zoom operation switch SWZM2. An operation code board 38 is connected. In addition, the zoom code board 37 is
When the photographic lens is a single focus macro lens, it is used as photographic distance data input means in place of the distance code plate A36.
さらにレンズＣＰＵ３０には、この撮影レンズ２がズー
ムレンズ、単焦点レンズ、単焦点マクロレンズであるか
どうかなどレンズの種別を識別するレンズ判別コード板
３９と、テレ端時におけるＫ ＶＡＬＵＥに関するデー
タを入力するＫ ＶＡＬ［ＪＥ人力部材４０が接続され
ている。なお、ｒ Ｋ ＶＡＬＵＥ Ｊとは、本実施例
では撮影レンズにより結像された像面を単位長さ移動さ
せるために必要なＡＦパルサー２１のパルス数をいうが
、これに限定されるものではない。Furthermore, the lens CPU 30 is input with a lens discrimination code plate 39 that identifies the type of lens, such as whether the photographing lens 2 is a zoom lens, a single focus lens, or a single focus macro lens, and data regarding K VALUE at the telephoto end. K VAL [JE human power member 40 is connected. In this embodiment, r K VALUE J refers to the number of pulses of the AF pulser 21 necessary to move the image plane formed by the photographing lens by a unit length, but is not limited to this. .
また、距離コード板Ａ３６およびその他のコード板は、
図示しないが、通常は、カム環等に固定されたコード板
と、固定環等に取付けられた、コード板の各コードにそ
れぞれ独立して摺接する複数の接片を備えたブラシとに
よって構成されている。そして、ブラシの各接片が接触
するコード（レベル）の組み合わせによって、カム環等
の位置を複数ビット情報として得る構成が一般的である
。In addition, distance code plate A36 and other code plates are
Although not shown, it usually consists of a code plate fixed to a cam ring or the like, and a brush equipped with a plurality of contact pieces that are attached to the fixed ring or the like and independently slide into each code of the code plate. ing. It is common that the position of the cam ring etc. is obtained as multi-bit information by a combination of codes (levels) with which each contact piece of the brush comes into contact.
さらに、レンズＣＰＵ３０のデータ入出力端子には、入
出力手段としてのレンズインターフェース４１が接続さ
れている。レンズＣＰＵ３０と表示用ＣＰＵＩＩとは、
このレンズインターフェース４１を介してデータの授受
を行なう。このインターフェース４１には、マクロ時に
マクロ情報を出力する、初期値データ形成手段の一つを
構成するマクロコード部材４２が接続されている。Further, a lens interface 41 serving as input/output means is connected to a data input/output terminal of the lens CPU 30. What is the lens CPU 30 and the display CPU II?
Data is exchanged via this lens interface 41. Connected to this interface 41 is a macro code member 42, which outputs macro information at macro time and constitutes one of the initial value data forming means.
なお、レンズＣＰＵ３０は、演算により現在の焦点距離
、被写体距離などの各種データを算出するが、演算に必
要な最低限の情報は内部ＲＯＭにメモリされている。Note that the lens CPU 30 calculates various data such as the current focal length and subject distance through calculations, and the minimum information necessary for the calculations is stored in the internal ROM.
「カメラボディの回路Ｊ
第２図には、カメラボディ１の電気系の主要構成をブロ
ックで示しである。Camera Body Circuit J FIG. 2 shows the main configuration of the electrical system of the camera body 1 in blocks.
表示用ＣＰＵＩ １のＶＤＤＩ端子には、バッテリー２
２の電圧が、レギュレータ２３によ゛り変圧され、スー
パーキャパシタ２４によるバックアップを受けて供給さ
れている。表示用ＣＰＵＩ １は、このＶＤＤＩ端子に
入力された定電圧により常時動作している。Battery 2 is connected to the VDDI terminal of display CPUI 1.
2 is transformed by a regulator 23 and supplied with backup by a supercapacitor 24. The display CPUI 1 is constantly operated by the constant voltage input to this VDDI terminal.
表示用ＣＰＵＩＩのＰ］端子には、メインＣＰ０１０の
電源を０Ｎ１０ＦＦ制御するＤＣ／ＤＣＣ／式−タ２５
が接続され、Ｐ２端子には、シャッターボタン（図示せ
ず）の半押しでオンする測光スイッチＳＷＳが接続され
、Ｐ３端子には、シャッターボタンの全押しでオンする
レリーズスイッチＳＷＲが接続され、Ｐ４端子には、カ
メラを撮影状態にする場合にオンさせるロックスイッチ
ＳＷＬが接続されている。The P] terminal of the display CPU II has a DC/DCC/formula-ta 25 that controls the power supply of the main CP010 in a 0N10FF manner.
is connected, the P2 terminal is connected to a photometry switch SWS that is turned on when the shutter button (not shown) is pressed halfway, the P3 terminal is connected to a release switch SWR that is turned on when the shutter button is pressed fully, and the P4 A lock switch SWL that is turned on when the camera is placed in a shooting state is connected to the terminal.
ＤＣ／ＤＣＣ／式−タ２５は、ロックスイッチＳＷＬが
オンした状態で測光スイッチＳＷＳあるいはレリーズス
イッチＳＷＲがオンされたとき、および撮影レンズ２か
らレンズデータを入力する際に表示用ＣＰＵＩＩからの
指令によって作動し、メインＣＰＵｌ０のＶＤＤＩ端子
に基準定電圧、を供給してメインＣＰＵｌ０を起動させ
る。The DC/DCC/formula 25 is activated by a command from the display CPU II when the photometry switch SWS or the release switch SWR is turned on with the lock switch SWL turned on, and when lens data is input from the photographing lens 2. It operates and supplies a reference constant voltage to the VDDI terminal of the main CPU10 to start the main CPU10.
さらに表示用ＣＰＵＩＩのＰ５端子にはモードスイッチ
ＳＷＭが接続され、Ｐ６端子にはドライブスイッチ５Ｗ
ＤＲが接続され、Ｐ７端子には露出補正スイッチｓｗｘ
ｖが接続され、Ｐ８、Ｐ９端子にはそれぞれアップスイ
ッチｓｗｕｐ、ダウンスイッチ５ＷＤＮが接続されてい
る。Furthermore, a mode switch SWM is connected to the P5 terminal of the display CPU II, and a drive switch 5W is connected to the P6 terminal.
DR is connected, and the exposure compensation switch swx is connected to the P7 terminal.
An up switch SWUP and a down switch 5WDN are connected to terminals P8 and P9, respectively.
表示用ＣＰＵＩ １は、Ｐ５〜Ｐ９端子のレベルを入力
してこれらのスイッチＳＷの０Ｎ１０ＦＦ状態を知り、
それぞれの状態に応じた動作をする。例えば、モードス
イッチＳＷＭの操作に応じてプログラム露出モード、オ
ート露出モード、マニュアル露出モード等の各露出モー
ドを択一的に選択可能とし、またドライブスイッチ５Ｗ
ＤＲの操作に応じていわゆる単写モード、速写モードな
どのドライブモードを択一的に選択可能な状態にする。The display CPU 1 inputs the levels of the P5 to P9 terminals and learns the 0N10FF status of these switches SW.
It behaves according to each state. For example, each exposure mode such as program exposure mode, auto exposure mode, manual exposure mode, etc. can be selectively selected according to the operation of the mode switch SWM, and the drive switch 5W
A drive mode such as a so-called single shooting mode and a quick shooting mode can be selectively selected according to the operation of the DR.
そして、これらの露出モード、またはドライブモードが
選択可能な状態において、アップスイッチ５ＷＵＰ、ダ
ウンスイッチ５ＷＤＮの操作に応じて選択モードを変更
する。Then, in a state where these exposure modes or drive modes can be selected, the selected mode is changed according to the operation of the up switch 5WUP and the down switch 5WDN.
また、表示用ＣＰＵＩＩは、露出補正−スイッチ５ＷＸ
Ｖがオンされたときには露出値の変更を可能な状態とし
、この状態におけるアップスイッチ５ＷＵＰ、ダウンス
イッチ５ＷＤＮの操作に応じて露出補正値を変更する。In addition, the display CPU II is the exposure compensation switch 5WX
When V is turned on, the exposure value can be changed, and the exposure correction value is changed in accordance with the operation of the up switch 5WUP and the down switch 5WDN in this state.
表示用ＣＰＵＩＩの表示制御用ＰＳＥＧ端子群は、バス
を介して表示用ＬＣＤ １２に接続されている。表示用
ＣＰＵＩ １は、ロックスイッチＳ Ｗ Ｉ−がオンさ
れたときに、撮影に関する所定のデータを表示用ＬＣＤ
１２に表示させる。The display control PSEG terminal group of the display CPU II is connected to the display LCD 12 via a bus. The display CPU 1 displays predetermined data regarding photography on the display LCD when the lock switch SWI- is turned on.
12.
表示用ＣＰＵＩＩの７個のＰＩＯ〜Ｐ１６端子はそれぞ
れ、ボディ側マウントＢＭに設けられたボディ側Ｆ ｍ
１ｎｉ接点、Ｆ ｍ１ｎ２接点、Ｆ ｍ１ｎ３接点、Ｆ
ｍａｘｉ接点、Ｆ ｍａｘ２接点、Ａ／Ｍ接点および
Ｃｏｎｔ接点に接続され、Ｐ１８端子はスイッチ回路２
６に接続されている。The seven PIO to P16 terminals of the display CPU II are connected to the body side F m provided on the body side mount BM.
1ni contact, F m1n2 contact, F m1n3 contact, F
It is connected to the maxi contact, F max2 contact, A/M contact and Cont contact, and the P18 terminal is connected to switch circuit 2.
6.
また、ボディ側Ｆ ｍ１ｎｉ、２．３接点は、（最影レ
ンズ２との間でデータ通信を行なう通信接点としての機
能も有する。つまり、ボディ側Ｆ ｍ１ｎｉ接点はシリ
アルクロックを入呂力する］■接点、ボディ側Ｆ ｍ１
ｎ２接点はデータの授受を行なうＤＡＴＡ接点、ボディ
側Ｆ ｍ１ｎ３接点はリセット信号を出力するＲＥＳ接
点としての機能を有する。In addition, the body side F m1ni, 2.3 contacts also function as communication contacts that perform data communication with the closest lens 2. In other words, the body side F m1ni contacts input the serial clock] ■Contact, body side F m1
The n2 contact functions as a DATA contact for exchanging data, and the body side Fm1n3 contact functions as a RES contact for outputting a reset signal.
また、Ｐ ］、 ０、ｐＨおよびＰ１２端子は、表示用
ＣＰＵＩＩの内部で常時プルアップされている。Furthermore, the P ], 0, pH and P12 terminals are always pulled up inside the display CPU II.
スイッチ回路２６の出力は、Ｖ ＢＡＴＴ端子に接続さ
れている。このスイッチ回路２６は、バッテリー２２と
Ｖ ＢＡＴＴ端子とを断続するスイッチとして機能し、
Ｐ１８端子のレベルに応じてスイッチング動作をする。The output of the switch circuit 26 is connected to the V BATT terminal. This switch circuit 26 functions as a switch that connects and connects the battery 22 and the V BATT terminal.
Switching operation is performed according to the level of the P18 terminal.
また、Ｇｎｄ端子は、バッテリー２２のＧｎｄ端子側に
接続されている。Further, the Gnd terminal is connected to the Gnd terminal side of the battery 22.
表示用ＣＰＵＩＩとメインｃｐｕｉｏとは、シリアルク
ロックＳＣＫ端子、シリアルオンＩＮ端子、シリアルア
ウトＳＯ端子を介してデータ通信を行なうが、この通信
では、例えば、第１表に示したコマンドコードを用いて
データ転送を行なう。第１表の左欄は表示用ＣＰＵＩ
１からメインＣＰＵ１０へ出力されるデータである。右
欄は、メインＣＰＵ １０から表示用ＣＰＵＩＩへ転板
されるデータであり、これらのデータは、タイ１ンＣＰ
Ｕ１０が制御する測光、測距等の測定データに基づいて
設定される。The display CPU II and the main CPU perform data communication via the serial clock SCK terminal, serial on IN terminal, and serial out SO terminal. Perform the transfer. The left column of Table 1 is the display CPU
1 to the main CPU 10. The right column is data transferred from the main CPU 10 to the display CPU II, and these data are transferred from the tie-in CPU 10 to the display CPU II.
It is set based on measurement data such as photometry and distance measurement controlled by U10.
メインＣＰＵ １０のＰＡ接点群は、測光用のＡ／Ｄ回
路１５に接続され、ＰＢ接点群は露出割筒回路１Ｇに、
ＰＣ接点群はＣＣＤ処理回路１８に、ＰＤ摺接点群ＡＦ
モータ制御回路２０に、ＰＥ接点群はＡＦパルサー２１
に、ＰＦ摺接点群ＤＸコード入力回路１３にそれぞれ接
続されている。The PA contact group of the main CPU 10 is connected to the A/D circuit 15 for photometry, and the PB contact group is connected to the exposed split tube circuit 1G.
The PC contact group is connected to the CCD processing circuit 18, and the PD sliding contact group AF
In the motor control circuit 20, the PE contact group is the AF pulser 21.
The PF sliding contact group is connected to the DX code input circuit 13, respectively.
メインＣＰＵｌ０のＰ２０端子は、フォーカシングモー
ドを、ＡＦモータ１９の駆動により行なうオートフォー
カスモードと、ユーザーの手動駆動によるマニュアルフ
ォーカスモードとの間で切換える第１ＡＦスイツチ５Ｗ
ＡＰＩに接続されている。Ｐ２端子には、シャッターレ
リーズのモードを、合焦優先モードとレリーズ優先モー
ドとの間で切換える第２ＡＦスイツチ５ＷＡＰ２が接続
されている。The P20 terminal of the main CPU10 is connected to the first AF switch 5W, which switches the focusing mode between an autofocus mode driven by the AF motor 19 and a manual focus mode driven manually by the user.
Connected to API. A second AF switch 5WAP2 that switches the shutter release mode between a focus priority mode and a release priority mode is connected to the P2 terminal.
これらの第１、第２ＡＦスイツチ５ＷＡＰＩ、５ＷＡＰ
２は機械的に連動する構成であり、例えば、第１ＡＦス
イツチ５ＷＡＰＩによりマニュアルフォーカスモードが
設定されると、第２ＡＰスイツチ５ＷＡＦ２がレリーズ
優先モードに切換わる。つまり、一方がオンすると他方
がオフする構成である。These first and second AF switches 5WAPI, 5WAP
2 is a mechanically interlocked configuration; for example, when the manual focus mode is set by the first AF switch 5WAPI, the second AP switch 5WAF2 is switched to the release priority mode. In other words, when one is turned on, the other is turned off.
Ｃ撮影レンズの回路ｊ
次に、撮影レンズ２に搭載された電気系の構成について
、第３図を参照して説明する。C Circuit of Photographic Lens j Next, the configuration of the electrical system mounted on the photographic lens 2 will be explained with reference to FIG.
撮影レンズ２のレンズ側マウントＬＭには、カメラボデ
ィ１に装着されたときにボディ側マウン１−ＢＭに設け
られた対応する接点と電気的に接続するレンズ側接点群
として、ＶＢＡＴＴ接点、Ｃ０ＮＴ接点、ＲＥＳ （
Ｆｍ１ｎ ３ ）接点、了］（Ｆｍｉｎｌ）接点、ＤＡ
ＴＡ （Ｆ ｍ１ｎ２）接点、Ｇｎｄ接点、レンズ側Ｆ
ｍａｘ ｌ接点、レンズ側Ｆ ｍａｘ２接点およびＡ／
Ｍ接点が設けられている。図示の都合でボディ側接点群
と順番を代えて示しであるが、これらのレンズ側接点群
の各接点は、同一符号を付したボディ側接点群の各接点
とそれぞれ電気的に接続され゛る。The lens side mount LM of the photographic lens 2 has a VBATT contact and a C0NT contact as a lens side contact group that electrically connects with the corresponding contact provided on the body side mount 1-BM when mounted on the camera body 1. , RES (
Fm1n 3) Contact, End] (Fminl) Contact, DA
TA (F m1n2) contact, Gnd contact, lens side F
max 1 contact, lens side F max 2 contact and A/
An M contact is provided. For convenience of illustration, the contacts in the lens side contact group are shown in a different order from the body side contact group, but each contact in the lens side contact group is electrically connected to each contact in the body side contact group with the same reference numerals. .
レンズ側ＶＢＡＴＴ接点はＰＺモータ駆動部３３に接続
されていて、ＰＺモータ駆動部３３のスイッチング動作
により、カメラボディ１のバッテリ２２の電力が、ＶＢ
ＡＴＴ接点を介してＰＺモータ３４に直接供給される。The lens side VBATT contact is connected to the PZ motor drive unit 33, and the switching operation of the PZ motor drive unit 33 causes the power of the battery 22 of the camera body 1 to be
It is directly supplied to the PZ motor 34 via the ATT contact.
レンズ側Ｆ ｍａｘｉ、 Ｆ ｍａｘ２接点は、従来の
旧ＡＥレンズに設けられているものと同様に２ビツトの
最大Ｆナンバー情報をカメラボディに伝達する固定情報
伝達部としても機能する。つまり、レンズ側Ｆ ｍａｘ
ｉ、 Ｆ ｍａｘ２接点は、スイッチＳＷｍａｘ１．
ＳＷｍａｘ２を介して接地されていて、一対のスイッチ
ＳＷｍａｘｌ、ＳＷｍａｘ２の０Ｎ１０ＦＦの組み合わ
せにより変わるレベルの組み合わせにより、最大Ｆナン
バー（屋小絞り）情報を形成する。レンズ側Ｆｍａｘｌ
、Ｆ ｍａｘ２接点のレベルと最大Ｆナンバーとの組み
合わせは、例えば第２表に示す通りである。The lens-side Fmaxi and Fmax2 contacts also function as a fixed information transmitting section that transmits 2-bit maximum F-number information to the camera body, similar to those provided in conventional old AE lenses. In other words, lens side F max
i, F max2 contact is switch SWmax1.
It is grounded via SWmax2, and maximum F-number (small aperture) information is formed by a combination of levels that change depending on the combination of a pair of switches SWmaxl and 0N10FF of SWmax2. Lens side Fmaxl
, F max2 The combinations of the contact level and the maximum F number are as shown in Table 2, for example.
レンズ側Ａ／Ｍ接点は、絞りのオート／マニュアル情報
をカメラボディｌに供給する機能を有し、切換えスイッ
チＳＷＡ／Ｍを介して接地されている。切換えスイッチ
ＳＷＡ／Ｍは、撮影レンズ２の絞りリング（図示せず）
の回転に連動していて、絞りリングがオート位置または
マニュアル位置にあるときにオンまたはオフする。The lens side A/M contact has a function of supplying aperture auto/manual information to the camera body l, and is grounded via a changeover switch SWA/M. The changeover switch SWA/M is the aperture ring (not shown) of the photographic lens 2.
It is linked to the rotation of the aperture ring and turns on or off when the aperture ring is in the auto or manual position.
レンズ側Ｆ ｍ１ｎｉ、２．３接点は、旧ＡＥレンズに
設けられているものと同様に３ビツトの開放絞り（最小
）Ｆナンバー情報をカメラボディ２に伝達する固定情報
伝達部としての機能と、カメラボディ１との間で通信を
行なう通信接点としても機能する。レンズ側Ｆ ｍ１ｎ
Ｌ２．３接点のレベルと最小Ｆナンバーとの関係は、例
えば第３表に示す通りである。The lens side F m1ni, 2.3 contact functions as a fixed information transmission unit that transmits 3-bit open aperture (minimum) F-number information to the camera body 2, similar to those provided on old AE lenses. It also functions as a communication contact point for communicating with the camera body 1. Lens side F m1n
The relationship between the level of the L2.3 contact and the minimum F-number is as shown in Table 3, for example.
このように固定情報伝達および通信機能を共用させるた
めに、レンズ側Ｆ ｍ１ｎｔ、２．３接点にＰＮＰトラ
ンジスタＴ ｒｌ、 ２．３が接続されている。各トラ
ンジスタＴｒのエミッタはレンズ側Ｆ ｍ１ｎ１．２．
３接点に接続され、ベースは、ヒユーズ部Ｈ１〜Ｈ３を
介して接点Ｃ０ＮＴに断続可能に形成され、コレクタは
、接地されている。なお、ヒユーズ部は、エミッタとレ
ンズ側Ｆ ｍｉｎ接点との間に設ける構成としてもよい
。In order to share fixed information transmission and communication functions in this way, a PNP transistor T rl, 2.3 is connected to the lens side F m1nt, 2.3 contact. The emitter of each transistor Tr is located on the lens side F m1n1.2.
The base is connected to the contact C0NT via the fuse parts H1 to H3, and the collector is grounded. Note that the fuse portion may be provided between the emitter and the F min contact on the lens side.
レンズ側Ｆ ｍ１ｎｉ、２．３接点から開放Ｆナンバー
情報を得るためには、Ｃ０ＮＴ接点の電位がｅｎｄレベ
ルに落される。すると、ヒユーズが接続されているトラ
ンジスタＴｒがオンし、オンしたトランジスタＴｒのエ
ミッタはＧＮＤレベルに、オンしないトランジスタＴｒ
のエミッタは゛Ｈ゛ルベルになる。つまり、ヒユーズ部
Ｈ１〜Ｈ３の断続によりトランジスタＴ ｒｌ、 ２．
３がオフまたはオンしてエミッタレベルが変わり、３ビ
ツトの開放Ｆナンバー情報がレンズ側Ｆ ｍ１ｎｉ、
２．３接点に出力される。In order to obtain open F-number information from the lens side F m1ni, 2.3 contact, the potential of the C0NT contact is dropped to the end level. Then, the transistor Tr to which the fuse is connected turns on, and the emitter of the turned-on transistor Tr goes to GND level, while the transistor Tr that is not turned on turns on.
The emitter of becomes the "H" label. That is, the transistors T rl, 2.
3 is turned off or on, the emitter level changes, and the 3-bit open F number information is changed to the lens side F m1ni,
2. Output to 3 contacts.
レンズインターフェース４１のＣ０ＮＴ端子は、レンズ
側Ｃ０ＮＴ接点に接続され、ＲＥＳ端子はレンズ側Ｆ
ｍ１ｎ３接点に、］■端子はレンズ側Ｆ ｍ１ｎｉ接点
に、ＤＡＴＡ端子はレンズ側Ｆ ｍ１ｎ２接点に、Ｇｎ
ｄ端子はレンズ側Ｇｎｄ接点に接続されている。The C0NT terminal of the lens interface 41 is connected to the lens side C0NT contact, and the RES terminal is connected to the lens side F.
m1n3 contact, ] ■ terminal to lens side F m1ni contact, DATA terminal to lens side F m1n2 contact, Gn
The d terminal is connected to the Gnd contact on the lens side.
レンズ側Ｃ０ＮＴ接点は、上記のように、トランジスタ
Ｔｒのベースおよびレンズインターフェース４１のＣ０
ＮＴ端子に接続されている。このＣ０ＮＴ端子による電
源供給のスイッチングは、ＲＥＳ端子（レンズ側Ｆ ｍ
１ｎ３）を介して行なわれる。ブまり、開放Ｆナンバー
に関するデータが表示用ＣＰＵＩＩに読取られ、Ｃ０Ｎ
Ｔ端子がＨ”°レベルに、ＲＥＳ端子が“Ｌ”レベルに
なったときに、レンズＣＰＵ３０に基準定電圧が供給さ
れる。The lens side C0NT contact is connected to the base of the transistor Tr and the C0 of the lens interface 41, as described above.
Connected to the NT terminal. Switching of power supply by this C0NT terminal is performed by connecting the RES terminal (lens side F m
1n3). The data regarding the open F-number is read by the display CPU II, and the C0N
When the T terminal is at the H"° level and the RES terminal is at the "L" level, a reference constant voltage is supplied to the lens CPU 30.
レンズインターフェース４１のＶＤＤＢ端子は、コンデ
ンサＣ２を介してレンズＣＰＵ３０のＶＤＤ端子に接続
され、カメラボディ１のＣ０ＮＴ端子から供給された定
電圧をレンズＣＰＵ３０に供給している。The VDDB terminal of the lens interface 41 is connected to the VDD terminal of the lens CPU 30 via a capacitor C2, and supplies the constant voltage supplied from the C0NT terminal of the camera body 1 to the lens CPU 30.
レンズインターフェース４１のＤＩＳＩ〜ＤＩＳ３端子
には、初期値データ形成手段の一つを構成する距離コー
ド板Ａ３６が接続されている。距離コード板Ａ３６は、
フォーカス機構３１によって駆動された焦点調節用カム
環の位置に応じた被写体距離に関する距離情報信号を３
ビット信号としてＤＩＳＩ〜ＤＩＳ３端子に出力する。A distance code plate A36 constituting one of the initial value data forming means is connected to the DISI to DIS3 terminals of the lens interface 41. The distance code plate A36 is
A distance information signal regarding the subject distance according to the position of the focus adjustment cam ring driven by the focus mechanism 31 is sent to 3.
It is output as a bit signal to the DISI to DIS3 terminals.
ＭＡＣＲＯ端子には、マクロコード部４２が接続されて
いる。このマクロコード部４２は、ズーム操作環が操作
されて撮影レンズ２がマクロに切換えられたときに、こ
れを検知してオンする一マクロスイッチとしての機能を
有する。ズーム操作環の操作によりマクロに切換わると
きには、マクロコード部４２を、ズームコード板３７の
コードの一部として形成することもできる。A macro code section 42 is connected to the MACRO terminal. This macro code section 42 has a function as a macro switch that detects and turns on when the zoom operation ring is operated and the photographing lens 2 is switched to macro mode. When switching to macro mode by operating the zoom operation ring, the macro code section 42 can be formed as a part of the code of the zoom code plate 37.
また、レンズインターフェース４Ｉの入出力端子群は、
レンズＣＰＵ３０の入出力端子群と接続されている。レ
ンズインターフェース４１のリセットＩ…端子は、レン
ズＣＰＵ３０のリセット了王訂端子に接続され、クロッ
クＣＬＫ端子はシリアルクロック一部子端子に、シリア
ルインＳＩＳ端子はシリアルアウトＳＯ端子に、シリア
ルアウトＳＯ８端子はシリアルインＳＩ端子に、−Ｔ端
子はＰ４３端子に、−７正端子はＰ４０端子に、φＩＮ
端子はＰＣＬ端子に、−口１端子はＰＯＯ端子にそれぞ
れ接続されている。また、レンズインターフェース４１
のＣＲＥＳ端子は、デイレイコンデンサＣ〕を介して接
地されている。In addition, the input/output terminal group of the lens interface 4I is as follows:
It is connected to the input/output terminal group of the lens CPU 30. The reset I terminal of the lens interface 41 is connected to the reset terminal of the lens CPU 30, the clock CLK terminal is connected to the serial clock part terminal, the serial in SIS terminal is connected to the serial out SO terminal, and the serial out SO8 terminal is connected to the serial clock terminal. Serial in SI terminal, -T terminal to P43 terminal, -7 positive terminal to P40 terminal, φIN
The terminal is connected to the PCL terminal, and the -1 terminal is connected to the POO terminal. In addition, the lens interface 41
The CRES terminal of is grounded via a delay capacitor C].
レンズＣＰＵ３０の制御端子にはＰＺモータ駆動部３３
が接続されていて、レンズＣＰＩＪ３０は、Ｐｚモーク
駆動部３３を介してＰ−Ｚモータ３４の回転を制御して
いる。A PZ motor drive section 33 is connected to the control terminal of the lens CPU 30.
is connected to the lens CPIJ 30 , and the lens CPIJ 30 controls the rotation of the PZ motor 34 via the PZ mork drive unit 33 .
さらにレンズＣＰＵ３０には、ＰＺパルサー３５および
レンズ判別コード３９が接続されている。Furthermore, a PZ pulser 35 and a lens discrimination code 39 are connected to the lens CPU 30.
レンズＣＰＵ３０のＰ２Ｏ−Ｐ３３、Ｐ６２およびＰ６
３端子のおのおのには、ズームコード板３７の各コード
が接続されている。レンズＣＰＵ３０は、これらのＰ３
０〜Ｐ３３、Ｐ６２およびＰ６３端子のレベルを入力し
、その組み合わせに応じた所定の演算を実行して、ズー
ミング時の焦点路Ｈｉ３よびマクロ時の焦点距離データ
、または単焦点マクロレンズの場合には撮影距離データ
を算出する。P2O-P33, P62 and P6 of lens CPU30
Each cord of the zoom cord board 37 is connected to each of the three terminals. The lens CPU 30 uses these P3
Input the levels of terminals 0 to P33, P62, and P63, and execute a predetermined calculation according to the combination to obtain focal path Hi3 during zooming and focal length data during macro, or in the case of a single focus macro lens. Calculate shooting distance data.
さらに、レンズＣＰｔＪ３０のＰ２１〜Ｐ２９端子には
、オートフォーカススイッチ５ＷＡＰ３や、パワーズー
ムスイッチ５ＷＰＺＩ、ＰＸ３などのスイッチが接続さ
れ、Ｐ２４〜Ｐ２９端子には、ズーム操作コード板３８
が接続されている。なお、ズーム操作コード板３８は、
ＰＺモータ３４の回転方向および回転速度を指示するコ
ード板で−あって、図示しないが、撮影者により操作さ
れる。Further, switches such as an autofocus switch 5WAP3 and power zoom switches 5WPZI and PX3 are connected to the P21 to P29 terminals of the lens CPtJ30, and a zoom operation code board 38 is connected to the P24 to P29 terminals.
is connected. Note that the zoom operation code board 38 is
This is a code board for instructing the rotational direction and rotational speed of the PZ motor 34, and is operated by the photographer (not shown).
この撮影レンズ２は、クロック出力手段としてクロック
パルス発生回路４３を備えていて、このクロックパルス
発生回路４３は、レンズＣＰＵ３０のＸｉ、Ｘ２端子に
接続されている。レンズＣＰＵ３０は、このクロックパ
ルス発生回路４３が出力するクロックパルスに同期して
動作する。This photographing lens 2 is equipped with a clock pulse generation circuit 43 as a clock output means, and this clock pulse generation circuit 43 is connected to the Xi and X2 terminals of the lens CPU 30. The lens CPU 30 operates in synchronization with the clock pulses output from the clock pulse generation circuit 43.
前述のようにカメラボディ１側（表示用ＣＰＵ１１）は
、Ｃ０ＮＴ端子を“Ｌ” レベルにして開放Ｆナンバー
情報を読み込んだ後に、Ｃ０ＮＴ端子およびＲＥＳ端子
（Ｆ ｍ１ｎ３端子）をともに°’ Ｈ”レベルにして
レンズＣＰＵ３０にリセットをかける。As mentioned above, on the camera body 1 side (display CPU 11), after setting the C0NT terminal to "L" level and reading the open F-number information, both the C0NT terminal and the RES terminal (F m1n3 terminal) are set to °'H" level. to reset the lens CPU 30.
そして表示用ＣＰＵＩＩがこのリセットを解除すると、
レンズＣＰＵ３０は特定のデータを演算し、演算した特
定のデータを、レンズインクフェース４１内のシフトレ
ジスタ（後述の２４ビツトシフトレジスタ５６）に、カ
メラボディ１側から出力されるクロックとは非同期にセ
ット（ロード）する。And when the display CPU II releases this reset,
The lens CPU 30 calculates specific data, and sets the calculated specific data in a shift register (24-bit shift register 56 described later) in the lens ink face 41 asynchronously with the clock output from the camera body 1 side. (load).
このセットされた特定演算データは、−カメラボディ１
のクロックにより、シフトレジスタがら順次出力される
。この旧通信は、レンズインターフェース４１内でハー
ド的に実行され、本実施例では１９バイト分のデータが
カメラボディ１に送られる。This set specific calculation data is - camera body 1
The signals are sequentially output from the shift register by the clock. This old communication is executed in hardware within the lens interface 41, and in this embodiment, 19 bytes of data are sent to the camera body 1.
日通信が終了すると、レンズインターフェース４１の一
ロＴＥ７丁端子が゛°Ｌ゛レベルに立ち下がり、これが
旧通信終了信号となって、レンズＣＰＯ３０は、カメラ
ボディ１からの新通信開始データ待ち状態となる。When the communication ends, the TE7 terminal of the lens interface 41 falls to the "°L" level, which becomes the old communication end signal, and the lens CPO 30 waits for new communication start data from the camera body 1. Become.
カメラボディ１から新通信開始データを受は取ると、レ
ンズＣＰＵ３０は、ＤＡＴＡ端子（Ｆｍ１ｎ２接点）が
°゛Ｈ゛Ｈ゛レベルことを確認して、ＤＡＴＡ端子を“
Ｌ”レベルに立ち下げた後に立ち上げることにより、カ
メラボディ１に新通信が可能であることを伝え、新通信
を開始する。なおＣ０ＮＴ端子、ＲＥＳ端子は、最初に
レンズＣＰＵ３０が立ち上がると、その状態にホールド
される。Upon receiving the new communication start data from the camera body 1, the lens CPU 30 confirms that the DATA terminal (Fm1n2 contact) is at the °゛H゛H゛ level, and sets the DATA terminal to “
By turning it back on after turning it down to "L" level, the camera body 1 is informed that new communication is possible, and new communication is started.The C0NT and RES terminals are connected when the lens CPU 30 is turned on for the first time. held in the state.
そして新通信では、カメラボディ１から出力される命令
コードにより、撮影レンズ２か−らカメラボディ１に、
あるいはカメラボディ１から撮影レンズ２にデータが転
送される。この新通信は、撮影レンズ２から出力される
クロックに同期して実行される。In the new communication, the command code output from the camera body 1 causes the photographic lens 2 to communicate with the camera body 1.
Alternatively, data is transferred from the camera body 1 to the photographic lens 2. This new communication is executed in synchronization with the clock output from the photographic lens 2.
なお、撮影レンズ２とカメラボディＩとの間で通信され
るデータは、例えば第４表および第５表に示す通りであ
る。Note that the data communicated between the photographing lens 2 and the camera body I are as shown in Tables 4 and 5, for example.
また、撮影レンズ２が、旧通信しかできない旧タイプの
カメラボディに装着された場合には、カメラボディ側か
ら出力されるクロックにより上記日通信が実行される。Further, when the photographing lens 2 is attached to an old type camera body that is capable of only old communication, the above-mentioned daily communication is executed by the clock output from the camera body side.
逆に、カメラボディが本実施例のカメラボディ１、撮影
レンズが旧通信しかできない旧タイプの場合には、カメ
ラボディ１からクロックを出力して旧通信を行なう。Conversely, if the camera body is the camera body 1 of this embodiment and the photographic lens is an old type that can only perform old communication, the camera body 1 outputs a clock to perform old communication.
（以下余白）
ｒインターフェース回路」
次に、第４図を参照して、レンズインターフェース４１
の詳細な構成について説明する。(Left space below) ``r Interface Circuit'' Next, referring to FIG. 4, the lens interface 41
The detailed configuration will be explained below.
このレンズインターフェース４１は、撮影レンズ２との
間で、レンズデータをカメラボディ側（表示用ＣＰＵＩ
１）に、特定データおよび特定の算出データを、旧通
信においてハード的に出力する入出力手段としての機能
と、旧通信終了後、カメラボディ１の表示用ＣＰＵＩＩ
と撮影レンズ２のレンズＣＰＵ３０との間で直接データ
通信可能に切換える切換え手段により新通信を行なう切
換え機能および新通信機能を備えている。This lens interface 41 transfers lens data to the camera body side (display CPU
1) functions as an input/output means for outputting specific data and specific calculation data in the old communication via hardware, and a CPU II for display on the camera body 1 after the old communication ends.
The lens CPU 30 of the photographing lens 2 is provided with a switching function and a new communication function for performing new communication by a switching means that enables direct data communication between the lens CPU 30 and the lens CPU 30 of the photographic lens 2.
なお、カメラボディｌは、レンズＲＯＭを備えた旧通信
可能な撮影レンズとの間では、上記旧通信が可能であり
、撮影レンズ２は、旧道７信が可能な旧ボディとの間で
は、上記ハード的な一旧通信が可能である。Note that the camera body 1 is capable of the above-mentioned old communication with a photographic lens equipped with a lens ROM and capable of old communication, and the photographic lens 2 is capable of the above-mentioned old communication with an old body capable of the old road 7 communication. Old hardware communication is possible.
撮影レンズ２がカメラボディ１に装着され、ロックスイ
ッチＳＷＬがオンされると、カメラボディｌ（表示用Ｃ
ＰＬＩＩＩのＰ１６端子）から定電圧がＣ０ＮＴ端子を
介してレンズインターフェース４１に供給される。そし
てレンズインターフェース４１ （７）ＶＤＤＢ端子カ
ラレンズＣＰＵ３０（７）ＶＤＤ端子に基準定電圧が供
給され、レンズＣＰＵ３０は、この基準定電圧によりク
ロックパルス発生回路４３を作動させ、そのクロックパ
ルスに同期して作動する。レンズインターフェース４１
は、前述のＶＤＤＢ端子、ＲＥＳ端子等の各端子等を有
するＩ１０ブロック５０を備えている。When the photographing lens 2 is attached to the camera body 1 and the lock switch SWL is turned on, the camera body l (display C
A constant voltage is supplied from the P16 terminal of PLIII to the lens interface 41 via the C0NT terminal. A reference constant voltage is supplied to the lens interface 41 (7) VDDB terminal of the color lens CPU 30 (7) VDD terminal, and the lens CPU 30 operates the clock pulse generation circuit 43 using this reference constant voltage, and operates in synchronization with the clock pulse. do. Lens interface 41
includes an I10 block 50 having terminals such as the aforementioned VDDB terminal and RES terminal.
距離コード板Ａ３６およびマクロコード部４２は、プル
アップバッファ回路５１に接続されている。プルアップ
バッファ回路５１は、距離コード板Ａ３６およびマクロ
コード部４２の出力端子レベルを取り込んでそれらをプ
ルアップし、初期値データとして３バイトの初期値設定
レジスタ５２に並列出力する。なお、このプルアップバ
ッファ回路５１の動作は、ＮＯＲゲート５１ａの出力が
“Ｈ”レベルのときに実行される。The distance code plate A36 and the macro code section 42 are connected to a pull-up buffer circuit 51. The pull-up buffer circuit 51 takes in the output terminal levels of the distance code plate A36 and the macro code section 42, pulls them up, and outputs them in parallel to the 3-byte initial value setting register 52 as initial value data. Note that this operation of pull-up buffer circuit 51 is performed when the output of NOR gate 51a is at "H" level.
ＮＯＲゲート５１ａの一対の入力には、それぞれ−酊３
端子および下端子が接続されている。開通信前の初期状
態では、−訂か端子は表示用ＣＰＵ１１により゛Ｌ°゛
レベルに、下端子はレンズＣＰＵ３０により゛Ｈ°゛レ
ベルにそれぞれ保たれているので、ＮＯＲゲート５１ａ
の出力は”Ｈ”レベルとなり、プルアップバッファ回路
５１が初期値データ取り込み動作を行なう。A pair of inputs of the NOR gate 51a each have -3
The terminal and bottom terminal are connected. In the initial state before communication is opened, the - correction terminal is kept at the "L°" level by the display CPU 11, and the lower terminal is kept at the "H°" level by the lens CPU 30, so the NOR gate 51a
The output becomes "H" level, and the pull-up buffer circuit 51 performs an initial value data fetching operation.
初期値設定レジスタ５２にはさらに、内部初期値設定部
５３および外部初期値設定部５４が接続されている。初
期値設定レジスタ５２は、プルアップバッファ回路５］
、内部初期値設定部５３および外部初期値設定部５４か
ら出力される３バイト分の初期値データをメモリする。The initial value setting register 52 is further connected to an internal initial value setting section 53 and an external initial value setting section 54. The initial value setting register 52 is the pull-up buffer circuit 5]
, stores 3 bytes of initial value data output from the internal initial value setting section 53 and the external initial value setting section 54.
初期値設定レジスタ５２の出力群は、データロード回路
５５の入力群にバスを介して接続されている。このデー
タロード回路５５は、３バイト分の初期値データを一斉
に２４ビツトシフトレジスク５６にロードする初期値デ
ータロード機能と、後述の演算データ群を１バイト単位
で所定のロードポイントＬＰにロードするン寅算データ
ロード機能とを備えている。２４ビツトシフトレジスタ
５６は、２４個のフリップフロップＦＦを有する並列人
力直列出力型であり、その概要を第５図に模式的に示し
た。The output group of the initial value setting register 52 is connected to the input group of the data load circuit 55 via a bus. This data load circuit 55 has an initial value data load function of loading 3 bytes of initial value data into the 24-bit shift register 56 all at once, and a function of loading a group of operation data, which will be described later, in units of 1 byte to a predetermined load point LP. It is equipped with a calculation data loading function. The 24-bit shift register 56 is a parallel manual serial output type having 24 flip-flops FF, and its outline is schematically shown in FIG.
この２４ビツトシフトレジスタ５６は、表示用ＣＰＵＩ
Ｉから出力されるクロックパルスによりシフト動作を行
ない、各フリップフロップＦＦがラッチしたデータを順
番に５ＯＵＴ端子側に転送し、５ＯＯＴ端子からシリア
ルにカメラボディ１側に出力する。This 24-bit shift register 56 is used by the display CPU
A shift operation is performed by the clock pulse output from I, and the data latched by each flip-flop FF is sequentially transferred to the 5OUT terminal side, and serially output from the 5OOT terminal to the camera body 1 side.
データロード回路５５の入力には、さらに直列入力並列
出力型の８ビツトバツフア５７が接続されている。レン
ズＣＰＵ３０が演算した演算データは、レンズＣＰＵ３
０が出力するクロックに同期して、この８ビツトバツフ
ア５７にＳＩＳ入力からシリアルに入力される。An 8-bit buffer 57 of serial input parallel output type is further connected to the input of the data load circuit 55. The calculation data calculated by the lens CPU 30 is
The 8-bit buffer 57 is serially inputted from the SIS input in synchronization with the clock output by 0.
８ビツトバツフア５７のクロックＣＬＫ入力にはＣＬＫ
端子が接続され、クリアＣＬ入力には一酊か端子が接続
されている。８ビツトバツフア５７のＱ、−Ｑ、出力は
、後述する所定の論理ゲート群を介して、２４ビツトシ
フトレジスタ５６の２４段のフリップフロップＦＦの対
応するプリセットＰＲ入力に接続されている。The clock CLK input of the 8-bit buffer 57 has CLK.
A terminal is connected, and a terminal is connected to the clear CL input. The Q, -Q, and outputs of the 8-bit buffer 57 are connected to the corresponding preset PR inputs of the 24-stage flip-flop FF of the 24-bit shift register 56 via a predetermined group of logic gates to be described later.
８ビツトバツフア５７に８ビツト分のデータが溜ったら
、その８ビツトのデータは、データロード回路５５を介
して所定のタイミングで２４ビツトシフトレジスタ５６
の所定のロードポイントＬＰ４゜３．２．１．０のいず
れかの後にロードされる。最初の８ビツト分の演算デー
タは、３バイト分の初期値データの直後にロードされ、
その後の演算データは、ロードされた演算データの直後
に空きを生じないように順次ロードされる。When 8-bit data is accumulated in the 8-bit buffer 57, the 8-bit data is transferred to the 24-bit shift register 56 via the data load circuit 55 at a predetermined timing.
is loaded after any of the predetermined load points LP4°3.2.1.0. The first 8 bits of calculation data are loaded immediately after the 3 bytes of initial value data,
Subsequent calculation data are loaded in sequence so that there is no empty space immediately after the loaded calculation data.
２４ビツトシフトレジスタ５６にロードされた最後のデ
ータをラッチしたフリップフロップＦＦの位置は、ＵＰ
／ＤＯＷＮカウンタ５８のカウント値により検出される
。ロードポイント用デコーダ５９は、ＵＰ／ＤＯＷＮカ
ウンタ５８のカウント値に応じて、８ビツトバツフア５
７にメモリされた１バイトのｌ寅算データをロードする
２４ビツトシフトレジスタＳ６の先頭のフリップフロッ
プＦＦを設定する。例えば、第８図において、初期値（
または演算）データが９番目のフリップフロップＦＦ９
までシフトされたときには、ロードポイントＬＰ４の後
のフリップフロップＦＦＩ〜８に１バイトの演算データ
が並列にロードされる。The position of the flip-flop FF that latched the last data loaded into the 24-bit shift register 56 is UP.
It is detected by the count value of the /DOWN counter 58. The load point decoder 59 outputs an 8-bit buffer 5 according to the count value of the UP/DOWN counter 58.
The first flip-flop FF of the 24-bit shift register S6 is set to load the 1-byte 1-byte calculation data stored in the 24-bit shift register S6. For example, in Fig. 8, the initial value (
or calculation) data is the 9th flip-flop FF9
When shifted to LP4, 1 byte of operation data is loaded in parallel to flip-flops FFI-8 after load point LP4.
ＵＰ／ＤＯＷＮカウンタ５８にバスを介して接続された
ロードパルス発生用デコーダ６ｏは、ＵＰ／ＤＯＷＮカ
ウンタ５８のカウント値に応じて、ロードのタイミング
を制御する制御パルスを発生する。例えば、２４ビツト
シフトレジスタ５６にラッチされた最後のデータビット
がロードポイントＬＰＯ〜ＬＰ４に達する毎にロードパ
ルス（Ｈ”パルス）をロードパルス発生回路６１に出力
する。A load pulse generation decoder 6o connected to the UP/DOWN counter 58 via a bus generates a control pulse for controlling load timing according to the count value of the UP/DOWN counter 58. For example, a load pulse (H'' pulse) is output to the load pulse generation circuit 61 every time the last data bit latched in the 24-bit shift register 56 reaches load points LPO to LP4.
ロードパルス発生用デコーダ６０がらのロードパルスと
、８ビツトバツフアフル信号発生回路６２からのフル信
号とを受けたロードパルス発生回路６１は、ロードパル
スをＯＲゲート６３を介してデータロード回路５５に出
力する。The load pulse generation circuit 61 receives the load pulse from the load pulse generation decoder 60 and the full signal from the 8-bit buffer full signal generation circuit 62, and sends the load pulse to the data load circuit 55 via the OR gate 63. Output.
このロードパルスを受けたデータロード回路５５は、８
ビツトバツフア５７の演算データを、ロードポイント用
デコーダ５９で指定されたロドポイントＬＰの直後のフ
リップフロップＦＦにロードする。The data load circuit 55 that received this load pulse outputs 8
The calculation data of the bit buffer 57 is loaded into the flip-flop FF immediately after the load point LP designated by the load point decoder 59.
また、ロードパルス発生回路６１からロードパルスが出
力されると、その出力毎にＵＰ／ＤＯＷＮカウンタ５８
はカウント値を８ビツト分デクリメントする。これによ
り、ＵＰ／ＤＯＷＮカウンタ５８のカウント値は、２４
ビツトシフトレジスタ５６にロードされたデータの最後
のデータビットをラッチしたフリップフロップＦＦのナ
ンバーとなる。Furthermore, when a load pulse is output from the load pulse generation circuit 61, the UP/DOWN counter 58 is
decrements the count value by 8 bits. As a result, the count value of the UP/DOWN counter 58 becomes 24.
This is the number of the flip-flop FF that latched the last data bit of the data loaded into the bit shift register 56.
ＯＲゲート６３には、一方の人力にロードパルス発生回
路６１の出力が接続され、他方の入力には、 （インバ
ータ６３ａを介して）Ｉ１０ブロック５０のリセット端
子１が接続されている。リセット端子−目玉は、起動直
前は“Ｌ”レベルであり、旧通信の際には°゛Ｈ゛Ｈ゛
レベルされる。The output of the load pulse generation circuit 61 is connected to one input of the OR gate 63, and the reset terminal 1 of the I10 block 50 is connected to the other input (via the inverter 63a). The reset terminal - eyeball is at the "L" level immediately before startup, and is at the "H" level during old communication.
したがって、通信開始後にロードパルス発生回路６１か
も“Ｈ”レベルのロードパルスが出力されると、その出
力毎にＯＲゲート６３から°゛Ｈ”レベルのロードパル
スが出力され、データロード回路５５がロード動作を行
なう。Therefore, when the load pulse generation circuit 61 also outputs a load pulse at the "H" level after the start of communication, the OR gate 63 outputs a load pulse at the "H" level for each output, and the data load circuit 55 outputs a load pulse at the "H" level. Perform the action.
８ビツトバツフアフル信号発生回路６２は、８進カウン
タ７１のＣＡＲＲＹ出力からキャリー信号を受けてフル
信号を発生する。８進カウンタ７１は、レンズＣＰＵ３
０から出力されるクロックパルスがシリアルクロックＣ
Ｌに入力に入る毎にカウントアツプし、桁が上がる毎に
キャリー信号をＣＡＲＲＹ出力から出力する。また、レ
ンズＣＰＵ３０は、このシリアルクロックに同期して、
演算したデータを８ビツトバツフア５７のＳＩＳ入力に
出力する。The 8-bit buffer full signal generation circuit 62 receives a carry signal from the CARRY output of the octal counter 71 and generates a full signal. The octal counter 71 is the lens CPU 3
The clock pulse output from 0 is the serial clock C
Each time it is input to L, it counts up, and every time the digit goes up, a carry signal is output from the CARRY output. Further, the lens CPU 30 synchronizes with this serial clock,
The calculated data is output to the SIS input of the 8-bit buffer 57.
ＯＲゲート６３の出力は、インバータ６３ｂを介して８
ビツトバツフアフル信号発生回路６２のクリア端子ＣＬ
に接続されていて、クリア端子ＣＬのレベルが”Ｌ”レ
ベルに立ち下がると、８ビツトバツフアフル信号発生回
路６２がクリアされ、出力が初期状態に戻る。The output of the OR gate 63 is
Clear terminal CL of bit buffer full signal generation circuit 62
When the level of the clear terminal CL falls to the "L" level, the 8-bit buffer signal generating circuit 62 is cleared and the output returns to the initial state.
初期値／８ビットバッファ切換え回路６４は、２４ビツ
トシフトレジスタ５６に、初期値データをロードするか
、またはレンズＣＰＵ３０で演算され、８ビツトバツフ
ア５７にラッチされた演算データをロードするのかの切
換え動作を行なう。The initial value/8-bit buffer switching circuit 64 performs a switching operation to load the initial value data into the 24-bit shift register 56 or to load the calculated data calculated by the lens CPU 30 and latched into the 8-bit buffer 57. Let's do it.
初期値７８ビットバッファ切換え回路６４のＱ出力およ
びひ出力はデータロード回路５５に接続され、ＣＬ大入
力１羽端子に接続され、クロック人力はインバータ６４
ａを介してＳＣＫ端子に接続され、Ｄ入力には基準電圧
（“Ｈ”レベル）が入力されている。The Q and H outputs of the initial value 78-bit buffer switching circuit 64 are connected to the data load circuit 55 and to the CL large input terminal, and the clock input is connected to the inverter 64.
It is connected to the SCK terminal via a, and a reference voltage (“H” level) is input to the D input.
初期値／８ビットバッファ切換え回路６４は、初期状態
では一端子が“Ｌｏ“レベルなので、Ｑ出力が“Ｌ”レ
ベル、回出力が°゛Ｈ”レベルである。このレベル状態
において、初期値データが２４ビツトシフトレジスタ５
６にロードされる。In the initial value/8-bit buffer switching circuit 64, one terminal is at the "Lo" level in the initial state, so the Q output is at the "L" level and the output is at the °H level. In this level state, the initial value data is a 24-bit shift register 5
6.
その後、表示用ＣＰＵＩＩにより７端子が“Ｈ”レベル
立され、表示用ＣＰＵＩＩからのクロックパルスが立ち
上げると、Ｑ出力および回出力レベルが反転してラッチ
される。この状態で、８ビツトバツフア５７のデータが
２４ビツトシフトレジスタ５６にロード可能になる。Thereafter, the display CPU II sets the 7th terminal to the "H" level, and when the clock pulse from the display CPU II rises, the Q output and output levels are inverted and latched. In this state, the data in the 8-bit buffer 57 can be loaded into the 24-bit shift register 56.
２４ビツトシフトレジスタ５６のクロック入力には、表
示用ＣＰＵＩＩからのシリアルクロックが、−発註ＳＣ
Ｋキャンセル回路６５を介して入力される。この−発註
ＳＣＫキャンセル回路６５は、通信開始後、最初のクロ
ックパルスをキャンセルして２発目以降のクロックパル
スを２４ビツトシフトレジスタ５６に入力する。２４ビ
ツトシフトレジスタ５６は、このシリアルクロックによ
りシフト動作を行なう。The serial clock from the display CPU II is input to the clock input of the 24-bit shift register 56.
It is input via the K cancellation circuit 65. After the start of communication, the -note SCK cancel circuit 65 cancels the first clock pulse and inputs the second and subsequent clock pulses to the 24-bit shift register 56. The 24-bit shift register 56 performs a shift operation using this serial clock.
リアコンバータ（π）信号発生回路６６は、３バイトの
初期値データおよび１３バイトの演算データの転送が終
了したときに、ＵＰ／ＤＯＷＮカウンタ５８のカウント
値に基づいて、リアコンバータ（図示せず）のデータを
表示用ＣＰＵＩＩに転送させるリアコンバータ］Ｔ信号
（” Ｌ ”レベル）を出力する。このリアコンバータ
１信号により、２４ビツトシフトレジスタ５６と表示用
ＣＰＵ１ｌとの接続が解かれ、表示用ＣＰＵＩＩにはリ
アコンバータが接続される。この間、表示用ＣＰＵＩ
］とレンズインターフェース４１との間（ＤＡＴＡ端子
間）は、ハイインピーダンス状態に保持される。The rear converter (π) signal generation circuit 66 generates a rear converter (not shown) based on the count value of the UP/DOWN counter 58 when the transfer of 3 bytes of initial value data and 13 bytes of calculation data is completed. A rear converter which transfers the data to the display CPU II] outputs a T signal ("L" level). This rear converter 1 signal disconnects the 24-bit shift register 56 from the display CPU 1l, and connects the rear converter to the display CPU II. During this time, the display CPU
] and the lens interface 41 (between the DATA terminals) is maintained in a high impedance state.
リアコンバータ信号発生回路６６には、８ビットバッフ
ァフル信号発生回路６２の出力が入力されている。通常
ＴＴ信号は、２４ビツトシフトレジスタ５７が空になる
と出力されるが、ＬＰＯの場合のロードポイントもある
ので、この時バッファフルであれば、ゴＴ信号が出力し
ないようにするために、リアコンバータ信号発生回路６
６には、８ビヅトバツファフル信号発生回路６２の出力
が入力されている。The output of the 8-bit buffer full signal generation circuit 62 is input to the rear converter signal generation circuit 66 . Normally, the TT signal is output when the 24-bit shift register 57 becomes empty, but since there is also a load point in the case of LPO, if the buffer is full at this time, in order to prevent the GoT signal from being output, the rear Converter signal generation circuit 6
6, the output of the 8-bit buffered signal generation circuit 62 is inputted.
旧通信終了（ｍ）信号発生回路６７は、ＵＰ／ＤＯＷＮ
カウンタ５８のカウント値が１９バイト分のデータ転送
が終了したことを表わす値になったときに、旧通信を終
了するための旧通信終了信号−ｍ（“Ｌ”レベル）をＩ
１０ブロック５０の−ｆｉ入力に出力する。この信号に
より、レンズＣＰＵ３０は旧通信終了を知り、旧通信を
終了する。The old communication end (m) signal generation circuit 67 outputs UP/DOWN
When the count value of the counter 58 reaches a value indicating that data transfer of 19 bytes has been completed, the old communication end signal -m (“L” level) for ending the old communication is input to
10 is output to the -fi input of block 50. Based on this signal, the lens CPU 30 knows that the old communication has ended, and ends the old communication.
リセット回路６８は、レンズＣＰＵ３０をリセットする
リセット回路である。リセット回路６８のｉ端子には、
表示用ＣＰＵＩ １からリセットパルスがインバータ７
５等を介して入力され、ＤＡＴＡ入力には、表示用ＣＰ
ＵＩ］から新レンズであることを識別するパルスがＤＡ
ＴＡ端子を介して入力され、５ＴＯＰ人力には、レンズ
ＣＰＵ３０をスリーブモードにするストップ信号発生回
路６９のＱ出力が入力されている。The reset circuit 68 is a reset circuit that resets the lens CPU 30. The i terminal of the reset circuit 68 has
Reset pulse from display CPUI 1 to inverter 7
5, etc., and the DATA input is a display CP.
UI], the pulse that identifies the new lens is DA.
The signal is input via the TA terminal, and the Q output of the stop signal generation circuit 69 that puts the lens CPU 30 into the sleeve mode is input to the 5TOP manual input.
また、リセット回路６８のｍ出力は、
ｙ端子を介してレンズＣＰＵ３０のｙ端子に接続され、
ＣＲＥＳ出力は、デイレイコンデンサＣ１を介して接地
されている。したがってＣＲＥＳ出力は、”Ｈ”レベル
から“Ｌ”レベルに落ちる時間が所定時間遅延される。Further, the m output of the reset circuit 68 is connected to the y terminal of the lens CPU 30 via the y terminal,
The CRES output is grounded via a delay capacitor C1. Therefore, the time the CRES output falls from the "H" level to the "L" level is delayed by a predetermined period of time.
ストップ信号発生回路６９は、リセット回路６８を作動
させてレンズＣＰＵ３０をスリーブモードにするための
回路である。ストップ信号発生回路６９のＤ入力には、
８ビツトバツフア５７のＱ、出力が接続され、クロック
入力には、Ｉ１０ブロック５０の下端子が接続されてい
る。そして、Ｑ出力は、リセット回路６８の５ＴＯＰ入
力に接続されている。The stop signal generation circuit 69 is a circuit for activating the reset circuit 68 and putting the lens CPU 30 into sleeve mode. At the D input of the stop signal generation circuit 69,
The Q output of the 8-bit buffer 57 is connected, and the lower terminal of the I10 block 50 is connected to the clock input. The Q output is connected to the 5TOP input of the reset circuit 68.
シリアルクロック（ＳＣＫ ）切換え回路７０は、ＣＬ
Ｋ端子から出力されるクロックを、カメラボディ１の表
示用ＣＰＵＩＩから出力されるものと、レンズＣＰＵ３
０からのものとに択一的に切換えるクロック切換え回路
である。撮影レンズ２がカメラボディ１に装着されてい
る場合において、ＳＣＫ切換え回路７０は、レンズＣＰ
Ｕ３０からのシリアルクロックを、旧通信中はＣＬＫ出
力に出力し、新通信の際には表示用ＣＰＵＩＩに対して
出力する。The serial clock (SCK) switching circuit 70
The clock output from the K terminal, the clock output from the display CPU II of the camera body 1, and the clock output from the lens CPU 3.
This is a clock switching circuit that selectively switches from 0 to 0. When the photographing lens 2 is attached to the camera body 1, the SCK switching circuit 70 switches the lens CP
The serial clock from U30 is output to the CLK output during old communication, and is output to the display CPU II during new communication.
ＳＣＫ切換え回路７０のクロック入力には−旧か端子が
接続され、クロック入力には一■端子が接続され、Ｄ入
力には８ビツトバツフア５７のＱ。出力が接続されてい
る。また、Ｑ出力はＩ１０ブロック５０の５ＣＫＯＵＴ
端子に接続され、回出力はＩ１０ブロック５０の５ＣＫ
ＩＮ端子に接続されている。The -old terminal is connected to the clock input of the SCK switching circuit 70, the 1 terminal is connected to the clock input, and the Q terminal of the 8-bit buffer 57 is connected to the D input. Output is connected. Also, the Q output is 5CKOUT of I10 block 50.
Connected to the terminal, the output is 5CK of I10 block 50
Connected to the IN terminal.
ＳＣＫ切換え回路７０のＱ出力は、旧通信中は”Ｌ”レ
ベルであるが、旧通信が終了すると、８ビツトバツフア
５７のＱ。データが“Ｈ”レベルのときに、下端子のレ
ベルが立ち上がるとと“Ｈ”レベルに反転する。この反
転動作により、上記クロックの切換えが行なわれる。The Q output of the SCK switching circuit 70 is at "L" level during the old communication, but when the old communication is finished, the Q output of the 8-bit buffer 57 is set to "L" level. When the level of the lower terminal rises when the data is at the "H" level, it is inverted to the "H" level. This inversion operation causes the clock to be switched.
８進カウンタ７１のＣＬＫ入力には、ＣＬＫ端子からシ
リアルクロックが入力されていて、旧通信中はこのレン
ズＣＰＵ３０からのクロックをカウントする。８進カウ
ンタ７１のＣＡＲＲＹ出力からは、８パルス分カウント
する毎にキャリー信号が出力される。ＣＬ大入力はｌ端
子が接続されていて、初期状態においてリセットされる
。A serial clock is input from the CLK terminal to the CLK input of the octal counter 71, and the clock from the lens CPU 30 is counted during old communication. A carry signal is output from the CARRY output of the octal counter 71 every time eight pulses are counted. The CL large input is connected to the l terminal and is reset in the initial state.
デコーダ７２は、８進カウンタ７１のカウント値を受け
て、コード板データ選択回路７３が取り込むデータビッ
トをデコードする。コード板データ選択回路７３はその
デコードに同期して、プルアップバッファ回路５１を介
して距離コード板Ａ３６またはマクロコード４２のデー
タを選択してＤＡＴＡ端子から出力する。この選択され
たデータは、レンズＣＰＵ３０に取り込まれる。The decoder 72 receives the count value of the octal counter 71 and decodes the data bits taken in by the code board data selection circuit 73. In synchronization with the decoding, the code plate data selection circuit 73 selects the data of the distance code plate A36 or the macro code 42 via the pull-up buffer circuit 51 and outputs it from the DATA terminal. This selected data is taken into the lens CPU 30.
以上が、レンズインターフェース４１の構成および概略
の動作である。The above is the configuration and general operation of the lens interface 41.
「■１０ブロックＪ
次に、第５図を参照してＩ１０ブロック５０の詳細な構
成について説明する。10 Block J Next, the detailed configuration of the I10 block 50 will be explained with reference to FIG.
先ず、カメラボディ１の表示用ＣＰＵＩＩのＰ１２端子
と接続されるＲＥＳ端子、ＰＬＯ端子と接続される一■
端子およびｐＨ端子と接続されるＤＡＴＡ端子について
説明する。First, the RES terminal is connected to the P12 terminal of the display CPU II of the camera body 1, and the RES terminal is connected to the PLO terminal.
The terminal and the DATA terminal connected to the pH terminal will be explained.
ＲＥＳ端子は、インバータ７５を介して１出力に接続さ
れているので、ＲＥＳ端子のレベルは、反転されて了［
出力から出力される。このＲＥＳ端子には、表示用ＣＰ
ＵＩＩからリセット信号が出力される。Since the RES terminal is connected to the 1 output via the inverter 75, the level of the RES terminal is inverted and
Output from output. This RES terminal has a display CP
A reset signal is output from the UII.
ＲＥＳ端子とインバータ７５との間にはトランジスタＴ
ｒ３のエミッタが接続され、このトランジスタＴｒ３の
ベースは５ＬＣＴ３端子に接続され、コレクタは接地さ
れている。A transistor T is connected between the RES terminal and the inverter 75.
The emitter of transistor Tr3 is connected, the base of this transistor Tr3 is connected to the 5LCT3 terminal, and the collector is grounded.
了］端子は、インバータ７６を介してＡＮＤゲート７７
の一方の入力と、トライステートバッファ７８の入力と
、トライステートバッファ７９の出力とに接続されてい
る。ＡＮＤゲート７７の出力はＳＣＫ出力に接続され、
トライステートバッファ７８の出力およびトライステー
トバッファ７９の入力は、ＣＬＫ端子およびＣＬＫ出力
にそれぞれ接続されている。ＡＮＤゲート７７の他方の
入力には、［−人力が接続されている。terminal is connected to the AND gate 77 via the inverter 76.
, the input of tristate buffer 78 , and the output of tristate buffer 79 . The output of AND gate 77 is connected to the SCK output;
The output of tri-state buffer 78 and the input of tri-state buffer 79 are connected to a CLK terminal and a CLK output, respectively. The other input of the AND gate 77 is connected to [-manpower.
また、１端子には、トランジスタＴｒｉのエミッタが接
続され、トランジスタＴｒｉのベースは５ＬＣＴＩ端子
に接続され、コレクタは接地されている。Further, the emitter of the transistor Tri is connected to the 1 terminal, the base of the transistor Tri is connected to the 5LCTI terminal, and the collector is grounded.
ＤＡＴＡ端子は、トライステートバッファ８ｏの出力と
、マルチプレクサ８１の一対のデータ入力の方およびＤ
ＡＴＡ出力のそれぞれに接続されている。マルチプレク
サ８１の出力は、ＳＯ８端子に接続されている。The DATA terminal is connected to the output of the tristate buffer 8o, the pair of data inputs of the multiplexer 81, and the DATA terminal.
Connected to each of the ATA outputs. The output of multiplexer 81 is connected to the SO8 terminal.
次に、レンズＣＰＵ３０と接続されるＣＬＫ端子、 Ｓ
Ｏ８端子、 ＳＩＳ端子、１端子および一■端子につい
て説明する。Next, the CLK terminal connected to the lens CPU 30, S
The O8 terminal, SIS terminal, 1 terminal, and 1 terminal will be explained.
ＣＬＫ端子は、ＣＬＫ出力およびトライステートバッフ
ァ７９の入力に接続されている。このＣＬＫ端子は、レ
ンズＣＰＵ３０の１■端子との間でりロックパルスの入
出力を行なう。ＣＬに出力には、表示用ＣＰＵＩＩから
のクロックまたはレンズＣＰＵ３０からのクロックが出
力される。The CLK terminal is connected to the CLK output and the input of tri-state buffer 79. This CLK terminal inputs and outputs a lock pulse between it and the 1-terminal of the lens CPU 30. A clock from the display CPU II or a clock from the lens CPU 30 is output to CL.
ＣＬＫ端子、ＣＬＫ出力間と、一部下端子、インバータ
７６間との間に、互いに逆方向のトライステートバッフ
ァ７８．７９が並列に接続されている。Tri-state buffers 78 and 79 in opposite directions are connected in parallel between the CLK terminal and the CLK output, and between the partial lower terminal and the inverter 76.
したがってこれらにより、一部下端子とＣＬＫ出力との
断続、およびＣＬＫ端子と１端子との断続が、択一的に
制御される。Therefore, by these, the intermittent connection between the lower terminal and the CLK output and the intermittent connection between the CLK terminal and the 1st terminal are selectively controlled.
トライステートバッファ７９のコントロール入力には、
ＡＮＤゲート８３の出力が入力されている。ＡＮＤゲー
ト８３の一対の入力の一方は、ＡＮＤゲート８４の出力
に接続され、他方は５ＣＫＯＵＴ入力に接続されている
。ＡＮＤゲート８４の入力の一方には、インバータ８６
を介して−ｎ−人力が接続され、他方には７端子が接続
されている。The control input of the tri-state buffer 79 includes
The output of AND gate 83 is input. One of the pair of inputs of AND gate 83 is connected to the output of AND gate 84, and the other is connected to the 5CKOUT input. An inverter 86 is connected to one of the inputs of the AND gate 84.
-n-manpower is connected through the terminal, and 7 terminals are connected to the other terminal.
ＳＯ３端子は、マルチプレクサ８１の出力に接続されて
いる。マルチプレクサ８１のデータ入力の一方はＤＡＴ
Ａ端子に接続され、他方はＣ０ＤＥ入力に接続されてい
る。したがってＳＯ３端子からは、表示用ＣＰＵ１１ま
たはマクロコード部４２あるいは距離コード板Ａ３６か
らのデータが択一的に出力される。The SO3 terminal is connected to the output of multiplexer 81. One of the data inputs of multiplexer 81 is DAT.
One terminal is connected to the A terminal, and the other is connected to the C0DE input. Therefore, data from the display CPU 11, the macro code unit 42, or the distance code plate A36 is alternatively output from the SO3 terminal.
マルチプレクサ８１の一方の制御人力には一皿端子が接
続され、他方の制御入力にはインバータ９０を介してｍ
端子が接続されている。したがって、マルチプレクサ８
１の入力切換えは、１端子により行なわれる。て端子が
“Ｌ”レベルのときには、Ｃ０ＤＥ入力のデータがＳＯ
３端子から出力され、“Ｈ”レベルのときには、ＤＡＴ
Ａ端子のデータがＳＯ３端子から出力される。A one-plate terminal is connected to one control input of the multiplexer 81, and a m terminal is connected to the other control input via an inverter 90.
Terminals are connected. Therefore, multiplexer 8
One input switching is performed by one terminal. When the terminal is at “L” level, the data at the C0DE input is
3 terminal, and when it is at “H” level, DAT
The data of the A terminal is output from the SO3 terminal.
ＳＩＳ端子には、レンズＣＰＵ３０のＳＯ端から出力さ
れたデータが入力される。このＳＩＳ端子は、ＳＩＳ出
力およびマルチプレクサ８７の他方のデータ入力に接続
されている。したがってＳＩＳ端子は、マルチプレクサ
８７により、５ＯＯＴ入力との間で択一的にＤＡＴＡ端
子に接続される。また、 ＳＩＳ出力は、８ビツトバツ
フア５７のＳＩＳ入力に接続されている。したがって、
レンズＣＰＵ３０のＳＯ端子から出力されたデータは、
直接ＤＡＴＡ端子に、または２４ビツトシフトレジスタ
５６を介してＤＡＴＡ端子に出力される。Data output from the SO terminal of the lens CPU 30 is input to the SIS terminal. This SIS terminal is connected to the SIS output and the other data input of multiplexer 87. Therefore, the SIS terminal is alternatively connected to the DATA terminal by multiplexer 87 between the 5OOT input. Further, the SIS output is connected to the SIS input of the 8-bit buffer 57. therefore,
The data output from the SO terminal of the lens CPU 30 is
It is output directly to the DATA terminal or via the 24-bit shift register 56 to the DATA terminal.
下端子は、上述の通り、マルチプレクサ８１の一方の制
御入力および他方の制御入力にインバータ９０を介して
接続されているほか、ＡＮＤゲート８４の他方の入力に
接続されている。したがってこの１端子は、レンズイン
ターフェース４１か°らレンズＣＰＵ３０に送るデータ
を、コード板（マクロコード部４２および距離コード板
Ａ３６）のデータと、表示用ＣＰＵＩＩからのデータと
の間で選択する選択端子としての機能を有し、コード板
のデータをレンズＣＰＵ３０が入力するときには、１端
子とレンズＣＰＵ３０のＣＬＫ端子の接続を断つように
なっている。As described above, the lower terminal is connected to one control input and the other control input of the multiplexer 81 via the inverter 90, and is also connected to the other input of the AND gate 84. Therefore, this one terminal is a selection terminal for selecting data to be sent from the lens interface 41 to the lens CPU 30 between data on the code board (macro code section 42 and distance code board A36) and data from the display CPU II. When the lens CPU 30 inputs code board data, the connection between the first terminal and the CLK terminal of the lens CPU 30 is disconnected.
−双正端子は、インバータ８２を介してＯＲゲート８８
の入力に接続されている。これは、旧通信時以外のとき
に、トライステートバッファ８０の接続を制御する制御
端子として機能する。- the double positive terminal is connected to an OR gate 88 via an inverter 82;
is connected to the input of This functions as a control terminal for controlling the connection of the tri-state buffer 80 at times other than during old communication.
次に、初期状態、旧通信状態および新通信状態の各状態
において機能する端子のレベルについて説明する。Next, the levels of the terminals that function in each of the initial state, old communication state, and new communication state will be explained.
初期状態では、表示用ＣＰＵＩＩにより、リセットＲＥ
Ｓ端子およびシリアルクロックＴ端子が“Ｈ”レベルに
保たれる（第１０図の時刻ａよりも前の状態参照）。こ
の初期状態において、距離コード板Ａ３６、マクロコー
ド板４２等の初期値データが２４ビツトシフトレジスタ
５６にロードされる。In the initial state, the display CPU II resets RE.
The S terminal and the serial clock T terminal are kept at the "H" level (see the state before time a in FIG. 10). In this initial state, initial value data of the distance code plate A 36, macro code plate 42, etc. is loaded into the 24-bit shift register 56.
旧通信開始時には、リセットＲＥＳ端子からリセットパ
ルス（”Ｌ゛レベルが出力される。At the start of old communication, a reset pulse ("L" level) is output from the reset RES terminal.
方レンズＣＰＵ３０は、このリセットパルスを受けてイ
ニシャライズを行なう。この際、初期値設定レジスタ５
２にセットされた初期値が２４ビツトシフトレジスタ５
６にロードされる（第１０図の時刻ａ参照）。The lens CPU 30 receives this reset pulse and performs initialization. At this time, initial value setting register 5
The initial value set to 2 is the 24-bit shift register 5.
6 (see time a in FIG. 10).
７端子および一３ＯＥ端子は“Ｈ”レベルに保持され、
レンズＣＰＵ３０からのクロックパルスがＣＬＫ端子に
出力され、表示用ＣＰＵＩＩからのクロックパルスは了
］端子から出力される。この旧通信の間、］ηｉ入力お
よび１１入力のレベルは°°Ｈ°°である。この状態に
おいて、５ＯＯＴ入力に出力されたデータがＤＡＴＡ端
子から出力される。The 7th terminal and the 3rd OE terminal are held at “H” level,
A clock pulse from the lens CPU 30 is output to the CLK terminal, and a clock pulse from the display CPU II is output from the END] terminal. During this old communication, the level of the ]ηi and 11 inputs is °°H°°. In this state, the data output to the 5OOT input is output from the DATA terminal.
１６バイト分のデータ転送が終了すると、１１入力が”
Ｌ”レベルに落されて、５ＯＵＴ入力とＤＡＴＡ端子と
の接続が解除される。この間に、リアコンバータが装着
されているときにはリアコンバータから３バイト分のデ
ータが表示用ＣＰＵＩＩに出力される。When the data transfer for 16 bytes is completed, 11 inputs are "
L" level, and the connection between the 5OUT input and the DATA terminal is released. During this time, if the rear converter is installed, 3 bytes of data are output from the rear converter to the display CPU II.
１９バイト分の初期データ転送が終了すると、−ｎＴ］
丁入六入力Ｌ”レベルに落ちて、ＳＣＫ出力へのカメラ
ボディ１からのクロックパルスが遮断される。When the initial data transfer of 19 bytes is completed, -nT]
The six inputs fall to the L'' level, and the clock pulse from the camera body 1 to the SCK output is cut off.
「リセット回路ｊ
次に、第６図および第７図を参照して、リセット回路６
８の回路構成を、より詳細に説明する。"Reset circuit j" Next, with reference to FIGS. 6 and 7, the reset circuit 6
The circuit configuration of No. 8 will be explained in more detail.
１■入力にはＩ１０ブロック５０の一１’ｆｆｌ端子が
接続され、ＤＡＴＡ入力にはＩ１０ブロック５０のＤＡ
ＴＡ端子が接続され、５ＴＯＰ入力にはＳＴ叶倍信号発
生回路６９Ｑ出力が接続されている。そして、ｍ出力は
レンズＣＰＵ３０の−ｍ端子に接続され、ＣＲＥＳ出力
はデイレイコンデンサＣ１を介して接地されている。The 1'ffl terminal of the I10 block 50 is connected to the 1 input, and the DA of the I10 block 50 is connected to the DATA input.
The TA terminal is connected, and the ST multiplier signal generation circuit 69Q output is connected to the 5TOP input. The m output is connected to the -m terminal of the lens CPU 30, and the CRES output is grounded via the delay capacitor C1.
一口か入力は、ＮＡＮＤゲート９１の一対の入力の一方
およびプルダウン抵抗Ｒ１を介してＣＲＥＳ端子に接続
されている。ＮＡＮＤゲート９１の出力は、ＭＯＳ型電
界効果トランジスタＦＥＴＩのゲートに接続されている
。トランジスタＦＥＴＩのドレインは、抵抗Ｒ１とＣＲ
ＥＳ出力との間に接続され、ソースは接地されている。The input is connected to one of a pair of inputs of NAND gate 91 and to the CRES terminal via a pull-down resistor R1. The output of the NAND gate 91 is connected to the gate of a MOS field effect transistor FETI. The drain of transistor FETI is connected to resistor R1 and CR
The source is grounded.
抵抗Ｒ１とＣＲＥＳ出力との間は、直列のシュミットイ
ンバータ９３およびインバータ９４を介してＩ…出力端
子に接続されている。The resistor R1 and the CRES output are connected to the I... output terminal via a Schmitt inverter 93 and an inverter 94 in series.
ＤＡＴＡ入力端子は、ＯＲゲート９６の一対の入力の一
方に接続され、５ＴＯＰ入力端子はインバータ９５を介
してＯＲゲート９６の他方の入力に接続されている。そ
してＯＲゲート９６の出力は、ＮＡＮＤゲート９１の他
方の入力に接続されている。The DATA input terminal is connected to one of a pair of inputs of OR gate 96, and the 5TOP input terminal is connected to the other input of OR gate 96 via inverter 95. The output of OR gate 96 is connected to the other input of NAND gate 91.
このリセット回路６８におけるタイミングチャートを、
第７図に示した。初期状態では、ＲＥＳ端子およびＤＡ
ＴＡ端子が“Ｈ”レベル、ｌ’ｔ”［ｌＫ端子、５ＴＯ
Ｐ端子およびｍ端子は゛°Ｌ°゛レベルである。The timing chart for this reset circuit 68 is as follows:
It is shown in Figure 7. In the initial state, the RES terminal and DA
TA terminal is “H” level, l’t” [lK terminal, 5TO
The P terminal and the m terminal are at the "L" level.
ＲＥＳ端子（Ｆ ｍ１ｎ３端子）が表示用ＣＰＵＩＩに
より“Ｌ”レベルに立ち下げられると、このＲＥＳ端子
のレベルがインバータ７５により反転されるので、−ロ
ゴ端子が“Ｈ”レベルに立ち上がる。これにより、ＣＲ
ＥＳ入力が”Ｈ”レベルに上がり、Ｉ７出力はシュミッ
トインバータ９３およびインバータ９４を通って“Ｈ”
レベルに立ち上がる。When the RES terminal (F m1n3 terminal) is pulled down to the "L" level by the display CPU II, the level of this RES terminal is inverted by the inverter 75, so that the -logo terminal rises to the "H" level. As a result, CR
The ES input rises to "H" level, and the I7 output goes to "H" through Schmitt inverter 93 and inverter 94.
rise to the level.
上記状態においては、ＤＡＴＡ端子レベルが立ち下がっ
ても、ＯＲゲート９６の出力は°Ｈ”レベルのまま維持
され、ＮＡＮＤゲート９１の出力が“Ｌ”レベルのまま
維持されて電界効果トランジスタＦＥＴＩのオフ状態が
維持されるので、ｍ端子は”Ｈ”レベルに維持される。In the above state, even if the DATA terminal level falls, the output of the OR gate 96 remains at the "H" level, and the output of the NAND gate 91 remains at the "L" level, turning off the field effect transistor FETI. Since the state is maintained, the m terminal is maintained at the "H" level.
５ＴＯＰ端子（ストップ信号発生回路６９のＱ出力）が
”、Ｈ”レベルになった状態でＤＡＴＡ人力が“Ｌ”
レベルに立ち下がると、ＯＲゲート９６の出力が゛Ｌ°
゛レベルに変わり、ＮＡＮＤゲート９１の出力が“Ｈ”
レベルに変わって電界効果トランジスタＦＥＴＩがオン
するので、ｍ端子が°゛Ｌ°゛Ｌ°゛レベル。これによ
りレンズＣＰＵ３０には、リセットがかかる。When the 5TOP terminal (Q output of the stop signal generation circuit 69) is at the "H" level, the DATA input is "L".
When it falls to the level, the output of the OR gate 96 becomes ゛L°
The output of the NAND gate 91 changes to “H” level.
Since the field effect transistor FETI is turned on in response to the change to the level, the m terminal is at the °゛L°゛L°゛ level. This causes the lens CPU 30 to be reset.
Ｆ２４ビツトシフトレジスタ」
次に、第８図〜第９図および第６表を参照して、データ
ロード回路５５．２４ビツトシフトレジスタ５６の構成
およびロード態様を説明する。F24-Bit Shift Register" Next, the configuration and loading mode of the data load circuit 55 and 24-bit shift register 56 will be described with reference to FIGS. 8 to 9 and Table 6.
第９図のフリップフロップＦＦＩ〜ＦＦ８は、２４ビツ
トシフトレジスタ５６の最初の８ ｂｉｔ分のフリップ
フロップであり、これは、第８図のＮｏ、 １〜８のフ
リップフロップに対応する。Flip-flops FFI to FF8 in FIG. 9 are flip-flops for the first 8 bits of the 24-bit shift register 56, and correspond to flip-flops No. 1 to 8 in FIG.
ＬＰ３ 、 ＬＰ４端子にはそれぞれ、ロードポイント
用デコーダ５９から、８ビツトバツフア５７のデータを
ロードポイントＬＰ３またはＬＰ４にロードするときに
択一的にロードポイントパルス（”Ｈ”レベル）が出力
される。When loading the data of the 8-bit buffer 57 to the load point LP3 or LP4, a load point pulse ("H" level) is output from the load point decoder 59 to the LP3 and LP4 terminals, respectively.
ＬＤ端子には、ロード時にロードパルス発生回路６１か
ら叶ゲート６３を介してロードパルス（“Ｈ”レベル）
が出力される。The LD terminal receives a load pulse (“H” level) from the load pulse generation circuit 61 via the leaf gate 63 during loading.
is output.
１端子には、表示用ＣＰＵＩＩからＩ１０ブロック５０
の一旧３端子を介してリセットパルスが入力される。1 terminal has a display CPU II to I10 block 50.
A reset pulse is input through three terminals, one old and one terminal.
ＳＣＫ ’端子には、Ｉ１０ブロック５０のＳＣＫ端子
から、−発註ＳＣＫキャンセル回路６５を介してシリア
ルクロックパルスが入力される。A serial clock pulse is input to the SCK' terminal from the SCK terminal of the I10 block 50 via the SCK cancellation circuit 65.
口端子およびＱ端子はにそれぞれ、初期値／８ビットバ
ッファ切換え回路６４の口出力およびＱ出力が接続され
ている。The output and Q output of the initial value/8-bit buffer switching circuit 64 are connected to the output terminal and the Q terminal, respectively.
第１段目のフリップフロップＦＦＩのＤ入力は接地され
、第２段目以降のフリップフロップＦＦ２〜ＦＦｇのＤ
入力には、前段のフリップフロップＦＦＩ〜ＦＦ７のＱ
出力が接続されている。このように第１段目のフリップ
フロップＦＦＩのＤ入力が接地されているので、フリッ
プフロップＦＦＩのＱ出力の初期値は°°Ｌ°°レベル
である。The D input of the first-stage flip-flop FFI is grounded, and the D input of the second-stage and subsequent flip-flops FF2 to FFg is grounded.
The input is the Q of the previous stage flip-flops FFI to FF7.
Output is connected. Since the D input of the first stage flip-flop FFI is thus grounded, the initial value of the Q output of the flip-flop FFI is at the °°L°° level.
各フリップフロップＦＦＩ〜ＦＦ８のプリセットＰＲ入
力には、データロード回路５５からのデータパルスが人
力され、クリアＣＬ入力には、プリセットＰＲ入力のデ
ータ（レベル）をラッチするクリアパルスが入力される
。A data pulse from the data load circuit 55 is manually input to the preset PR input of each flip-flop FFI to FF8, and a clear pulse for latching the data (level) of the preset PR input is input to the clear CL input.
また、各フリップフロップＦＦｌ−ＦＦ８は、ＳＣに端
子から入力されるクロックパルスの立ち上りによってシ
フト動作を行なう。Further, each of the flip-flops FF1 to FF8 performs a shift operation according to the rising edge of a clock pulse inputted from a terminal to SC.
フリップフロップＦＦ２〜ＦＦ４の周辺回路構成は、第
１段目のフリップフロップＦＦＩの周辺回路構成と同様
であり、フリップフロップＦＦ６〜ＦＦ８の周辺回路構
成は、第５段目のフリップフロップＦＦ５の周辺回路構
成と同様なので、第１段目および第５段目のフリップフ
ロップＦＦＩ 、 ＦＦ５の周辺の構成について説明す
る。The peripheral circuit configuration of flip-flops FF2 to FF4 is the same as that of flip-flop FFI in the first stage, and the peripheral circuit configuration of flip-flops FF6 to FF8 is the same as that of flip-flop FF5 in the fifth stage. Since the configuration is similar to that of the first stage, the configuration around the first and fifth stage flip-flops FFI and FF5 will be described.
１バイト単位のデータの各ｂｉｔは、Ｑｏ−Ｑ。Each bit of 1-byte data is Qo-Q.
出力から、論理ゲート群を介して対応する各フッツブフ
ロップＦＦのプリセットＰＲ入力から入力される。初期
値設定レジスタ５２および８ビツトバツフア５７のＱ。From the output, it is inputted from the preset PR input of each corresponding foot-flop FF via a group of logic gates. Q of initial value setting register 52 and 8-bit buffer 57;
−Ｑ、データは、それぞれ論理ゲートを介してフリップ
フロップＦＦＩ〜ＦＦ８のプリセット入力に入力される
。-Q and data are respectively input to preset inputs of flip-flops FFI to FF8 via logic gates.
第１段目のＡＮＤゲート１０１Ａの一方の人力には口端
子が接続され、他方の入力には、初期値設定レジスタの
出力端子であるｌＮｌＴ２３端子が接続されている。し
たがってこのＡＮＤゲート１ＯＩＡは、ｌＮｌＴ２３端
子の初期値データをフリップフロップＦＦＩに出力する
。The mouth terminal is connected to one input terminal of the first-stage AND gate 101A, and the INIT23 terminal, which is the output terminal of the initial value setting register, is connected to the other input terminal. Therefore, this AND gate 1OIA outputs the initial value data of the INIT23 terminal to the flip-flop FFI.
第１段目の他方のＡＮＤゲートｌ０ＩＢの３個の入力に
は、左側から、ＬＰ４端子、８ビツトバツフア５７のＱ
０端子および初期値／８ビツトバッファ切換回路６４の
Ｑ端子が接続されている。したがってＡＮＤゲートｌ０
ＩＢは、８ビツトバツフア５７の００端子のデータをフ
リップフロップＦＦＩに出力する。The three inputs of the other AND gate l0IB in the first stage include, from the left, the LP4 terminal and the Q of the 8-bit buffer 57.
0 terminal and the Q terminal of the initial value/8-bit buffer switching circuit 64 are connected. Therefore, AND gate l0
IB outputs the data at the 00 terminal of the 8-bit buffer 57 to the flip-flop FFI.
５段目のＡＮＤゲー１−１０５Ａの一方の入力は、 Ａ
ＮＤゲート１０１Ａの一方の入力と同様に口端子に接続
され、他方の入力には、初期値設定レジスタ５２のデー
タ出力端子であるｌＮｌＴ１９端子が接続されている。One input of the 5th stage AND game 1-105A is A
Like one input of the ND gate 101A, it is connected to the mouth terminal, and the other input is connected to the INIT19 terminal, which is the data output terminal of the initial value setting register 52.
したがってＡＮＤゲート１０５Ａは、ｌＮｌＴ１９端子
の初期値データをフリップフロップＦＦ５に出力する。Therefore, the AND gate 105A outputs the initial value data of the INIT19 terminal to the flip-flop FF5.
５段目のＡＮＤゲート１０５Ｂの３個の人力には、図に
おいて左端からＬＰ４端子、８ビツトバツフア５７のＱ
４端子および初期値／８ビツトバッファ切換回路６４の
Ｑ端子が接続されている。したがってＡＮＤゲート１０
５Ｂは、８ビツトバツフア５７のＱ４端子のデータをフ
リップフロップＦＦ５に出力する。The three terminals of the AND gate 105B in the fifth stage include the LP4 terminal and the Q of the 8-bit buffer 57 from the left end in the figure.
4 terminal and the Q terminal of the initial value/8-bit buffer switching circuit 64 are connected. Therefore AND gate 10
5B outputs the data at the Q4 terminal of the 8-bit buffer 57 to the flip-flop FF5.
ＡＮＤゲート１０５Ｇの３個の入力には、図において左
側からＬＰ３端子、８ビツトバツフア５７のＱ。The three inputs of the AND gate 105G include the LP3 terminal and the Q of the 8-bit buffer 57 from the left in the figure.
端子および初期値／８ビツトバッファ切換回路６４のＱ
端子が接続されている。したがってＡＮＤゲート１０５
Ｃは、８ビツトバツフア５７のＱＯ端子のデータをフリ
ップフロップＦＦ５に出力する。Q of terminal and initial value/8-bit buffer switching circuit 64
Terminals are connected. Therefore AND gate 105
C outputs the data at the QO terminal of the 8-bit buffer 57 to the flip-flop FF5.
以上の通り、ＡＮＤゲー１−１０１Ａ、１０５Ａは、初
期値データをフリップフロップＦＦＩ 、 ＦＦ５にロ
ードし、 ＡＮＤゲート１０１Ｂは、８ビツトバツフア
５７のＱｏのデータをフリップフロップＦＦＩにロード
し、 ＡＮＤゲート１０５Ｂは、８ビツトバツフア５７
の０４のデータを、 ＡＮＤゲート１０５Ｇは、８ビツ
トバツフア５７のＱ。のデータをそれぞれフリップフロ
ップＦＦ５にロードする。As described above, AND gate 1-101A and 105A load initial value data into flip-flops FFI and FF5, AND gate 101B loads Qo data of 8-bit buffer 57 into flip-flop FFI, and AND gate 105B loads initial value data into flip-flops FFI and FF5. , 8 bit buffer 57
The AND gate 105G outputs the data of 04 of the 8-bit buffer 57. data are loaded into flip-flop FF5.
以上の通りこの回路は、２４ビツトの初期値データを対
応する各フリップフロップＦＦにロードし、さら８ビツ
トバツフア５７のＱＯ〜Ｑ６のデータを、４ビット段階
で右にシフトさせた所定の位置にロードし得る構成であ
る。As described above, this circuit loads 24-bit initial value data into each corresponding flip-flop FF, and then loads the data from QO to Q6 of the 8-bit buffer 57 to a predetermined position shifted to the right in 4-bit steps. This is a possible configuration.
ＡＮＤゲートｌ０ＩＡ、 ｌ０ＩＢの出力は、ＯＲゲ
ートＩｌｌの一対の入力の一方にそれぞれ接続されてい
る。The outputs of AND gates 10IA and 10IB are each connected to one of a pair of inputs of OR gate Ill.
したがってＡＮＤゲートｌ０ＩＡ、 ｌ０ＩＢの一方の
出力が“Ｈ”レベルになると、ＯＲゲート１１１の出力
が“Ｈ”レベルになる。Therefore, when one output of AND gates 10IA and 10IB goes to "H" level, the output of OR gate 111 goes to "H" level.
ＡＮＤゲート１０５Ａ、１０５Ｂ、１０５Ｃの出力は、
ＯＲゲート１１５の入力の一つに接続されている。した
がってＡＮＤゲート１０５Ａ、 １０５Ｂ、１０５Ｃの
出力の一つが“Ｈ”レベルになると、ＯＲゲート１１５
の出力が“Ｈ”レベルになる。The outputs of AND gates 105A, 105B, and 105C are:
It is connected to one of the inputs of OR gate 115. Therefore, when one of the outputs of AND gates 105A, 105B, and 105C becomes "H" level, OR gate 115
The output becomes "H" level.
ＯＲゲート１１１の出力は、ＮＡＮＤゲート１２１の一
対の入力の一方、およびインバータ１３１を介してＮＡ
ＮＤゲート１４１の一対の入力の一方に接続されている
。ＮＡＮＤゲート１２１およびＮＡＮＤゲート１４１の
他方の入力にはそれぞれ、ＯＲゲート１５２の出力が接
続されている。そして、ＮＡＮＤゲート１２１の出力は
プリセットＰＲ入力に接続され、ＮＡＮＤゲート１４１
の出力はＣＬ大入力接続されている。The output of the OR gate 111 is connected to one of the pair of inputs of the NAND gate 121 and to the NAND gate via the inverter 131.
It is connected to one of a pair of inputs of ND gate 141. The output of an OR gate 152 is connected to the other input of the NAND gate 121 and the NAND gate 141, respectively. The output of the NAND gate 121 is then connected to the preset PR input, and the output of the NAND gate 141 is connected to the preset PR input.
The output of is connected to the CL large input.
同様に、ＯＲゲート１１５の出力は、ＮＡＮＤゲート１
２５の一対の入力の一方およびインバータ１３５を介し
て、ＮＡＮＤゲート１４５の一対の入力の一方に接続さ
れている。ＮＡＮＤゲート１２５およびＮＡＮＤゲート
１４５の他方の入力にはそれぞれ、ＯＲゲート１５６の
出力が接続されている。そして、ＮＡＮＤゲート１２５
および１４５の出力はそれぞれ、フリップフロップＦＦ
５のプリセットＰＲ入力およびＣＬ大入力入力される。Similarly, the output of OR gate 115 is NAND gate 1
25 and, via an inverter 135, to one of a pair of inputs of a NAND gate 145. The output of OR gate 156 is connected to the other inputs of NAND gate 125 and NAND gate 145, respectively. And NAND gate 125
and 145 outputs are flip-flop FFs, respectively.
5 preset PR input and CL large input are input.
したがってＮＡＮＤゲート１２１の出力は、ＯＲゲート
１５２の出力が“Ｈ”で、ＯＲゲート１１１の出力が”
Ｈ”のときに“Ｌ”レベルになり、” Ｈ” レベル
のデータがフリップフロップＦＦＩにロードされる。Therefore, the output of the NAND gate 121 is "H", the output of the OR gate 152 is "H", and the output of the OR gate 111 is "H".
When it is "H", it becomes "L" level, and "H" level data is loaded into flip-flop FFI.
また、ＮＡＮＤゲート１４１の出力は、ＯＲゲート１５
２の出力が“Ｈ”で、かつＯＲゲート１１１の出力が”
Ｌ”のときに“Ｌ”レベルとなり、” Ｌ ”レベルの
データがフリップフロップＦＦＩにロードされる。Further, the output of the NAND gate 141 is the output of the OR gate 15.
2 is “H” and the output of OR gate 111 is “H”.
When it is "L", it becomes "L" level, and "L" level data is loaded into flip-flop FFI.
一方、ＮＡＮＤゲート１２５の出力は、ＯＲゲート１５
６の出力が°゛Ｈ”で、ＯＲゲート１１５の出力が“Ｈ
”のときに°°Ｌ”レベルになって、“Ｈ”レベルのデ
ータがフリップフロップＦＦ５にロードされる。On the other hand, the output of the NAND gate 125 is
The output of the OR gate 115 is “H” and the output of the OR gate 115 is “H”.
”, the level becomes °°L, and data at the “H” level is loaded into the flip-flop FF5.
また、ＮＡＮＤゲート１４５の出力は、ＯＲゲート１５
６の出力が“Ｈ”で、かつＯＲゲート１１５の出力が“
Ｌ”のときに“Ｌ″ルベルなって”Ｌ”レベルのデータ
がフリップフロップＦＦ５にロードされる。Further, the output of the NAND gate 145 is the output of the OR gate 15.
6 is “H” and the output of OR gate 115 is “H”.
When the level is "L", the data at the "L" level is loaded into the flip-flop FF5.
ＬＰ３端子は、 ＡＮＤゲート１０５Ｃの入力の１個と
、ＯＲゲート１５４の一対の入力の一方に接続されてい
る。ＯＲゲート１５４の他方の入力にはＬＰ４端子が接
続されている。したがって、ＬＰ３ 、 ＬＰ４端子の
一方が°゛Ｈ°°Ｈ°°レベル、ＯＲゲート１５４の出
力は°°Ｈ″レベルになる。The LP3 terminal is connected to one input of AND gate 105C and one of a pair of inputs of OR gate 154. The other input of the OR gate 154 is connected to the LP4 terminal. Therefore, one of the LP3 and LP4 terminals is at the °°H°H° level, and the output of the OR gate 154 is at the °°H'' level.
ＯＲゲート１５４の出力は、 ＡＮＤゲート１５５の
一対の入力の一方に入力されている。ＡＮＤゲート１５
５の他方の入力には、ＬＤ端子が接続されている。The output of OR gate 154 is input to one of a pair of inputs of AND gate 155. AND gate 15
The other input of 5 is connected to the LD terminal.
したがってＡＮＤゲート１５５は、ＬＰ３端子またはＬ
Ｐ４端子の出力の一方が°゛Ｈ”レベルになり、かつＬ
Ｄ端子のレベルが“Ｈ”になったときに出力が“Ｈ”レ
ベルとなる。Therefore, the AND gate 155 is connected to the LP3 terminal or the L
One of the outputs of the P4 terminal becomes °゛H” level, and
When the level of the D terminal becomes "H", the output becomes "H" level.
ＡＮＤゲート１５５の出力は、ＯＲゲート１５６の一対
の入力の一方に入力されている。ＯＲゲート１５Ｂの他
方の入力には、インバータ１５３を介して１端子が接続
されている。ＯＲゲート１５６の出力は、前述の通り、
ＮＡＮＤゲート１２５ 、１４５の一方の入力に接続さ
れている。The output of AND gate 155 is input to one of a pair of inputs of OR gate 156. One terminal is connected to the other input of the OR gate 15B via an inverter 153. The output of the OR gate 156 is as described above.
It is connected to one input of NAND gates 125 and 145.
ＬＰ４端子は、ＡＮＤゲート１５１の一方の入力、ＯＲ
ゲート１５４の一方の人力およびＡＮＤゲート１０５Ｂ
およびＡＮＤゲートｌ０ＩＢの入力の一個に接続されて
いる。LP4 terminal is one input of AND gate 151, OR
Human power on one side of gate 154 and AND gate 105B
and one of the inputs of AND gate 10IB.
ＬＤ端子は、 ＡＮＤゲート１５１およびＡＮＤゲート
１５５の他方の入力に接続されている。The LD terminal is connected to the other input of AND gate 151 and AND gate 155.
］■端子は、インバータ１５３を介して、ＯＲゲー１−
１５２ 、１５６の一方の入力にそれぞれ接続されてい
る。] ■The terminal is connected to the OR gate 1- through the inverter 153.
152 and 156, respectively.
ＳＣＫ端子はシフト動作を行なわせるクロック端子であ
って、フリップフロップＦＦＩ〜ＦＦ８のクロック入力
に接続されている。The SCK terminal is a clock terminal for performing a shift operation, and is connected to the clock inputs of flip-flops FFI to FF8.
ｍ端子およびＱ端子は、初期値データをロードするか、
８ビツトバツフア５７の出力データをロードするかを選
択する端子で、口端子は、 ＡＮＤゲートｌ０ＩＡ、１
０５Ａの一方の入力に接続され、Ｑ端子は、 ＡＮＤゲ
ート１０１Ｂ、１０５Ｂ、１０５Ｃの入力の一つに接続
されている。The m terminal and Q terminal can be loaded with initial value data or
This is a terminal for selecting whether to load the output data of the 8-bit buffer 57, and the terminal is AND gate l0IA, 1
05A, and the Q terminal is connected to one of the inputs of AND gates 101B, 105B, and 105C.
ｒ旧通信におけるデータのロード動作」次に、第９図に
示したロード回路の、旧通信時におけるデータロード動
作について説明する。第１０図は、同ロード動作のタイ
ミングチャートである。4. Data Loading Operation in Old Communication Next, the data loading operation of the load circuit shown in FIG. 9 in old communication will be described. FIG. 10 is a timing chart of the same loading operation.
初期状態では、ＲＥＳ端子、ｍ端子および口端子が“Ｈ
”レベルであるから、フリップフロップＦＦＩ〜ＦＦ８
には、ＩＮＩＴ２３〜ｌＮｌＴ１６端子の初期値データ
がロードされる。In the initial state, the RES terminal, m terminal and mouth terminal are “H”.
``Since it is a level, flip-flops FFI to FF8
is loaded with initial value data of the INIT23 to INIT16 terminals.
ＲＥＳ端子が°“Ｌ”レベルに立ち下がり、丁Ｓ端子が
“Ｈ”レベルに立ち上がると、初期値データのロードが
終了する（時刻ａ）。When the RES terminal falls to the "L" level and the S terminal rises to the "H" level, loading of the initial value data ends (time a).
続いて、カメラボディ１からのシリアルクロックか−’
１ｆｆｉ端子から出力される。ＵＰ／ＤＯＷＮカウンタ
５８は、このクロックパルスのカウントを開始する。Next, the serial clock from camera body 1.
It is output from the 1ffi terminal. UP/DOWN counter 58 begins counting this clock pulse.
一発目ＳＣＫキャンセル回路６５は、入力されたＳＣＫ
クロックパルスのうち、最初の一発目をキャンセルして
２発目からＳＣＫ ’クロックパルスとして２４ビツト
シフトレジスタ５６に出力する。このＳＣＫクロックパ
ルスにより、フリップフロップＦＦのシフト動作が始ま
る。The first SCK cancel circuit 65 receives the input SCK
Among the clock pulses, the first one is canceled and the second one is outputted to the 24-bit shift register 56 as an SCK' clock pulse. This SCK clock pulse starts the shift operation of flip-flop FF.
また、初期値／８ビツトバッファ切換回路６４のＣＬ大
入力入力される］■パルスが°“Ｈ”レベルになるので
、］■クロックパルスが立ち上がると、Ｑ、σ出力が反
転して、Ｑ出力が°°Ｈ”に、回出力が“Ｌ”レベルに
なり、８ビツトバツフア５７のＱｏ〜Ｑ、端子のデータ
がロード可能になる（時刻ｂ）。In addition, the CL high input of the initial value/8-bit buffer switching circuit 64 is input]. Since the pulse becomes the "H" level, ]. When the clock pulse rises, the Q and σ outputs are inverted, and the Q output becomes "°°H", the output becomes "L" level, and the data at the terminals Qo to Q of the 8-bit buffer 57 can be loaded (time b).
７個のＳＣＫ ’パルスがフリップフロップＦＦに入力
されると、フリップフロップＦＦｌ−ＦＦ８は空になる
。ここでＵＰ／ＤＯＷＮカウンタ５８のカウント値が７
になると、ロードパルス発生用デコーダ５９は、ｍクロ
ックパルスの８個目の立ち下がりによりＬＰ４パルスを
立ち上げて“Ｈ”レベルに保持する。この状態で８進カ
ウンタ７１からキャリー信号が出力されると、ロードパ
ルス発生回路６１を介して“Ｈ”レベルのＬＤロードパ
ルスが出力され、８ビツトバツフア５７のＱ０〜Ｑ７端
子データがフリップフロップＦＦＩ〜ＦＦ８にロードさ
れる。When seven SCK' pulses are input to flip-flop FF, flip-flops FFl-FF8 become empty. Here, the count value of the UP/DOWN counter 58 is 7.
Then, the load pulse generation decoder 59 raises the LP4 pulse at the eighth falling edge of the m clock pulse and holds it at the "H" level. When a carry signal is output from the octal counter 71 in this state, an LD load pulse of "H" level is output via the load pulse generation circuit 61, and the Q0 to Q7 terminal data of the 8-bit buffer 57 is transferred to the flip-flops FFI to FFI. Loaded into FF8.
しかし本実施例では、この時点では８ビツトバツフア５
７がフルになっていないので８進カウンタ７１からキャ
リー信号が出す、８ビツトバツフア５７のデータはロー
ドされない。However, in this embodiment, at this point, the 8-bit buffer 5
7 is not full, the data in the 8-bit buffer 57, which is output by the carry signal from the octal counter 71, is not loaded.
さらにｍクロックパルスの出力が継続されて初期値デー
タがシフトされる。Ｔｆｆクロックパルスが１２２個目
立ち下がりを生じたら、ロードポイント用デコーダ５９
は、ＬＰ４パルスを立ち下げ、ＬＰ３パルスを立ち上げ
る（時刻ｄ）。これにより、フリップフロップＦＦ５〜
ＦＦ８にＱ０〜Ｑ３端子のデータロードが可能になる。Furthermore, the output of m clock pulses is continued to shift the initial value data. When the Tff clock pulse falls 122 times, the load point decoder 59
, the LP4 pulse falls and the LP3 pulse rises (time d). As a result, flip-flop FF5~
It becomes possible to load data from terminals Q0 to Q3 into FF8.
なお、Ｑ４〜Ｑ、端子データは、フリップフロップＦＦ
８よりも後段のフリップフロップＦＦにロード可能な状
態となっている。In addition, Q4 to Q, terminal data are flip-flop FF
It is in a state where it can be loaded into the flip-flop FF in the stage subsequent to 8.
このとき、８ビツトバツフア５７がフルになって８進カ
ウンタ７１からキャリーパルスが出力されているときに
は、ロードパルス発生用デコーダ６０からロードパルス
が出力されるので、ＬＤロードパルスが立ち上がる。こ
れにより、フリップフロップＦＦ５〜ＦＦ８にＱ。〜Ｑ
３端子のデータがロードされる（時刻ｅ）。このロード
により、ＵＰ／ＤＯＷＮカウンタ５８のカウント値は８
デクリメントされ、「１３」から「５」に戻る。At this time, when the 8-bit buffer 57 is full and the carry pulse is being output from the octal counter 71, the load pulse is output from the load pulse generation decoder 60, so the LD load pulse rises. This causes Q to flip-flops FF5 to FF8. ~Q
3 terminal data is loaded (time e). With this load, the count value of the UP/DOWN counter 58 becomes 8.
It is decremented and returns from "13" to "5".
さらに、−五１′クロックパルスが４個出力されて、Ｕ
Ｐ／ＤＯＷＮカウンタ５８のカウント値が７から８に変
わるときのＳＣＫクロックパルスの立ち下がりによりＬ
Ｐ４パルスが立ち上がり、ロードポイントＬＰ４にデー
タのロードが可能な状態となる（時刻ｈ）。Furthermore, four -51' clock pulses are output, and U
Low due to the fall of the SCK clock pulse when the count value of the P/DOWN counter 58 changes from 7 to 8.
The P4 pulse rises and data can be loaded to the load point LP4 (time h).
ＬＤパルスが出力されると、８進カウンタ７１がらキャ
リー信号が出力され、Ｑ０〜Ｑ７端子のデータがフリッ
プフロップＦＦＩ〜ＦＦ８にロードされる（時刻ｉ）。When the LD pulse is output, a carry signal is output from the octal counter 71, and the data at the terminals Q0 to Q7 are loaded into the flip-flops FFI to FF8 (time i).
以上のハード的動作を繰り返すことにより、先ず、３バ
イトの初期値データが２４ビツトシフトレジスタ５６に
ロードされ、これらのデータが２４ビツトシフトレジス
タ５６から１ ｂｉｔずつシフトされながらシリアルに
出力され、ＤＡＴＡ端子を介してカメラボディ１ （表
示用ＣＰＵＩＩ）に転送される。By repeating the above hardware operations, first, 3 bytes of initial value data are loaded into the 24-bit shift register 56, and these data are output serially from the 24-bit shift register 56 while being shifted 1 bit at a time. The data is transferred to the camera body 1 (display CPU II) via the terminal.
そして、この初期値データのロードおよびシフト動作を
している間に、レンズＣＰ ’Ｕ ３０は所定の演算を
実行する。そして演算データが、上記の通り８ビツトバ
ツフア５７から２４ビツトシフトレジスタ５６に１バイ
ト単位でロードされ、初期値データ群に引き続いて２４
ビツトシフトレジスタ５６からカメラボディ１側に転送
される。While the initial value data is being loaded and shifted, the lens CP'U 30 executes a predetermined calculation. Then, the calculation data is loaded from the 8-bit buffer 57 to the 24-bit shift register 56 in 1-byte units as described above, and 24-bit shift register 56 is loaded following the initial value data group.
The data is transferred from the bit shift register 56 to the camera body 1 side.
３バイトの初期値データ群および１３バイトの演算デー
タの転送が終了すると、リアコンバータ信号発生回路６
６から゛Ｌ゛°レベルのゴ丁パルスが出力され、５ＯＯ
Ｔ端子とＤＡＴＡ端子との接続が断たれる。この遮断後
に、リアコンバータが装着されているときにはリアコン
バータの３バイト分のデータが、レンズＣＰＵ３０のク
ロックに同期してカメラボディ１側に転送される。When the transfer of the 3-byte initial value data group and the 13-byte calculation data is completed, the rear converter signal generation circuit 6
Gocho pulse of ゛L゛° level is output from 6, and 5OO
The connection between the T terminal and the DATA terminal is broken. After this shutoff, when the rear converter is attached, 3 bytes of data from the rear converter is transferred to the camera body 1 side in synchronization with the clock of the lens CPU 30.
この３バイトのリアコンバータデータ転送が終了すると
、旧通信終了信号発生回路６７から旧通信終了τ−■パ
ルス（” Ｌ ”レベル）が出力され、旧通信が終了す
る。なお、リアコンバータが装着されていなくても、１
９バイト分のデータ転送時間が経過してから旧通信終了
−ロＴ■■パルスが出力される。When this 3-byte rear converter data transfer is completed, the old communication end signal generating circuit 67 outputs the old communication end τ-■ pulse ("L" level), and the old communication ends. Note that even if the rear converter is not installed, 1
After the data transfer time for 9 bytes has elapsed, the old communication end - RO T■■ pulse is output.
旧通信終了信号（−口ＴｒＴパルス）が出力されると、
この信号を入力したレンズＣＰＵ３０は新通信経の準備
を開始し、表示用ＣＰＵＩＩから出力される新旧切換え
コマンドを受けると、アクノリッジ信号を出してから次
の動作に入る。When the old communication end signal (-TrT pulse) is output,
Upon receiving this signal, the lens CPU 30 starts preparing for a new communication line, and when it receives the old/new switching command output from the display CPU II, it issues an acknowledge signal and then starts the next operation.
次に、新通信時の動作について説明する。旧通信が終了
した状態では、表示用ＣＰＵＩＩは、Ｃ０ＮＴ端子、］
■端子およびＤＡＴＡ端子を°°Ｈ°゛レベルに保ち、
ＲＥＳ端子を°゛Ｌ゛°Ｌ゛°レベルいる。Next, the operation at the time of new communication will be explained. When the old communication has ended, the display CPU II is connected to the C0NT terminal, ]
■Keep the terminal and DATA terminal at °°H°゛ level,
Set the RES terminal to °゛L゛°L゛° level.
一部レンズＣＰＵ３０は、ＳＩ端子（ｓｒｓ端子）ＳＯ
端子（ＳＯＳ端子）およびＰ４３端子（π端子）および
Ｐ４０端子（−訂了端子）を°゛Ｈ°゛Ｈ°゛レベルレ
ンズＣＰＵ３０には、ＤＡＴＡ端子からの入力を受付は
得る状態になっている。Some lens CPU30 has SI terminal (srs terminal) SO
The terminal (SOS terminal), P43 terminal (π terminal), and P40 terminal (-correction terminal) are connected to the °゛H°゛H°゛ level lens CPU 30 is in a state where it can receive input from the DATA terminal. .
表示用ＣＰＵＩＩは、新通信開始時に、ＤＡＴＡ端子レ
ベルを“Ｌ″′に立ち下げて立ち上げ、新ボディである
ことを識別する新ボディ信号を撮影レンズ２（レンズＣ
ＰＵ３０）に送る。するとレンズＣＰＵ３０は、下を°
°Ｌ°°レベルに落としてクロックをＣＬＫ端子に出力
し、 ＳＩＳ端子に一部下切換えデータを出力してレン
ズ側のクロックを１端子に出力可能な状態に切換え、Ｓ
Ｏ３端子からコード板３６．４２のデータを入力して上
記旧通信終了時の状態に戻る。At the start of new communication, the display CPU II lowers the DATA terminal level to "L"' and starts up, and sends a new body signal that identifies the new body to the photographing lens 2 (lens C).
PU30). Then, the lens CPU 30
The clock is output to the CLK terminal by lowering it to the °L°° level, the partial lower switching data is output to the SIS terminal, and the clock on the lens side is switched to a state where it can be output to one terminal.
Input the data of code board 36.42 from the O3 terminal and return to the state at the end of the old communication.
表示用ＣＰＵ１１は、レンズＣＰＵ３０から必要なデー
タを入力するとき、またはレンズＣＰＵ３０に所定の制
御させるときには、レンズＣＰＵ３０から出力されるＣ
ＬＫクロックに同期させて、ＤＡＴＡ端子に所定の命令
コードを出力する。この命令コードを受けたレンズＣＰ
Ｌ１３０は、受信アクノリッジ信号をＤＡＴＡ端子に出
力するとともに、受信したコードに応じて、所定の演算
等を実行し、演算データをＳＩＳ端子に出力する。ＳＩ
Ｓ端子に出力されたデータ信号は、第５図に示すように
、マルチプレクサ８７を介してＤＡＴＡ端子に出力され
、表示用ＣＰＵＩＩに入力される。The display CPU 11 uses the C output from the lens CPU 30 when inputting necessary data from the lens CPU 30 or when causing the lens CPU 30 to perform predetermined control.
A predetermined instruction code is output to the DATA terminal in synchronization with the LK clock. Lens CP that received this instruction code
L130 outputs a reception acknowledge signal to the DATA terminal, performs a predetermined calculation, etc. according to the received code, and outputs the calculated data to the SIS terminal. S.I.
The data signal outputted to the S terminal is outputted to the DATA terminal via the multiplexer 87, as shown in FIG. 5, and inputted to the display CPU II.
以上本実施例では、演算を要しない初期値データをデー
タ３バイトとしたが、これに限定されず、２バイトでも
、４バイトでも何バイトでもよい。シフトレジスタは、
上記初期値データに合わせて、または関係な（２４ビツ
トシフトレジスタ５６以外のもので構成できる。例えば
、１６ビツトあるいは３２ビツトシフトレジスタ等にす
ることもできる。In this embodiment, the initial value data that does not require calculation is 3 bytes, but it is not limited to this, and may be 2 bytes, 4 bytes, or any number of bytes. The shift register is
It can be configured with something other than the 24-bit shift register 56 in accordance with or related to the above initial value data. For example, it can also be a 16-bit or 32-bit shift register.
（以下余白）
次に、本カメラシステムの主要動作について、フローチ
ャートを参照してより詳細に説明する。(Left below) Next, the main operations of this camera system will be described in more detail with reference to flowcharts.
ｒ表示用ｃｐｕのタイマールーチン」
表示用Ｃ，ＰＵ］、１のメイン動作（タイマールーチン
）について、第１２図に示した動作フローチャートを参
照して説明する。なおこの動作は、表示用ＣＰＵＩＩの
内部ＲＯＭに格納されたプログラムに基づいて、表示用
ＣＰＵＩＩにより実行される。The main operation (timer routine) of display CPU 1 will be described with reference to the operation flowchart shown in FIG. 12. Note that this operation is executed by the display CPU II based on a program stored in the internal ROM of the display CPU II.
表示用ｃｐｕｉｉは、先ずロックスイッチＳＷＬの０Ｎ
１０ＦＦをチエツクし、オフのときにはスイッチによる
割込みを禁止して、ロックフラグＦ ＬＯＣＫの状態か
らレンズ収納が完了しているかどうかをチエツクする（
８１１〜５１４）。For the display cpuii, first set the lock switch SWL to 0N.
10FF is checked, and when it is off, interrupts by the switch are prohibited, and from the state of the lock flag FLOCK, it is checked whether the lens storage is completed (
811-514).
多（の撮影レンズは、フォーカシング、ズーミングによ
りレンズの全長が変化する。したがって、撮影しないと
きには、撮影レンズの全長をできるだけ短くした方が、
収納および持ち運びに便利である。The total length of a multi-lens lens changes depending on focusing and zooming.Therefore, when not shooting, it is better to keep the total length of the lens as short as possible.
Convenient to store and carry.
そこで、このカメラシステムでは、ロックスイッチＳＷ
Ｌがオフされた時点で、オートフォーカス機構３１およ
びオートパワーズーム機構３２により、撮影レンズ２を
最もコンパクトな状態に自動的に収納する。Therefore, in this camera system, the lock switch
When L is turned off, the autofocus mechanism 31 and the auto power zoom mechanism 32 automatically store the photographic lens 2 in the most compact state.
しかし、ロックスイッチＳＷＬのオフがレンズ収納を意
図したものでない場合がある。例えば、焦点距離および
ピントをそのままにした状態で待機していたい場合等に
は、省電力のためにロックスイッチＳＷＬをオフするこ
とがある。このときにレンズが自動収納してしまうと、
撮影するときに再度焦点距離およびピントを調整しなお
さなければならず、面倒である。However, there are cases where the turning off of the lock switch SWL is not intended for lens storage. For example, when the camera wants to stand by with the focal length and focus unchanged, the lock switch SWL may be turned off to save power. If the lens automatically retracts at this time,
When photographing, the focal length and focus must be readjusted, which is troublesome.
そこで、このカメラシステムでは、ロックスイッチＳＷ
Ｌがオンからオフに切換えられたときにその時の焦点距
離およびピントを記憶して収納動作を行なう。そして、
再度ロックスイッチＳＷＬがオンされたときに、収納前
のレンズ状態に自動的に復帰する構成としである。この
ように構成すれば、ロックスイッチＳＷＬのオフが収納
を意図する場合であってもしない場合であっても、いず
れにしても不都合が無くなる。Therefore, in this camera system, the lock switch
When L is switched from on to off, the focal length and focus at that time are stored and the storage operation is performed. and,
When the lock switch SWL is turned on again, the lens is configured to automatically return to the state before storage. With this configuration, there will be no inconvenience whether the lock switch SWL is turned off with the intention of storage or not.
このカメラシステムでは、オートフォーカス機構３１に
関する収納および復帰動作はメインＣＰＵｌ０が制御し
、パワーズーム機構３２に関する収納および復帰動作は
レンズＣＰＵ３０が制御する。但し、メインＣＰＵ １
０とレンズＣＰＵ３０とには必要なときにのみ電源が供
給され、不要時には電源が落されているため、収納、復
帰のデータは、常時動作している表示用ＣＰＵＩＩが管
理する。In this camera system, the main CPU 10 controls the storage and return operations for the autofocus mechanism 31, and the lens CPU 30 controls the storage and return operations for the power zoom mechanism 32. However, main CPU 1
Since power is supplied to the lens CPU 30 and lens CPU 30 only when necessary, and the power is turned off when not necessary, the display CPU II, which is constantly operating, manages storage and return data.
ステップ３１５〜Ｓ１８はレンズ収納処理である。ズー
ミングはレンズＣＰＵ３０が管理するので、収納動作に
関するコマンドコード９０ＨをレンズＣＰＵ３０に対し
て送出するとともに、ズームコード板３７から収納前の
焦点距離データを入力する。オートフォーカス機構３１
はカメラボディ１側で制御するので、ステップＳ１７の
ＡＦ収納サブルーチンにおいてメインＣＰＵｌ０により
処理する。Steps 315 to S18 are lens storage processing. Since zooming is managed by the lens CPU 30, a command code 90H related to the storage operation is sent to the lens CPU 30, and focal length data before storage is input from the zoom code board 37. Autofocus mechanism 31
Since this is controlled on the camera body 1 side, it is processed by the main CPU 10 in the AF storage subroutine of step S17.
ＡＦ収納が終了すると、ロックフラグＦ ＬＯＣＫを降
ろして（「Ｏ」にして）ステップＳ１９に進む（８１８
）。なお、撮影レンズ２が収納されていた場合には、ロ
ックフラグＦ ＬＯＣＫが「０」なので、上記ステップ
ＳＬ５〜Ｓ１８をスキップする。When the AF storage is completed, the lock flag F LOCK is lowered (set to "O") and the process proceeds to step S19 (818
). Note that if the photographic lens 2 is stored, the lock flag F LOCK is "0", so steps SL5 to S18 are skipped.
ステップＳ１９では、Ｐ１６端子（Ｃ０ＮＴ端子）を“
Ｌ”レベルに落してレンズＣＰｔＪ３０の電源を落し、
さらにＬＣＤ１２の電源をオフした後（Ｓ２０）、タイ
マー処理により、１２５ｍ５の周期でこのタイマールー
チンを実行する（８２１〜５２３）。ロックスイッチＳ
ＷＬがオフの間は、このタイマー処理による間欠処理を
繰り返している。In step S19, the P16 terminal (C0NT terminal) is
L” level and power off the lens CPtJ30.
Furthermore, after the power to the LCD 12 is turned off (S20), this timer routine is executed at a cycle of 125 m5 by timer processing (821-523). lock switch S
While WL is off, intermittent processing using this timer processing is repeated.
ステップＳ１２の処理時にロックスイッチＳＷＬがオン
されていた場合には、表示用ＣＰＵＩＩは、ステップＳ
２４でロックフラグＦ ＬＯＣＫの状態をチエツクし、
これが「０」であればメインＣＰＵｌ０によりＡＦ復帰
処理を実行して撮影レンズのピントを収納前と同じ状態
に復帰させる。If the lock switch SWL is turned on at the time of processing in step S12, the display CPU II
Check the state of the lock flag FLOCK at 24,
If this is "0", the main CPU 10 executes AF recovery processing to return the focus of the photographing lens to the same state as before storage.
ステップ５２６においては、レンズデータ入力処理をコ
ールしていかなるレンズが装着されているかを判断する
とともに、必要ないし可能であれば、レンズＣＰＵ３０
にズーム機構の復帰動作を行なわせる。In step 526, a lens data input process is called to determine what kind of lens is attached, and if necessary or possible, the lens CPU 30
to perform the return operation of the zoom mechanism.
データ入力処理が終了すると、ステップＳ２７において
、測光スイッチＳＷＳおよびレリーズスイッチＳＷＲに
よる割込みを許可してレリーズ可能状態としてからステ
ップＳ２８に処理を進める。When the data input process is completed, in step S27, interrupts by the photometry switch SWS and the release switch SWR are allowed to enter a release enabled state, and then the process proceeds to step S28.
そして、ステップＳ２８〜Ｓ３５においては、モードス
イッチＳＷＭ、ドライブスイッチＳＷ叶、露出補正スイ
ッチｓｗｘｖおよびアップダウンスイッチ５ＷＵＰ、Ｄ
Ｎが操作されたときに、その操作に応じたモード等の変
更処理と、選択されたモードの表示処理を行なう。In steps S28 to S35, the mode switch SWM, drive switch SW, exposure compensation switch swxv, and up/down switches 5WUP and D
When N is operated, processing for changing the mode etc. according to the operation and display processing for the selected mode are performed.
モードスイッチＳＷＭ等のいずれもが操作されていない
とき、あるいはそのスイッチ操作が終了したときには、
ステップ３２１〜Ｓ２３に進んでタイマー処理による間
欠動作に入る。When none of the mode switches SWM etc. are operated or when the switch operation is completed,
Proceeding to steps 321 to S23, intermittent operation by timer processing begins.
ｒレンズデータの入力処理」
次に、タイマールーチンのステップＳ２６でコールされ
るレンズデータの入力処理に関するサブルーチンについ
て、第１３図に示した動作フローチャートおよび第１１
図のタイムチャートに基づいて説明する。この処理は、
表示用ＣＰＬ１１１により実行される。r Lens data input processing'' Next, regarding the subroutine related to lens data input processing called in step S26 of the timer routine, the operation flowchart shown in FIG.
The explanation will be based on the time chart shown in the figure. This process is
This is executed by the display CPL 111.
先ず、レンズ判別用の３個のレンズ種別フラグＦＡＥ、
ＦＣＰＵ 、 ＦＬＲＯＭ、 ＦＮＯを「０」
にセットする（Ｓ４０）。ここで、フラグＦＡＥは、レ
ンズＲＯＭを備えない従来の旧ＡＥレンズであることを
識別し、フラグＦ ＣＰＵは、レンズＣＰＵを備えた新
ＣＰＵレンズ、例えば第１．３図等に示したレンズＣＰ
Ｕ３０を備えた本実施例の撮影レンズ２であることを識
別する。フラグＦ ＬＲＯＭは、レンズＲＯＭを備えた
従来のＡＥレンズであることを識別し、フラグＦＮＯは
、レンズが装着されていないこと、またはＮＧの場合を
識別するフラグＦである。First, three lens type flags FAE for lens discrimination,
Set FCPU, FLROM, FNO to “0”
(S40). Here, the flag FAE identifies a conventional old AE lens without a lens ROM, and the flag F CPU identifies a new CPU lens equipped with a lens CPU, such as the lens CP shown in FIG. 1.3.
It is identified that the photographing lens 2 of this embodiment is equipped with U30. The flag F LROM identifies that it is a conventional AE lens equipped with a lens ROM, and the flag FNO is a flag F that identifies that the lens is not attached or is NG.
次に、ロックフラグＦ ＬＯＣＫが立っているかどうか
をチエツクし、立っていなければステップＳ４２に進み
、立っていればステップＳ４９にスキップする。Next, it is checked whether the lock flag FLOCK is set. If it is not set, the process advances to step S42, and if it is set, the process skips to step S49.
ステップＳ４２では、撮影レンズ２との間でシリアル通
信に使用するＰＩＯ〜Ｐ１２端子を入力モードに設定し
、次にＰ１６端子（Ｃｏｎｔ接点）のレベルを入力して
チエツクする（Ｓ４３．５４４）。In step S42, the PIO to P12 terminals used for serial communication with the photographic lens 2 are set to input mode, and then the level of the P16 terminal (Cont contact) is input and checked (S43.544).
装着されたＣＯＮ丁接点接点けられていない場合には、
ボディ側Ｃ０ＮＴ接点がレンズ側マウント面に接触して
ＧＮＤレベルになるので、レンズＲＯＭをもたない旧Ａ
Ｅレンズであることが分かる。If the installed CON contacts are not connected,
The C0NT contact on the body side contacts the lens side mount surface and becomes GND level, so the old A does not have a lens ROM.
It can be seen that it is an E lens.
旧ＡＥレンズのときには、Ｐｌｏ−Ｐ１５端子のレベル
を入力して、開放Ｆナンバー、最小紋りＦナンバーに関
するデータおよび絞りＡ／Ｍ切換えデータを読み込み、
旧ＡＥレンズフラグＦＡＥを立ててリターンする（Ｓ４
５．５４６）。For old AE lenses, input the level of the Plo-P15 terminal, read data regarding the open F number, minimum fringe F number, and aperture A/M switching data.
Set the old AE lens flag FAE and return (S4
5.546).
Ｃａｎｔ接点が“Ｈ”レベルのときには、撮影レンズが
装着されていないが、レンズデータを有するレンズであ
る。そこで、Ｐ１６端子を“Ｌ”レベルに下げて撮影レ
ンズへの電源を落し、Ｐ１０〜Ｐ１５端子のレベルを入
力する＜５４８）。When the Cant contact is at the "H" level, the photographing lens is not attached, but the lens has lens data. Therefore, the P16 terminal is lowered to the "L" level to turn off the power to the photographing lens, and the levels of the P10 to P15 terminals are inputted (<548).
第３図に示すように、レンズ側Ｆ ｍ１ｎｉ〜Ｆ ｍ１
ｎ３接点にトランジスタＴｒが接続されているときには
、オンするトランジスタＴｒとしないトランジスタＴｒ
の組み合わせにより変わるレンズ側Ｆｍ１ｎｉ〜Ｆ ｍ
１ｎ３接点レベルの組み合わせにより開放Ｆナンバーが
分かり、スイッチＳ Ｗ Ｆ ｍａｘｉ、ＳＷＦ ｍａ
ｘ２の０Ｎ１０ＦＦにより変わるレンズ側Ｆｍａｘｌお
よＵ Ｆ ｍａｘ２接点レベルの組み合わせにより最大
Ｆナンバーが分かり、さらに絞りＡ／Ｍ接点のレベルに
より絞りがオートかマニュアルかが分かる。As shown in Fig. 3, the lens side F m1ni ~ F m1
When the transistor Tr is connected to the n3 contact, the transistor Tr is turned on and the transistor Tr is not turned on.
Lens side Fm1ni~Fm changes depending on the combination of
The open F number can be determined by the combination of 1n3 contact levels, and the switches S W F maxi and SWF ma
The maximum F number can be determined by the combination of the lens side Fmaxl and UFmax2 contact levels, which change with x2's 0N10FF, and whether the aperture is automatic or manual can be determined by the aperture A/M contact level.
ここで、ＰＩＯ〜Ｐ１４端子がすべて°゛Ｈ°゛Ｈ°゛
レベルどうかをチエツクし、すべて“°Ｈ゛。Here, check whether all the PIO to P14 terminals are at "H" level, and all are "H".
レベルであれば、レンズが装着されていないと判断し、
ノーレンズフラグＦＮＯを立ててリターンする（Ｓ４８
−２．５５２）。If it is level, it is determined that the lens is not attached.
Set no lens flag FNO and return (S48
-2.552).
Ｐ１０〜Ｐ１４端子のうち、１個でも“Ｌ”レベルのも
のがあれば、Ｐ１６端子を“Ｈルベルにしてレンズ側へ
給電し、レンズｃＰＵ、レンズＲＯＭを作動可能状態と
してからＰＩＯ〜Ｐ１４端子のレベルを入力する（Ｓ４
９．５５０）。If even one of the P10 to P14 terminals is at the "L" level, set the P16 terminal to the "H" level and supply power to the lens side, make the lens cPU and lens ROM ready for operation, and then switch the PIO to P14 terminals. Enter the level (S4
9.550).
そして、ＰＩＯ〜Ｐ１２端子がすべて”Ｈ”レベルであ
るかどうかをチエツクし、すべて“Ｈ”レベルであれば
、レンズが装着されていないか、ノーマルレンズなので
、ノーレンズフラグＦＮＯを立ててリターンする（Ｓ５
１．５５２）。Then, check whether all PIO to P12 terminals are at "H" level. If all are at "H" level, the lens is not attached or it is a normal lens, so set the no lens flag FNO and return. (S5
1.552).
いずれかのＰＩＯ〜ＰＬ２端子が“Ｌ”レベルであれば
、ＰＩ３、Ｐ１４端子のレベルが双方ともに°゛Ｈ”レ
ベルであるかどうかをチエツクする。双方ともに“Ｈ″
ルベルときには、レンズ（レンズＲＯＭ、レンズＣＰＵ
）が故障していると考えられるので、ノーレンズフラグ
ＦＮＯを立ててリターンする（Ｓ５３．５５２）。If any of the PIO to PL2 terminals is at the "L" level, check whether the levels at the PI3 and P14 terminals are both at the "H" level. Both are "H".
When using the lens (lens ROM, lens CPU)
) is considered to be out of order, the no-lens flag FNO is set and the process returns (S53.552).
Ｐ］３、Ｐ１４端子の少な（とも一方が“Ｌ”レベルで
あれば、新通信が可能な新ＡＥレンズ（撮影レンズ２）
なので、ＰＩＯ端子のレベルを” Ｌ ”レベルに落し
、ｐＨ、Ｐ１２端子をシリアル通信モードにセットして
ステップＳ５６に進む（８５３〜５５５）。P]3, P14 terminals are low (if one of them is at "L" level, a new AE lens (taking lens 2) capable of new communication
Therefore, the level of the PIO terminal is lowered to the "L" level, the pH and P12 terminals are set to serial communication mode, and the process proceeds to step S56 (853-555).
ステップＳ５６では、ロックフラグＦ ＬＯＣＫが立っ
ているかどうかをチエツクし、立っていなければステッ
プＳ５７に進み、立っていればステップＳ６６にスキッ
プする。In step S56, it is checked whether the lock flag FLOCK is set. If it is not set, the process advances to step S57, and if it is set, the process skips to step S66.
ステップＳ５７では、旧通信により１６バイトのレンズ
データおよび３バイトのリアコンバータデータを入力す
る。In step S57, 16 bytes of lens data and 3 bytes of rear converter data are input using the old communication.
旧通信によるデータ入力が終了すると、そのデータの一
部からレンズＣＰＵを備えた新レンズ（撮影レンズ２）
かどうかを判断し、新レンズでなければレンズＲＯＭを
備えた従来のＡＥレンズなので、フラグＦ ＬＲＯＭを
立ててリターンする（Ｓ５７−２、Ｓ ５７−３）。When the data input using the old communication is completed, a new lens (taking lens 2) equipped with a lens CPU is selected from part of the data.
If it is not a new lens, it is a conventional AE lens equipped with a lens ROM, so the flag FLROM is set and the process returns (S57-2, S57-3).
一方、新レンズであれば、新旧切換え信号をＤＡＴＡ端
子に出力し、レンズ側からアクノリッジ信号を受けてレ
ンズ側にクロック要求信号を出力してレンズＣＰＵ３０
にクロックを出力させる（Ｓ５８．５５９）。On the other hand, if it is a new lens, a new/old switching signal is output to the DATA terminal, an acknowledge signal is received from the lens side, a clock request signal is output to the lens side, and the lens CPU 30
outputs a clock (S58.559).
次に、レンズ復帰命令コード９１Ｈを送出してレンズＣ
ＰＵ３０にパワーズーム機構復帰動作を行なわぜ、レン
ズＣＰＵ３０からアクノリッジ信号が出力されるのを待
つ（Ｓ６１．５６２）。Next, send the lens return command code 91H and return the lens C.
The PU 30 performs a power zoom mechanism return operation and waits for an acknowledge signal to be output from the lens CPU 30 (S61.562).
アクノリッジ信号を受けたら、収納前焦点距離データを
送出してレンズＣＰＵ３０のパワーズーム処理を行なわ
せる（ステップ５６３）。そして、この処理の終了を、
レンズＣＰＵ３０からアクノリッジ信号が出力されるこ
とで知り、ロックフラグＦ ＬＯＣＫを立ててステップ
Ｓ６６に進む（Ｓ６４．５６５）。When the acknowledge signal is received, the pre-storage focal length data is sent to cause the lens CPU 30 to perform power zoom processing (step 563). Then, the end of this process is
Knowing this when an acknowledge signal is output from the lens CPU 30, the lock flag FLOCK is set and the process proceeds to step S66 (S64.565).
ステップ３６６では、クロック要求信号を送出してレン
ズＣＰｔＪ３０からクロックを出力させる。そして、そ
のクロックに同期させて命令コード６０Ｈを送出し、レ
ンズＣＰＵ３０からアクノリッジ信号が送出されるのを
待つ（Ｓ６７．５６８）。命令コード６０Ｈは、レンズ
側のスイッチ設定データ、パワーホールド要求信号等を
含むレンズ情報を読出すためのコードである。In step 366, a clock request signal is sent to cause the lens CPtJ30 to output a clock. Then, it sends out the instruction code 60H in synchronization with the clock, and waits for an acknowledge signal to be sent from the lens CPU 30 (S67.568). The instruction code 60H is a code for reading lens information including lens-side switch setting data, power hold request signal, and the like.
アクノリッジ信号を受けると、その後にレンズＣＰＵ３
０から送出されるレンズ情報を受信する（Ｓ６９）。こ
の受信終了を、レンズＣＰＵ３０が出力する送信終了ア
クノリッジ信号を受信することにより知る（Ｓ７０）。After receiving the acknowledge signal, the lens CPU3
The lens information transmitted from 0 is received (S69). The end of this reception is known by receiving the transmission end acknowledge signal output by the lens CPU 30 (S70).
送信終了アクノリッジ信号を受信したら、パワーホール
ドの要求があるかどうかをチエツクする（Ｓ７１）。要
求があれば、レンズＣＰＵ３０にクロックの送出を要求
し、Ｐ１８端子を“Ｈ”レベルにしてレンズＣＰＵ３０
からアクノリッジ信号が出力されるのを待つ（８７２〜
５７４）。Upon receiving the transmission end acknowledge signal, it is checked whether there is a request for power hold (S71). If there is a request, the lens CPU 30 is requested to send the clock, and the P18 terminal is set to "H" level.
Wait for an acknowledge signal to be output from (872~
574).
アクノリッジ信号を受けたら、パワーホールドオンコー
ド９２Ｈを送出してステップＳ８１に進む（３７５）。When the acknowledge signal is received, the power hold on code 92H is sent out and the process proceeds to step S81 (375).
一方、ステップＳ７１でパワーホールドの要求がなかっ
たときにはクロックの送出を要求し、レンズＣＰＵ３０
から出力されるクロックに同期させてパワーホールドオ
フコード９３Ｈを送出する（８７６．５７７）。そして
、レンズＣＰＵ３０から受信アクノリッジ信号が出力さ
れるのを待つ（Ｓ７８）。On the other hand, if there is no power hold request in step S71, a clock transmission is requested and the lens CPU 30
The power hold-off code 93H is sent out in synchronization with the clock output from (876.577). Then, it waits for a reception acknowledge signal to be output from the lens CPU 30 (S78).
受信アクノリッジ信号を受けたら、所定時間待ってから
Ｐ１８端子を“Ｌ”レベルに落としてＰＺモータ３４へ
の紹電を断ち、ステップＳ８１に進む（Ｓ８０）。When receiving the reception acknowledge signal, after waiting for a predetermined time, the P18 terminal is lowered to the "L" level to cut off the power supply to the PZ motor 34, and the process proceeds to step S81 (S80).
ステップＳ８１ではレンズＣＰＵ３０にクロックを要求
し、そのクロックに同期させてレンズ情報２を要求する
コード６１Ｈを送出し、受信アクノリッジ信号が出力さ
れるのを待つ（Ｓ８２．５８３）。In step S81, a clock is requested from the lens CPU 30, and in synchronization with the clock, a code 61H requesting lens information 2 is sent out, and the process waits for a reception acknowledge signal to be output (S82.583).
受信アクノリッジ信号を受信したら、次に送られてくる
レンズ情報２を受信し、送信終了のアクノリッジ信号を
受信するまで待つ（Ｓ８４．５８５）。After receiving the reception acknowledge signal, it receives the lens information 2 that is sent next, and waits until it receives an acknowledge signal indicating the end of transmission (S84.585).
送信終了アクノリッジ信号を受信したらクロックを要求
し、レンズＣＰＵ３０から出力されるクロックに同期さ
せて、すべてのデータを要求するコード３３Ｈを送出し
、受信アクノリッジ信号が送られてくるのを待つ（８８
６〜８８８）。Upon receiving the transmission end acknowledge signal, it requests a clock, synchronizes it with the clock output from the lens CPU 30, sends a code 33H requesting all data, and waits for the reception acknowledge signal to be sent (88
6-888).
受信アクノリッジ信号を受信したら、その後に送信され
る１６バイト分のデータを入力し、送信終了アクノリッ
ジ信号を受信するまで待つ（Ｓ８９．５９０）。After receiving the reception acknowledge signal, it inputs the 16 bytes of data that will be transmitted thereafter, and waits until it receives the transmission end acknowledge signal (S89.590).
送信終了アクノリッジ信号を受信したら、パワーホール
ド要求があるかどうかをチエツクし、要求があれば新Ｃ
ＰＬＩレンズフラグＦＣＰυを立ててリターンする（Ｓ
９１．５９５）。When the transmission end acknowledge signal is received, check whether there is a power hold request, and if there is a request, a new C
Set the PLI lens flag FCPυ and return (S
91.595).
要求がなければ、クロックを要求し、所定のコードを送
信して、受信アクノリッジ信号を受信するまで待ってか
らリターンする（８９２〜５９４）。If there is no request, it requests a clock, transmits a predetermined code, waits until it receives a reception acknowledge signal, and then returns (892-594).
ｒレンズＣＰＵのメインルーチンＪ
レンズＣＰＵ３０は、表示用ＣＰＵＩＩによりＣｏｎｔ
接点を介して電力供給を受け、Ｃｏｎｔ接点が“Ｈ”レ
ベルになった後に、ＲＥＳ端子が°’ Ｌ、 ”レベル
に変わってリセット回路６８がリセットを解除すること
によって起動する。Main routine J of the r lens CPU The lens CPU 30 uses the display CPU II to
After power is supplied through the contact and the Cont contact goes to the "H" level, the RES terminal changes to the "L" level and the reset circuit 68 releases the reset, thereby starting up.
先ずレンズＣＰＵ３０は、すべての割込みを禁止した後
にイニシャライズを行なう（Ｓ１００．５１０１）。First, the lens CPU 30 initializes after prohibiting all interrupts (S100.5101).
イニシャライズ終了後、レンズインターフ二一ス４１か
ら旧通信終了信号が出力されているかとうか（Ｗ信号が
°゛Ｌ°゛Ｌ°゛レベル）をチエツクし、旧通信終了信
号が出力されていればストップフラグＦＳＴＯＰを立て
て、レンズＣＰＵ割込み処理に入る（Ｓ１０２．５１０
３）。After initialization, check whether the old communication end signal is output from the lens interface 41 (the W signal is at the °゛L°゛L°゛ level), and if the old communication end signal is output. Sets the stop flag FSTOP and enters lens CPU interrupt processing (S102.510
3).
旧通信終了信号が出力されていなければ、旧通信中なの
で、各スイッチの状態を入力してＲＡＭにメモリし、所
定の演算を順に実行する（Ｓ１０５．５１０６）。この
間に、カメラボディ１からのクロックにより初期値デー
タが２４ビツトシフトレジスタ５６に並列ロードされ、
順にシフトされてシリアルに出力されている。If the old communication end signal is not output, the old communication is in progress, so the status of each switch is input and stored in the RAM, and predetermined calculations are executed in order (S105.5106). During this time, initial value data is loaded in parallel into the 24-bit shift register 56 by the clock from the camera body 1.
They are shifted in order and output serially.
レンズＣＰＵ３０は、所定の演算が終了する毎に、演算
結果（演算データ）をレンズインターフェース４１に出
力する。レンズインターフェース４１に出力された演算
データは、前述の通り、ハード的に２４ビツトシフトレ
ジスタ５６にロードされ、順番にＴ１０ブロツク５０を
介して表示用ＣＰｔＪ１１に転送される。The lens CPU 30 outputs the calculation result (calculation data) to the lens interface 41 every time a predetermined calculation is completed. As described above, the calculation data output to the lens interface 41 is loaded into the 24-bit shift register 56 in terms of hardware, and sequentially transferred to the display CPtJ11 via the T10 block 50.
所定の演算データの出力を終えると、旧通信完了信号が
出力されるのを待つ（ステップ５１０７）。After outputting the predetermined calculation data, it waits for the old communication completion signal to be output (step 5107).
この間に、レンズインターフェース４１に転送された（
寅算データが表示用ＣＰＩＪＩ １に転送され、さらに
、リアコンバータが装着されているときには、リアコン
バータから３バイト分のデータが表示用ＣＰＵＩＩに転
送される。During this time, the information was transferred to the lens interface 41 (
The calculation data is transferred to the display CPIJI 1, and if a rear converter is installed, 3 bytes of data is transferred from the rear converter to the display CPU II.
３バイトの初期データ、１３バイトの演算データおよび
３バイトのリアコンバータデータの計１９バイト分のデ
ータ転送が終了すると、インターフェース４１ （Ｔπ
■信号発生回路６７）が旧通信終了信号を出力する。When data transfer for a total of 19 bytes, including 3 bytes of initial data, 13 bytes of calculation data, and 3 bytes of rear converter data, is completed, the interface 41 (Tπ
(2) The signal generation circuit 67) outputs an old communication end signal.
旧通信完了信号を受けた後に、表示用ｃＰＵ１１から新
旧切換え信号を入力すると、アクノリッジ信号を出力す
る（３１０８．５１０９）。これにより、新通信体制に
移行する。After receiving the old communication completion signal, when a new/old switching signal is input from the display cPU 11, an acknowledge signal is output (3108.5109). This will result in a transition to a new communication system.
先ずステップ５ｉｌｏにおいて、Ｐ２３〜Ｐ２９端子レ
ベルおよびズームコードを入力し、各スイッチ状態等を
内部ＲＡＭにメモリする（Ｓｌｌｌ）。First, in step 5ilo, the P23 to P29 terminal levels and zoom code are input, and each switch status etc. is memorized in the internal RAM (Sll).
次に、パワーズームスイッチ５ＷＰＺＩをチエツクして
、パワーズームモードが、マニュアルズームモードかを
判断する。このスイッチがオフしていればマニュアルズ
ームモードなので、ステップ５１１３においてパワーホ
ールド要求ビットを降ろしてＰＺモータ３４への給電を
断ってからからステップ３１１６に進む。Next, the power zoom switch 5WPZI is checked to determine whether the power zoom mode is the manual zoom mode. If this switch is off, it is the manual zoom mode, so in step 5113 the power hold request bit is dropped to cut off the power supply to the PZ motor 34, and then the process proceeds to step 3116.
パワーズームスイッチ５ＷＰＺＩがオンしていればパワ
ーズームモードなので、Ｐ２１〜Ｐ２９端子のレベルを
入力してズーミングに関するスイッチ状態をチエツクす
る（Ｓ１１４）。すべてのＰ２１〜Ｐ２９端子が“Ｈ”
レベルのときには、パワーズームに関する操作が何もさ
れていないので、パワーホールド要求ビットを「０」に
してステップ３１１６に進む。If the power zoom switch 5WPZI is on, it is the power zoom mode, so the levels of terminals P21 to P29 are input to check the switch status regarding zooming (S114). All P21 to P29 terminals are “H”
At level, no power zoom-related operation has been performed, so the power hold request bit is set to "0" and the process proceeds to step 3116.
Ｐ２１〜Ｐ２９端子のいずれかの端子が“Ｌ”レベルの
ときには、その端子に接続されたパワーズームに関する
スイッチが操作されているので、パワーホールド要求ビ
ットを「１」に設定してＰＺモータ３４への給電を可能
にしてステップ５１１Ｂに進む（Ｓｌ１５）。When any of the P21 to P29 terminals is at "L" level, the power zoom switch connected to that terminal is being operated, so the power hold request bit is set to "1" and the power is sent to the PZ motor 34. The process then proceeds to step 511B (Sl15).
ステップ８１１６では、像倍率一定フラグＦ Ｃ０Ｎ５
Ｔを一旦降ろしてステップ５１１７に進む。この像倍率
一定フラグＦ （：０ＮＳＴは、像倍率一定モードが設
定されているか否かを識別するフラグである。なお、本
実施例における像倍率一定モードとは、ある焦点距離ｆ
で被写体距離りの被写体に合焦させたときに、合焦被写
体距離がΔＤ変化しても、Ｄ／ｆ＝ （Ｄ＋△Ｄ） ／
ｆ ’の関係が維持されるように制御パワーズーミング
するモードである。In step 8116, the constant image magnification flag F C0N5
The T is temporarily lowered and the process proceeds to step 5117. This constant image magnification flag F (:0NST is a flag that identifies whether the constant image magnification mode is set or not. In this embodiment, the constant image magnification mode means a certain focal length f
When focusing on a subject with a subject distance of
This is a mode in which controlled power zooming is performed so that the relationship f' is maintained.
ステップＳ１】７に３いて、パワーズームスイッチ５Ｗ
ＰＺ２がオンしているかどうかをチエツクし、オンして
いれば像倍率一定フラグＦ Ｃ０Ｎ５Ｔを立ててステッ
プ５１１９に進み、オフしていれば像倍率−定フラグＦ
Ｃ０Ｎ５Ｔを立てないでステップ５１１９に進む。Step S1] At 7, power zoom switch 5W
Check whether PZ2 is on, and if it is on, set the image magnification constant flag F C0N5T and proceed to step 5119; if it is off, set the image magnification - constant flag F.
Proceed to step 5119 without setting C0N5T.
ステップ５１１９においてシリアル割込みを許可し、ス
テップ３１２０〜５１２２において、１２５ｍ５で間欠
的にステップ５ｉｌｏ〜５１２２のルーチンを実行する
タイマー処理をセットして、ストップする。このタイマ
ー処理のセットによりレンズＣＰＵ３０は、１２５ ｍ
ｓ間隔でステップ３１１０〜５１２２の処理を実行する
。In step 5119, serial interrupts are enabled, and in steps 3120 to 5122, a timer process is set to intermittently execute the routines of steps 5ilo to 5122 at 125m5, and then stopped. By setting this timer processing, the lens CPU 30 can reach 125 m.
Steps 3110 to 5122 are executed at intervals of s.
「レンズＣＰ ｔ、Ｊシリアル割込処理ｊ第１５図は、
カメラボディ１の表示用ＣＰＵ１１からシリアル通信の
割込みがあったときの新通信処理動作に関するフローチ
ャートである。表示用ＣＰＵＣＩＩがＤＡＴＡ端子を“
Ｌ”レベルに落すと、レンズＣＰＵ３０はこの新通信に
入る。``Lens CP t, J serial interrupt processing j Figure 15 is,
3 is a flowchart regarding a new communication processing operation when there is a serial communication interruption from the display CPU 11 of the camera body 1. FIG. The display CPU II connects the DATA terminal to “
When the level is lowered to "L", the lens CPU 30 enters this new communication.
レンズＣＰＵ３０は、先ず、１０ｍ５タイマーおよび１
２５ｍ５タイマーによるタイマー割込みと、シリアル割
込みを禁止する（Ｓ１３０．５１３１）。なお、１ＯＩ
Ｘｌｓタイマー割込み処理とは、シリアル割込みが許可
された際に、Ｉ Ｏｍｓ間隔でパワーズームの制御を継
続するパワーズーム制御処理である。The lens CPU 30 first operates a 10m5 timer and a 10m5 timer.
Timer interrupts by the 25m5 timer and serial interrupts are prohibited (S130.5131). In addition, 1OI
The Xls timer interrupt process is a power zoom control process that continues power zoom control at IOms intervals when a serial interrupt is permitted.
次に、レンズＣＰＵ３０からクロックを出力する一■出
力モードに切換えて、シリアルクロックを−Ｓ’Ｑ端子
に出力する（ ５１３２）。この撮影レンズ２から出力
するクロックに同期して、カメラボディ１との間で通信
を行なう。Next, the lens CPU 30 switches to the output mode in which the clock is output, and outputs the serial clock to the -S'Q terminal (5132). Communication is performed with the camera body 1 in synchronization with the clock output from the photographing lens 2.
ステップ５１３３において、表示用ＣＰＵＩＩからの命
令コードを入力する。そして１人力した命令コードの２
７４コードが正しいかどうかをチエツクする（Ｓ１３４
）。ここで２７４コードとは、命令コードの最初の４ビ
ツトのことであり、この４ビツトは、必ず２ビツトが°
°Ｈ゛°レベル、２ビツトが”Ｌ”レベルとなるように
設定されている。In step 5133, the instruction code from the display CPU II is input. And the instruction code 2 that was created by one person
74 code is correct (S134
). The 274 code here refers to the first 4 bits of the instruction code, and of these 4 bits, 2 bits are always
The °H ° level is set so that 2 bits are at the "L" level.
そこで、この条件に該当していない場合には、命令コー
ドの入力エラーとして何も処理を実行せずに、ステップ
３１６７にジャンプする。そして、カメラボディｌ側か
らクロックを入力する一双１入力モードに切換え、１０
ｍ５タイマー割込み、１２５ ＋１１８タイマ一割込お
よびシリアル割込みを許可し、さらにストップフラグＦ
５ＴＯＰが下りているときにはそのままリターンし、
立っている場合は降ろして、第１４図のレンズＣＰＵメ
インルーチンのステップ５１２０にリターンする（ＳＬ
６８〜５１７１）。Therefore, if this condition is not met, the process jumps to step 3167 without executing any processing as an instruction code input error. Then, switch to the single input mode where the clock is input from the camera body L side, and
Enable m5 timer interrupt, 125 +118 timer interrupt, and serial interrupt, and also set stop flag F.
When 5TOP is down, just return,
If it is standing, it is lowered and returns to step 5120 of the lens CPU main routine in FIG.
68-5171).
２／４コードが適正な場合には、ステップ５１３５にお
いて、命令コードがデータ要求信号であるかどうかを判
断する。データ要求信号であれば受信アクノリッジ信号
を出力し、要求されたデータを演算し、またはコード板
、スイッチ等のデータを入力して内部ＲＡＭにメモリす
る（Ｓ１３６〜５１３８）。If the 2/4 code is correct, step 5135 determines whether the instruction code is a data request signal. If it is a data request signal, it outputs a reception acknowledge signal, calculates the requested data, or inputs data from the code board, switch, etc., and stores it in the internal RAM (S136-5138).
そして、このメモリしたデータを、］■シロ・ツクに同
期させてシリアルに出力し、出力が終了したら出力終了
アクノリッジ信号を出力してデータ転送を終了し、ステ
ップ５１６７に進む（Ｓ１３８−２．５１３９．５１４
０ ）。Then, this memorized data is serially outputted in synchronization with ]■ Shiro Tsuk, and when the output is completed, an output end acknowledge signal is outputted to end the data transfer, and the process proceeds to step 5167 (S138-2.5139 .514
0).
また、最初の４ビツトコードが命令コードでなかった場
合には、コード９０Ｈ〜９３Ｈ、スリーブコードおよび
テストコードのいずれであるかをチエツクする（ ５１
４１．５１４７．５１５２．５１５７．５１６０．５１
６５）。If the first 4-bit code is not an instruction code, check whether it is a code 90H to 93H, a sleeve code, or a test code (51).
41.5147.5152.5157.5160.51
65).
コード９０Ｈ（レンズ収納）と判断したときには、先ず
受信アクノリッジ信号を表示用ＣＰＵ１１に送信して表
示用ＣＰＵＩＩに受信準備をさせ、その後ズームコード
板３７から現焦点距離情報を入力して表示用ＣＰＵＩＩ
に送信し、送信終了後、送信終了アクノリッジ信号を送
信してレンズ収納駆動処理を行なってからステップ３１
６７に進む（３１４２〜５１４５）。When it is determined that the code is 90H (lens stowed), first send a reception acknowledge signal to the display CPU 11 to make the display CPU II prepare for reception, and then input the current focal length information from the zoom code board 37 to the display CPU II.
After the transmission is completed, a transmission end acknowledge signal is sent to perform the lens retracting drive process, and then step 31
Proceed to step 67 (3142-5145).
コード９１Ｈ（レンズ復帰）と判断したときには、先ず
受信アクノリッジ信号を表示用ＣＰＵ１１に送信し、表
示用ＣＰＵＩＩから収納前焦点距離情報を入力し、入力
終了後に受信アクノリッジ信号を送信してデータの受信
を終了する（Ｓ１４８〜５１５０）。そして、受信した
収納前焦点距離データに基づいてＰＺモータ３４を駆動
して焦点レンズを収納前焦点距離に移動してからステッ
プ３１６７に進む（Ｓ１５１）。When it is determined that the code is 91H (lens return), first send a reception acknowledge signal to the display CPU 11, input the pre-storage focal length information from the display CPU II, and after the input is completed, send a reception acknowledge signal to confirm data reception. The process ends (S148-5150). Then, based on the received pre-storage focal length data, the PZ motor 34 is driven to move the focusing lens to the pre-storage focal length, and the process then proceeds to step 3167 (S151).
コード９２Ｈ（パワーホールドオン）と判断したときに
は、表示用ＣＰＵＩＩに対して受信アクノリッジ信号を
出力してからパワーホールド要求ビット（ＰＨｂｉｔ）
を「１」にセットし、１０ｍｓタイマーをスタートさせ
てｌ Ｏｍｓタイマー割込みを許可してからステップ８
１６７に進む（Ｓ１５２〜５１５６）。When code 92H (power hold on) is determined, a reception acknowledge signal is output to the display CPU II, and then the power hold request bit (PHbit) is output.
Set to "1", start the 10ms timer, enable lOms timer interrupt, and then proceed to step 8.
The process advances to 167 (S152-5156).
コード９３Ｈ（パワーホールドオフ）と判断したときに
は、アクノリッジ信号を送信してからパワーホールドビ
ットを「０」にセットし、ステップ５１６７に進む（Ｓ
１５７〜５１５９）。If code 93H (power hold off) is determined, an acknowledge signal is sent, the power hold bit is set to "0", and the process proceeds to step 5167 (S
157-5159).
以上のいずれのコードでもなったときには、スリーブコ
ードＣＩＨかどうかをチエツクし、スリーブコードＣＩ
Ｈであれば受信アクノリッジ信号を出力し、Ｔ人カモー
ドに切換え（ズ丁端子を“Ｌ”レベルに立ち下げ）、ス
トップ信号発生回路６９をセットしてストップし、スリ
ーブする（３１６０〜３１６４）。このスリーブコード
ＣＩＨは、１バイト信号のうちの２ビツト目に設定され
ていて、この２ビツト目が“Ｈ”レベルであればスリー
ブする。If any of the above codes are detected, check whether the sleeve code is CIH or not, and check if the sleeve code is CIH.
If it is H, a reception acknowledge signal is output, the mode is switched to the T-person mode (the Z terminal is brought down to the "L" level), and the stop signal generation circuit 69 is set to stop and sleeve (3160-3164). This sleeve code CIH is set as the second bit of the 1-byte signal, and if this second bit is at the "H" level, the sleeve is activated.
スリーブコードＣＩＨでないときは、テストコードＦＸ
Ｈであるかどうかをチエツクする（Ｓ１６５）。テスト
コードＦＸＨであれば、ステップ３１６６でテスト動作
を行なってステップ５１６７に進み、テストコードＦＸ
Ｈでなければステップ５１６６をスキップしてステップ
３１６７に進む。このテストモードは、通常の撮影時に
使用されるものではなく、レンズの組立時、あるいはそ
の後の調整等におい、撮影レンズをカメラボディにマウ
ントしない状態で所定のデータ通信を行なわせるための
ものである。If sleeve code is not CIH, test code FX
It is checked whether it is H (S165). If the test code is FXH, a test operation is performed in step 3166, and the process proceeds to step 5167.
If not H, skip step 5166 and proceed to step 3167. This test mode is not used during normal shooting, but is used to perform specified data communication without the shooting lens mounted on the camera body during lens assembly or subsequent adjustment. .
ステップ３１６７では、］■入力モードに切換えて表示
用ＣＰＵ３０からのクロックを受信可能にする。そして
、シリアル割込みを許可し、さらに１０ｍ５．１２５
ｍｓタイマー割込みを許可してからステップ５１７０に
進む（Ｓ１６８．３１６９）。In step 3167, the mode is switched to the input mode and the clock from the display CPU 30 can be received. Then enable serial interrupts and add 10m5.125
After allowing the ms timer interrupt, the process proceeds to step 5170 (S168.3169).
ステップ５１７０では、ストップフラグＦ ５ＴＯＰが
立っているかどうかをチエツクし、立っていればストッ
プフラグＦ ５ＴＯＰを降ろして表示用ＣＰＵ１１のメ
インルーチンのステップ５１２０に戻り、ストップフラ
グＦ ５ＴＯＰが立っていなければリターンする（Ｓ１
７０．５１７１）。In step 5170, it is checked whether or not the stop flag F5TOP is set. If it is, the stop flag F5TOP is lowered and the process returns to step 5120 of the main routine of the display CPU 11. If the stop flag F5TOP is not set, return is made. (S1
70.5171).
以上の通り本実施例によれば、カメラボディからのクロ
ックによりデータをシリアル転送するという従来の通信
が可能で、また、レンズインタフェース４１内の回路を
動作させないときには、レンズＣＰＵ３０とカメラボデ
ィ１ （表示用ＣＰＵ１１）との間で直接データ通信が
可能であり、カメラボディ１側からの命令に応じてデー
タの演算や、必要なデータのみカメラボディ１に転送す
ることが可能である。As described above, according to this embodiment, conventional communication in which data is serially transferred using the clock from the camera body is possible, and when the circuit in the lens interface 41 is not operated, the lens CPU 30 and the camera body 1 (display Direct data communication is possible with the CPU 11), and it is possible to perform data calculations and transfer only necessary data to the camera body 1 in response to commands from the camera body 1 side.
また、本実施例によれば、撮影レンズ２において、カメ
ラボディのクロックとは非同期に、初期データを２４ビ
ツトシフトレジスタ５６にセット（ロード）できるので
、カメラボディにより決められた一定間隔でデータをセ
ットする必要がない。しかも、レンズの初期データは、
レンズインターフェース４１内の２４ビツトシフトレジ
スタ５６にハード的にセットされ、順番に出力されるの
で、その間にレンズＣＰＵ３０は、必要な演算を実行す
ることが可能となる。Furthermore, according to this embodiment, initial data can be set (loaded) in the 24-bit shift register 56 in the photographic lens 2 asynchronously with the clock of the camera body, so that the data can be loaded at regular intervals determined by the camera body. No need to set. Moreover, the initial data of the lens is
Since the signals are set in hardware in the 24-bit shift register 56 in the lens interface 41 and output in order, the lens CPU 30 can perform necessary calculations during that time.
本発明を適用したカメラボディ１は、従来のマニュアル
レンズおよび旧ＡＥレンズを装着して従来通り撮影する
ことが可能であり、本発明の撮影レンズ２を、従来のカ
メラボディに装着して撮影することも可能である。The camera body 1 to which the present invention is applied can be attached with a conventional manual lens and an old AE lens to take pictures in the conventional manner, and the photographic lens 2 of the present invention can be attached to a conventional camera body to take pictures. It is also possible.
「発明の効果」
以上の通り本発明は、撮影レンズに、制御手段と、カメ
ラボディにクロックとは非同期でレンズデータをセット
する入出力手段と、この入出力手段によるデータ転送が
終了すると、上記入出力手段を介さないでカメラボディ
と撮影レンズの間でのデータ通信を可能にする切換え手
段とを備え、カメラボディに、上記入出力手段を介して
、または上記制御手段と直接データ通信を行なうボディ
制御手段を備えたので、必要なデータのみの転送が可能
なのでデータ通信時間が短縮され、さらにカメラボディ
からの命令により所定の演算、制御およびデータ転送が
可能になってカメラボディ側の負担が軽減され、しかも
従来のカメラシステムと互換性を有するので汎用性が高
い。``Effects of the Invention'' As described above, the present invention includes a control means for a photographic lens, an input/output means for setting lens data in a camera body asynchronously with a clock, and a A switching means that enables data communication between the camera body and the photographic lens without going through the input/output means, and data communication is performed with the camera body through the input/output means or directly with the control means. Equipped with a body control means, it is possible to transfer only the necessary data, reducing data communication time, and furthermore, it is possible to perform predetermined calculations, control, and data transfer based on commands from the camera body, reducing the burden on the camera body. In addition, it is compatible with conventional camera systems, making it highly versatile.
（以下余白） 第１表 第４表 第５表 第３表(Margin below) Table 1 Table 4 Table 5 Table 3
第１図は、本発明のカメラシステムを適用した一眼レフ
カメラの実施例の概要を示すブロック図、
第２図は、同実施例のカメラボディの主要回路構成を示
すブロック図、
第３図は、同実施例の撮影レンズの主要回路構成を示す
ブロック図、
第４図は、同レンズインターフェース回路をより詳細に
示すブロック図、
第５図は、同インターフェース回路のＩ１０ブロックを
より詳細に示すブロック図、
第６図は、同レンズインターフェース回路のリセット回
路のより詳細な構成を示す回路図、第７図は、同リセッ
ト回路の動作タイミングチャート、
第８図は、同レンズインターフェース内の２４ビツトシ
フトレジスタの構成を模式的に示した図、
第９図は、同レンズインターフェース内のシフトレジス
タおよびデータロード回路の最初の８段目までを詳細に
示した回路図、
第１０図は、同シフトレジスタのデータロード動作に関
するタイミングチャート、
第１１図は、本カメラシステムのデータ通信に関するタ
イミングチャート、
第１２図は、カメラボディの表示用ＣＰＵの動作を示す
フローチャート、
第１３Ａ図および第１３Ｂ図は、データ通信に関する、
カメラボディの表示用ＣＰＵの動作に関するフローチャ
ート、
第１４図は、撮影レンズのＣＰＵのメイン動作に関する
フローチャート、
第１５Ａ図、第１５Ｂ図および第１５Ｃ図は、撮影レン
ズに搭載されたＣＰＵの、シリアル割込みによるデータ
通信動作に関するフローチャートである。
コード板Ａ、３７・・・ズームコード板、３９・・・レ
ンズ判別コード、４１・・・レンズインターフェース、
４２・・・マクロコード部、５０ ・Ｉ１０ブロック、
５２・・・初期値設定レジスタ、５３・・・内部初期値
設定回路、５４・・・外部初期値設定回路、５５・・・
データロード回路、５６・・・２４ビツトシフトレジス
タ、５７・・・８ビツトバツフア、５８・・・ＵＰ／Ｄ
ＯＷＮカウンタ、６７・・・旧通信終了信号発生回路、
６８・・・リセット回路
特許出願人 旭光学工業株式会社
同代理人 三 浦 邦 夫FIG. 1 is a block diagram showing an overview of an embodiment of a single-lens reflex camera to which the camera system of the present invention is applied. FIG. 2 is a block diagram showing the main circuit configuration of the camera body of the same embodiment. , a block diagram showing the main circuit configuration of the photographing lens of the same embodiment, FIG. 4 is a block diagram showing the lens interface circuit in more detail, and FIG. 5 is a block diagram showing the I10 block of the same interface circuit in more detail. Figure 6 is a circuit diagram showing a more detailed configuration of the reset circuit of the same lens interface circuit, Figure 7 is an operation timing chart of the reset circuit, and Figure 8 is a 24-bit shift in the lens interface. Figure 9 is a diagram schematically showing the configuration of the register. Figure 9 is a circuit diagram showing the shift register in the same lens interface and the first eight stages of the data load circuit in detail. Figure 10 is the same shift register. FIG. 11 is a timing chart regarding data communication of this camera system. FIG. 12 is a flowchart showing the operation of the display CPU of the camera body. FIGS. 13A and 13B are data loading operations. related to communication,
Flowchart related to the operation of the display CPU of the camera body. FIG. 14 is a flowchart related to the main operation of the CPU of the photographic lens. FIGS. 15A, 15B, and 15C are serial interrupts of the CPU mounted on the photographic lens. 3 is a flowchart related to data communication operations according to FIG. Code plate A, 37... Zoom code plate, 39... Lens identification code, 41... Lens interface,
42... Macro code section, 50 ・I10 block,
52... Initial value setting register, 53... Internal initial value setting circuit, 54... External initial value setting circuit, 55...
Data load circuit, 56...24 bit shift register, 57...8 bit buffer, 58...UP/D
OWN counter, 67... old communication end signal generation circuit,
68... Reset circuit patent applicant Asahi Optical Co., Ltd. Agent Kunio Miura
Claims (2)
自在な撮影レンズとから構成されるカメラシステムにお
いて、 上記撮影レンズは、 所定のレンズデータを算出する演算機能、およびカメラ
ボディとの間でデータの授受を行なう入出力機能を備え
たレンズ制御手段； 少なくとも撮影レンズ固有の初期値データを形成する初
期値データ形成手段； クロックパルスを出力するクロック手段； 上記初期値データおよび上記レンズ制御手段で演算され
た特定の演算データがロードされるメモリ手段を有し、
該メモリ手段にロードされたデータを、上記クロック手
段またはカメラボディ側に備えられたクロック手段から
出力されるクロックパルスによりカメラボディに転送す
る入出力手段； 上記クロック手段またはカメラボディ側に備えられたク
ロック手段から出力されるクロックパルスにより上記初
期値データおよび上記特定の演算データを上記入出力手
段のメモリ手段にロードするロード手段； 上記入出力手段のメモリにロードされた上記初期値デー
タおよび特定演算データの転送が終了したことを検出す
る転送終了検出手段； 上記転送終了検出手段が転送終了を検出したときに、上
記レンズ制御手段とカメラボディとを上記メモリ手段を
介さないでデータ授受可能に接続する切換え手段；を備
え、 上記カメラボディは、 上記メモリ手段を介してまたは介さないで、上記レンズ
制御手段とデータの授受を行なうボディ制御手段を備え
ていること、 を特徴とするカメラシステム。(1) In a camera system consisting of a camera body and a photographic lens that can be attached to and detached from the camera body, the photographic lens has a calculation function that calculates predetermined lens data, and a data exchange function between the camera body and the camera body. lens control means equipped with an input/output function for sending and receiving information; initial value data forming means for forming at least initial value data specific to the photographing lens; clock means for outputting clock pulses; a memory means into which specific calculation data is loaded;
input/output means for transmitting the data loaded into the memory means to the camera body using clock pulses output from the clock means or the clock means provided on the camera body side; Loading means for loading the initial value data and the specific operation data into the memory means of the input/output means using a clock pulse output from the clock means; the initial value data and the specific operation loaded into the memory of the input/output means; Transfer completion detection means for detecting the completion of data transfer; When the transfer completion detection means detects the completion of transfer, the lens control means and camera body are connected to enable data exchange without going through the memory means. A camera system characterized in that the camera body is equipped with a body control means that exchanges data with the lens control means through or without the memory means.
ボディとの間でデータの授受を行なう入出力機能を備え
たレンズ制御手段； 少なくとも撮影レンズ固有の初期値データを形成する初
期値データ形成手段； クロックパルスを出力するクロック手段； 上記初期値データおよび上記レンズ制御手段で演算され
た特定の演算データがロードされるメモリ手段を有し、
該メモリ手段にロードされたデータを、上記クロック手
段またはカメラボディ側に備えられたクロック手段から
出力されるクロックパルスによりカメラボディに転送す
る入出力手段； 上記クロック手段、またはカメラボディ側に備えられた
クロック手段から出力されるクロックパルスにより上記
初期値データおよび上記特定の演算データを上記入出力
手段のメモリ手段にロードするロード手段； 上記入出力手段のメモリ手段にロードされた上記初期値
データおよび特定演算データの転送が終了したことを検
出する転送終了検出手段； 上記転送終了検出手段が転送終了を検出したときに、上
記レンズ制御手段とカメラボディとを上記メモリ手段を
介さないでデータ授受可能に接続する切換え手段； を備えていることを特徴とする撮影レンズ。(2) A photographic lens that is detachable from the camera body, and has a calculation function for calculating predetermined lens data, and an input/output function for exchanging data with the camera body; at least the photographic lens. initial value data forming means for forming unique initial value data; clock means for outputting clock pulses; memory means into which the initial value data and specific calculation data calculated by the lens control means are loaded;
Input/output means for transferring the data loaded into the memory means to the camera body using clock pulses output from the clock means or the clock means provided on the camera body side; Loading means for loading the initial value data and the specific calculation data into the memory means of the input/output means using clock pulses output from the clock means; Transfer completion detection means for detecting the completion of transfer of specific calculation data; When the transfer completion detection means detects the completion of transfer, data can be exchanged between the lens control means and the camera body without going through the memory means. A photographic lens comprising: switching means connected to;
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2117930A JP2880759B2 (en) | 1990-05-08 | 1990-05-08 | Camera system and shooting lens |
| FR9105187A FR2661523B1 (en) | 1990-04-26 | 1991-04-26 | CAMERA SYSTEM AND CORRESPONDING PHOTOGRAPHIC LENS. |
| GB9109115A GB2244564B (en) | 1990-04-26 | 1991-04-26 | Camera system and photographing lens thereof |
| DE4113764A DE4113764C2 (en) | 1990-04-26 | 1991-04-26 | camera system |
| US08/115,795 US5416555A (en) | 1990-04-26 | 1993-09-03 | Camera system and photographing lens thereof |
| US08/368,958 US5505535A (en) | 1990-04-26 | 1995-01-05 | Camera system and photographing lens thereof |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2117930A JP2880759B2 (en) | 1990-05-08 | 1990-05-08 | Camera system and shooting lens |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0414028A true JPH0414028A (en) | 1992-01-20 |
| JP2880759B2 JP2880759B2 (en) | 1999-04-12 |
Family
ID=14723727
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2117930A Expired - Fee Related JP2880759B2 (en) | 1990-04-26 | 1990-05-08 | Camera system and shooting lens |
Country Status (1)
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| JP (1) | JP2880759B2 (en) |
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|---|---|
| JP2880759B2 (en) | 1999-04-12 |
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