JP2942305B2 - Camera system and shooting lens - Google Patents

Description

【発明の詳細な説明】 「技術分野」 本発明は、カメラボディと撮影レンズとの間で情報通
信を行なう機能を備えたカメラシステムおよび撮影レン
ズに関する。Description: TECHNICAL FIELD The present invention relates to a camera system and a photographing lens having a function of performing information communication between a camera body and a photographing lens.

「従来技術およびその問題点」 近年の自動焦点装置を備えた一眼レフレックスカメラ
は、自動露出機能や自動焦点機能に使用される開放Ｆ値
情報など撮影レンズ固有の情報を、電気的信号として撮
影レンズからカメラボディのCPUに送っている。"Prior art and its problems" A single-lens reflex camera equipped with a recent autofocus device shoots information specific to a shooting lens, such as open F-number information used for an auto exposure function and an auto focus function, as an electrical signal. It is sent from the lens to the CPU of the camera body.

そこで、従来の撮影レンズには、その撮影レンズに固
有の情報を記録したレンズROMが搭載されている。この
撮影レンズおよびカメラボディには、マウントした際に
情報の授受を行なうための電気接点が、撮影レンズおよ
びカメラボディの双方のマウントに設けられている。Therefore, a conventional photographing lens has a lens ROM in which information unique to the photographing lens is recorded. The photographic lens and the camera body are provided with electrical contacts for exchanging information when mounted, on both mounts of the photographic lens and the camera body.

そして、ボディCPUは、これらの電気接点を介してレ
ンズROMとの間で通信を行ない、レンズROMに格納された
データを読出していた。この読出しは、カメラボディか
ら出力されるクロックパルスに同期してボディCPUから
必要なアドレス信号を送り、このアドレス信号に基づい
て所定の情報をレンズROMから読み込む構成であった。Then, the body CPU communicated with the lens ROM via these electrical contacts, and read out the data stored in the lens ROM. In this reading, a necessary address signal is sent from the body CPU in synchronization with a clock pulse output from the camera body, and predetermined information is read from the lens ROM based on the address signal.

しかしながら、撮影レンズにAF（自動焦点）モータ、
PZ（パワーズーム）モータを搭載した一眼レフカメラに
おいて、これらのモータの制御をすべてボディ内CPUに
行なわせる構成にすると、ボディCPUの処理負担が過大
となりすぎる。特に一眼レフレックスカメラは、一台の
カメラボディに対して多数種の撮影レンズが装着される
ので、ボディCPUは、レンズ毎に異なるパラメータをレ
ンズROMから読み込んで、所定の演算を実行して撮影レ
ンズを制御しなければならなくなり、迅速な処理が困難
になる。However, an AF (auto focus) motor,
In a single-lens reflex camera equipped with a PZ (power zoom) motor, if all the controls of these motors are performed by the CPU in the body, the processing load on the body CPU becomes too large. In particular, single-lens reflex cameras have many types of shooting lenses attached to one camera body, so the body CPU reads different parameters for each lens from the lens ROM, executes predetermined calculations, and shoots. The lens must be controlled, making rapid processing difficult.

一方、レンズROMは、レンズの種別毎に異なるものが
必要なので、コストがアップしていた。On the other hand, since a different lens ROM is required for each lens type, the cost has increased.

さらに、一眼レフレックスカメラは、旧カメラボデ
ィ、旧撮影レンズ、新カメラボディおよび新撮影レンズ
等の間で、相互に互換性が要求されている。Furthermore, single-lens reflex cameras are required to be mutually compatible between an old camera body, an old photographic lens, a new camera body, a new photographic lens, and the like.

「発明の目的」 本発明は、上記従来の問題点に鑑みてなされたもの
で、カメラボディ側の処理負担の軽減を図ることカメラ
ボディからのクロックパルスと非同期で撮影レンズのデ
ータのセットを可能にすることと、従来のカメラシステ
ムとの互換性を維持することを目的とする。[Purpose of the Invention] The present invention has been made in view of the above-mentioned conventional problems, and aims to reduce the processing load on the camera body. It is possible to set data of a photographing lens asynchronously with a clock pulse from the camera body. And to maintain compatibility with conventional camera systems.

「発明の概要」 この目的を達成するために本発明は、カメラボディ
と、このカメラボディに対して着脱自在な撮影レンズと
から構成されるカメラシステムであって、上記撮影レン
ズは、カメラボディとの間で情報を入出力する入出力手
段と、クロックパルスを出力するクロック発生手段と、
上記クロックパルスにより、特定のデータを上記入出力
手段にロードするロード手段と、を備え、上記カメラボ
ディは、上記撮影レンズのクロック発生手段から出力さ
れるクロックパルスに基づいて、上記ロード手段にロー
ドされたデータの転送を受ける情報処理手段を備えてい
ることに特徴を有する。[Summary of the Invention] In order to achieve this object, the present invention is a camera system including a camera body and a photographic lens that is detachable from the camera body. An input / output means for inputting / outputting information between; a clock generating means for outputting a clock pulse;
Loading means for loading specific data into the input / output means by the clock pulse, wherein the camera body loads the loading means based on a clock pulse output from the clock generation means of the photographing lens. It is characterized by comprising information processing means for receiving the transferred data.

この構成によれば、撮影レンズは、カメラボディ側の
クロックとは非同期にカメラボディに転送するデータの
セットができるので、カメラボディ側の制御を待つこと
なくデータをセットすることが可能になる。したがっ
て、撮影レンズ側での時間調整範囲が広がり、待ち時間
を設けることなく演算など種々の処理が可能になる。According to this configuration, since the photographing lens can set data to be transferred to the camera body asynchronously with the clock on the camera body side, the data can be set without waiting for control on the camera body side. Therefore, the time adjustment range on the photographing lens side is widened, and various processes such as calculation can be performed without providing a waiting time.

また、撮影レンズにさらに、特定のレンズデータを演
算するレンズCPUを備え、上記ロード手段に、上記クロ
ック発生手段から出力されるクロックパルスにより特定
の初期値データを上記シフトレジスタにロードする初期
値ロード機能と、ロードされた初期値データが上記情報
処理手段に転送されて空いたシフトレジスタに上記レン
ズCPUが演算した特定の演算データを逐次ロードする機
能を備えれば、初期値データをシフトレジスタ内でシフ
トしている間にレンズCPUは、初期値データの転送とは
無関係に演算を実行できるので、転送処理時間が短縮さ
れる。Further, the photographing lens further includes a lens CPU for calculating specific lens data, and the load means includes an initial value load for loading specific initial value data into the shift register by a clock pulse output from the clock generation means. If a function and a function of sequentially loading the specific calculation data calculated by the lens CPU into the empty shift register in which the loaded initial value data is transferred to the information processing means are provided, the initial value data is stored in the shift register. Since the lens CPU can execute the calculation independently of the transfer of the initial value data during the shift, the transfer processing time is reduced.

「発明の実施例」 以下図示実施例に基づいて本発明を説明する。第１図
は、本発明のカメラシステムを適用した一眼レフカメラ
の全体構成の一実施例を示した図である。"Examples of the Invention" The present invention will be described below based on illustrated examples. FIG. 1 is a diagram showing an embodiment of the entire configuration of a single-lens reflex camera to which the camera system of the present invention is applied.

カメラボディ１は、メインCPU10および表示用CPU11と
を備えている。メインCPU10は、カメラシステム全体を
統括的に制御するとともに、撮影に必要な各種の情報を
演算処理する機能を備え、表示用CPU11は、スイッチ部
材による情報の入力および撮影レンズ２との間で情報の
授受を行なうインターフェースとしての機能および撮影
情報に関する表示を制御する機能を有する。The camera body 1 includes a main CPU 10 and a display CPU 11. The main CPU 10 has a function of comprehensively controlling the entire camera system and has a function of calculating and processing various information necessary for photographing. The display CPU 11 inputs information by a switch member and exchanges information with the photographing lens 2. It has a function as an interface for exchanging images and a function of controlling display of photographing information.

表示用CPU11には、各種の撮影情報を表示するLCDパネ
ル12、フィルムのパトローネの表面に設けられたDXコー
ドの中から、少なくともフィルムのISO感度情報を読み
込むDXコード入力回路13が接続されている。また、メイ
ンCPU10には、撮影レンズ２を介して入射する光束を受
光して、受光光束の強度に応じたアナログ信号を出力す
る受光素子14が、A/D回路15を介して接続されている。The display CPU 11 is connected to an LCD panel 12 for displaying various shooting information, and a DX code input circuit 13 for reading at least the ISO sensitivity information of the film from among the DX codes provided on the surface of the film cartridge. . Further, a light receiving element 14 that receives a light beam incident through the photographing lens 2 and outputs an analog signal according to the intensity of the received light beam is connected to the main CPU 10 via an A / D circuit 15. .

さらにメインCPU10には、入力された各種の撮影情報
に基づいてシャッターおよび絞り等（図示せず）を駆動
制御する露出制御回路16、オートフォーカス用CCD測距
センサ17が出力する焦点情報を受けて撮影レンズ２の合
焦状態を検出するCCD処理回路18、撮影レンズ２のフォ
ーカシングを行なうAFモータ19を駆動するAFモータ制御
回路20、およびAFモータ19の回転量をパルス数として検
出するAFパルサー21が接続されている。なお測距センサ
17は、撮影レンズ２を通って入射した被写体光束を受け
て所定の焦点情報信号を出力する。Further, the main CPU 10 receives an exposure control circuit 16 for driving and controlling a shutter and an aperture (not shown) based on various kinds of input photographing information, and focus information output from an auto-focus CCD distance measuring sensor 17. A CCD processing circuit 18 for detecting the in-focus state of the photographing lens 2, an AF motor control circuit 20 for driving an AF motor 19 for focusing the photographing lens 2, and an AF pulser 21 for detecting the rotation amount of the AF motor 19 as the number of pulses. Is connected. Note that the distance measurement sensor
Reference numeral 17 outputs a predetermined focus information signal in response to a subject light beam incident through the photographing lens 2.

AFモータ19は、カメラボディ側マウントBMから突出可
能に設けられたカプラ19aと、レンズ側マウントLMに設
けられたカプラ31aとを介して、撮影レンズ２に駆動力
を伝達する。The AF motor 19 transmits a driving force to the photographing lens 2 via a coupler 19a provided to be able to protrude from the camera body side mount BM and a coupler 31a provided to the lens side mount LM.

バッテリー22は、カメラボディ１内の各電子素子、電
子回路に電源を供給するほか、撮影レンズ２内のモー
タ、電子素子、電子回路に対しても電源を供給する。The battery 22 supplies power to each electronic element and electronic circuit in the camera body 1 and also supplies power to a motor, electronic elements, and electronic circuit in the taking lens 2.

また、撮影レンズ２内には、焦点調節カム環の回転に
より焦点レンズ群を光軸方向に相対移動させてフォーカ
シングを行なうフォーカス機構31と、ズーム環（図示せ
ず）を回動させて、少なくとも２組の変倍レンズ群を光
軸方向に相対移動させてズーミングを行なうズーム機構
32とを備えている。In the photographing lens 2, a focus mechanism 31 for relatively moving the focus lens group in the optical axis direction by rotation of the focus adjustment cam ring to perform focusing and a zoom ring (not shown) are turned at least. A zoom mechanism that performs zooming by moving the two zoom lens groups relatively in the optical axis direction
With 32.

フォーカス機構31にはカプラ31aが接続されている。
カプラ31a、19aとは、撮影レンズ２がカメラボディ１に
装着されたときに連結し、AFモータ19の回転駆動力をフ
ォーカス機構31に伝達する。フォーカス機構31は、この
駆動力により焦点調節用カム環を回動させて合焦動作を
行なう。A coupler 31a is connected to the focus mechanism 31.
The couplers 31a and 19a are connected when the photographing lens 2 is mounted on the camera body 1, and transmit the rotational driving force of the AF motor 19 to the focus mechanism 31. The focus mechanism 31 performs a focusing operation by rotating the focus adjustment cam ring by the driving force.

また、図示しない係合解除手段によりカプラ31a、19a
の係合を解除することにより、撮影者が手動により焦点
調節操作リングを回動操作して焦点調節を行なうマニュ
アルフォーカスも可能である。Further, the couplers 31a and 19a
By releasing the engagement, manual focusing in which the photographer manually adjusts the focus by rotating the focus adjustment operation ring is also possible.

ズーム機構32は、パワーズーム（PZ）モータ駆動部33
により制御駆動されるPZモータ34により駆動される。PZ
モータ駆動部33の動作は、レンズCPU30またはズームス
イッチSW ZM2（第３図参照）によるパワーズームモード
により制御され、または撮影者の手動操作によるマニュ
アルズームモードにより駆動される。なお、パワーズー
ムモードとマニュアルズームモードとの切換えは、ズー
ムスイッチSW ZM1により切換え手段により切換えられ
る。The zoom mechanism 32 includes a power zoom (PZ) motor driving unit 33
Driven by a PZ motor 34 controlled and driven by. PZ
The operation of the motor drive unit 33 is controlled in a power zoom mode by the lens CPU 30 or the zoom switch SW ZM2 (see FIG. 3), or is driven in a manual zoom mode by a manual operation of the photographer. The switching between the power zoom mode and the manual zoom mode is switched by switching means by a zoom switch SW ZM1.

レンズCPU30には、情報入力手段として、PZモータ34
の駆動量をパルス数で検出するPZパルサー35と、フォー
カス機構31により駆動された焦点調節用カム環（焦点レ
ンズ群）の位置情報を読取る距離コード板A36と、ズー
ム機構32により駆動されたズーム用カム環（変倍レンズ
群）の位置情報（焦点距離情報）を読取るズームコード
板37と、ズーム操作スイッチの操作によるパワーズーム
の方向およびスピードに関する情報を入力するズーム操
作コード板38と、この撮影レンズ２がズームレンズ、単
焦点レンズ、単焦点マクロであるかどうかなどレンズの
種別を識別するレンズ判別コード板39と、テレ端時にお
けるＫVALUEに関するデータを入力するＫVALUE入力部材
40とが接続されている。The lens CPU 30 has a PZ motor 34 as information input means.
PZ pulser 35 for detecting the driving amount of the lens by the number of pulses, distance code plate A36 for reading the position information of the focus adjustment cam ring (focus lens group) driven by the focus mechanism 31, and zoom driven by the zoom mechanism 32 A zoom code plate 37 for reading the position information (focal length information) of the cam ring (magnifying lens group), a zoom operation code plate 38 for inputting information regarding the direction and speed of the power zoom by operating the zoom operation switch, and A lens identification code plate 39 for identifying the type of lens such as whether the taking lens 2 is a zoom lens, a single focus lens, or a single focus macro, and a KVALUE input member for inputting data relating to KVALUE at the tele end.
40 and are connected.

なお、「ＫVALUE」とは、本実施例では撮影レンズに
より結像された像面を単位長移動させるために必要なAF
パルサー21のパルス数をいうが、これに限定されるもの
ではない。In this embodiment, “KVALUE” is the AF value required to move the image plane formed by the taking lens by a unit length.
It refers to the number of pulses of the pulsar 21, but is not limited to this.

また、距離コード板A37ほかのコード板は、図示しな
いが、通常は、カム環に固定されたコード板と、固定間
に取付けられた、コード板の各コードにそれぞれ独立し
て摺接する複数の接片を備えたブラシとによって構成さ
れている。そして、ブラシの各接片が接触するコードの
組み合わせによって、カム環等の位置を複数ビットの情
報として得る構成が一般的である。Further, although not shown, the distance code plate A37 and other code plates are usually not shown, and usually, a plurality of code plates fixed to the cam ring, and a plurality of the code plates attached between the fixed portions, each of which independently slides on each code of the code plate. And a brush having a contact piece. In general, a position of a cam ring or the like is obtained as a plurality of bits of information by a combination of cords with which each contact piece of the brush contacts.

さらに、レンズCPU30のデータ入出力端子にはレンズ
インターフェース41が接続されている。レンズCPU30と
表示用CPU11とは、このレンズインターフェース41を介
してデータの授受を行なう。このインターフェース41に
は、マクロ時にマクロ情報を入力するマクロコード部材
42が接続されている。Further, a lens interface 41 is connected to a data input / output terminal of the lens CPU 30. The lens CPU 30 and the display CPU 11 exchange data via the lens interface 41. The interface 41 has a macro code member for inputting macro information at the time of macro.
42 is connected.

なお、レンズCPU30は、演算により現在の焦点距離、
被写体距離などの各種データを算出するが、演算に必要
な最低限の情報は内部ROMにメモリされている。The lens CPU 30 calculates the current focal length,
Various data such as the subject distance are calculated, and the minimum information required for the calculation is stored in the internal ROM.

『カメラボディの回路』 第２図には、カメラボディ１の電気系の主要構成をブ
ロックで示してある。[Circuit of Camera Body] FIG. 2 is a block diagram showing a main configuration of an electric system of the camera body 1.

表示用CPU11のVDD1端子には、バッテリー22の電圧
が、レギュレータ23により変圧され、スーパーキャパシ
タ24によるバックアップを受けて供給されている。表示
用CPU11はこのVDD1端子に入力された定電圧により常時
動作している。The voltage of the battery 22 is transformed by the regulator 23 and supplied to the VDD1 terminal of the display CPU 11 after being backed up by the supercapacitor 24. The display CPU 11 always operates by the constant voltage input to the VDD1 terminal.

表示用CPU11のP1端子には、メインCPU10の電源をON/O
FF制御するDC/DCコンバータ25が接続され、P2端子に
は、シャッターボタン（図示せず）の半押しでオンする
測光スイッチSWSが接続され、P3端子には、シャッター
ボタンの全押しでオンするレリーズスイッチSWRが接続
され、P4端子には、裏蓋（図示せず）が閉じられたとき
にオンして表示用CPU11等を撮影可能状態に保持させる
ロックスイッチSWLが接続されている。Power on / off the main CPU 10 to the P1 terminal of the display CPU 11
The DC / DC converter 25 for FF control is connected, the P2 terminal is connected to a photometric switch SWS that is turned on by half-pressing a shutter button (not shown), and the P3 terminal is turned on by fully pressing the shutter button. A release switch SWR is connected, and a lock switch SWL that is turned on when the back cover (not shown) is closed to hold the display CPU 11 and the like in a photographable state is connected to the P4 terminal.

DC/DCコンバータ25は、ロックスイッチSWLがオンした
状態で測光スイッチSWSあるいはレリーズスイッチSWRが
オンされたとき、および撮影レンズ２からレンズデータ
を入力する際に表示用CPU11からの指令によって作動
し、メインCPU10のVDD1端子に基準定電圧を供給してメ
インCPU10を起動させる。The DC / DC converter 25 is operated by a command from the display CPU 11 when the photometric switch SWS or the release switch SWR is turned on with the lock switch SWL turned on, and when lens data is input from the photographing lens 2, The reference constant voltage is supplied to the VDD1 terminal of the main CPU 10 to start the main CPU 10.

さらに表示用CPU11のP5端子にはモードスイッチSWMが
接続され、P6端子にはドライブスイッチSWDRが接続さ
れ、P7端子には露出補正スイッチSWXVが接続され、P8、
P9端子にはそれぞれアップスイッチSWUP、ダウンスイッ
チSWDNが接続されている。Further, a mode switch SWM is connected to the P5 terminal of the display CPU 11, a drive switch SWDR is connected to the P6 terminal, an exposure compensation switch SWXV is connected to the P7 terminal, and P8,
An up switch SWUP and a down switch SWDN are connected to the P9 terminal, respectively.

表示用CPU11は、P5〜P9端子のレベルを入力してこれ
らのスイッチSWのON/OFF状態を知り、それぞれの状態に
応じた動作をする。例えば、モードスイッチSWMの操作
に応じてプログラム露出、オート露出、マニュアル露出
等の露出モードの選択可能とし、またドライブスイッチ
SWDRの操作に応じていわゆる単写、連写などのドライブ
モードを選択可能な状態にする。そして、これらの露出
モード、またはドライブモードが選択可能な状態におい
て、アップスイッチSW UP、ダウンスイッチSW DNの操作
に応じて選択モードを変更する。The display CPU 11 receives the levels of the P5 to P9 terminals, knows the ON / OFF state of these switches SW, and operates according to each state. For example, exposure modes such as program exposure, auto exposure, and manual exposure can be selected according to the operation of the mode switch SWM.
A drive mode such as so-called single shooting or continuous shooting can be selected according to the operation of the SWDR. When the exposure mode or the drive mode can be selected, the selection mode is changed according to the operation of the up switch SW UP and the down switch SWDN.

また、表示用CPU11は、露出補正スイッチSW XVがオン
されたときには露出値の変更を可能な状態とし、この状
態におけるアップスイッチSW UPダウンスイッチSW DNの
操作に応じて露出補正値を変更する。When the exposure compensation switch SW XV is turned on, the display CPU 11 enables the exposure value to be changed, and changes the exposure compensation value in accordance with the operation of the up switch SW UP down switch SW DN in this state.

表示用CPU11の表示制御用PSEG端子群は、バスライン
を介して表示LCD12に接続されている。表示用CPU11は、
ロックスイッチSWLがオンされたときに、撮影に必要な
所定のデータを表示用LCD12に表示させる。The display control PSEG terminal group of the display CPU 11 is connected to the display LCD 12 via a bus line. The display CPU 11
When the lock switch SWL is turned on, predetermined data necessary for photographing is displayed on the display LCD 12.

表示用CPU11の７個のP10〜P16端子はそれぞれ、ボデ
ィ側マウントBMに設けられたボディ側Fmin1接点、Fmin2
接点、Fmin3接点、Fmax1接点、Fmax2接点、A/M接点およ
びCont接点に接続され、P18端子はスイッチ回路26に接
続されている。The seven P10 to P16 terminals of the display CPU 11 are connected to the body side Fmin1 contact and Fmin2
The contact, Fmin3 contact, Fmax1, Fmax2 contact, A / M contact and Cont contact are connected, and the P18 terminal is connected to the switch circuit 26.

また、ボディ側Fmin1、２、３接点は、撮影レンズと
の間でデータ通信を行なう通信接点としての機能もす
る。つまり、ボディ側Fmin1接点はシリアルロックを入
出力する^-SCK接点、ボディ側Fmin2接点はデータの授受
を行なうDATA接点、ボディ側Fmin3接点はリセット信号
を出力するRES接点としての機能を有する。Further, the body side Fmin1, Fmin2, F3 contacts also function as communication contacts for performing data communication with the taking lens. That is, the body-side Fmin1 contacts for inputting and outputting the serial lock ^- SCK contacts, DATA contact, the body side Fmin3 contact body side Fmin2 contacts for exchanging data has a function as RES contact for outputting a reset signal.

また、P10、P11およびP12端子は、表示用CPU11の内部
で常時プルアップされている。Further, the P10, P11 and P12 terminals are constantly pulled up inside the display CPU 11.

スイッチ回路26の出力は、ＶBATT端子に接続されてい
る。このスイッチ回路26は、バッテリー22とＶBATT端子
とを断続するスイッチとして機能し、P18端子のレベル
に応じてスイッチング動作をする。また、Gnd端子は、
バッテリー22のGND端子側に接続されている。The output of the switch circuit 26 is connected to the VBATT terminal. The switch circuit 26 functions as a switch for intermittently connecting the battery 22 and the VBATT terminal, and performs a switching operation according to the level of the P18 terminal. The Gnd terminal is
It is connected to the GND terminal side of the battery 22.

表示用CPU11とメインCPU10とは、シリアルSCK端子、
シリアルインIN端子、シリアルアウトSO端子を介してデ
ータ通信を行なうが、この通信では、例えば、第１表に
示したコマンドコードを用いてデータ転送を行なう。第
１表の左欄は表示用CPU11からメインCPU10へ出力される
データであり、右欄はメインCPU10から表示用CPU11へ転
送されるデータであり、これらのデータは、メインCPU1
0が制御する測光、測距等の測定データに基づいて設定
される。The display CPU 11 and the main CPU 10 have a serial SCK terminal,
Data communication is performed via the serial-in IN terminal and the serial-out SO terminal. In this communication, for example, data transfer is performed using the command codes shown in Table 1. The left column of Table 1 shows data output from the display CPU 11 to the main CPU 10, and the right column shows data transferred from the main CPU 10 to the display CPU 11.
0 is set based on measurement data such as photometry and distance measurement that are controlled.

メインCPU10のPA接点群は、測光用のA/D回路15に接続
され、PB接点群は露出制御回路16に、PC接点群はCCD処
理回路18に、PD接点群はAFモータ制御回路20に、PE接点
群はAFパルサー21に、PF接点群はDXコード入力回路13に
それぞれ接続されている。The PA contact group of the main CPU 10 is connected to the A / D circuit 15 for photometry, the PB contact group is to the exposure control circuit 16, the PC contact group is to the CCD processing circuit 18, and the PD contact group is to the AF motor control circuit 20. , The PE contact group is connected to the AF pulser 21, and the PF contact group is connected to the DX code input circuit 13, respectively.

メインCPU10のP20端子は、フォーカシングをAFモータ
19の駆動により行なうオートフォーカスモードと、ユー
ザーの手動駆動によるマニュアルフォーカスモードとの
間で切換える第1AFスイッチSW AF1に接続されている。P
2端子には、シャッターレリーズのモードを合焦優先と
レリーズ優先との間で切換える第2AFスイッチSW AF2が
接続されている。これらの第１、第2AFスイッチSW AF
1、SW AF2は機械的に連動する構成であり、例えば、第1
AFスイッチSW AF1によりマニュアルフォーカスモードが
設定されると、第2AFスイッチSW AF2がレリーズ優先モ
ードに切換わる。つまり、一方がオンすると他方がオフ
する構成である。The P20 terminal of the main CPU10 uses AF motor for focusing.
It is connected to a first AF switch SW AF1 that switches between an autofocus mode performed by driving 19 and a manual focus mode driven by a user manually. P
A second AF switch SW AF2 for switching a shutter release mode between focusing priority and release priority is connected to the two terminals. These first and second AF switches SW AF
1.SW AF2 is configured to be mechanically interlocked.
When the manual focus mode is set by the AF switch SW AF1, the second AF switch SW AF2 is switched to the release priority mode. That is, when one is turned on, the other is turned off.

『撮影レンズの回路』 次に、撮影レンズ２に搭載された電気系の構成につい
て、第３図を参照して説明する。[Circuit of the Photographing Lens] Next, the configuration of the electric system mounted on the photographing lens 2 will be described with reference to FIG.

撮影レンズの２のレンズ側マウントLMには、カメラボ
ディ１に装着されたときにボディ側マウントBMに設けら
れた対応する接点と電気的に接続するレンズ側接点群と
してVBATT接点、CONT接点、RES（Fmin 3）接点、 接点、DATA（Fmin2）接点、GND接点、Fmax1接点、Fmax2
接点およびA/M接点が設けられている。図示の都合でボ
ディ側接点群と順番を代えてあるが、これらのレンズ側
接点群の各接点は、同一符号を付したボディ側接点群の
各接点とそれぞれ電気的に接続される。A VBATT contact, a CONT contact, a RES as a lens-side contact group that is electrically connected to a corresponding contact provided on the body-side mount BM when attached to the camera body 1 is mounted on the second lens-side mount LM of the photographing lens. (Fmin 3) contact, Contact, DATA (Fmin2) contact, GND contact, Fmax1 contact, Fmax2
Contacts and A / M contacts are provided. Although the order is changed from the body-side contact group for the sake of illustration, each contact of the lens-side contact group is electrically connected to each contact of the body-side contact group denoted by the same reference numeral.

レンズ側VBATT接点はPZ駆動部33に接続されていて、P
Z駆動部33のスイッチング動作によりバッテリ22の電力
が、VBAT接点を介してPZモータ34に直接供給される。The lens side VBATT contact is connected to the PZ drive unit 33,
By the switching operation of the Z drive unit 33, the power of the battery 22 is supplied directly to the PZ motor 34 via the VBAT contact.

レンズ側Fmax1、Fmax2接点は、従来の旧AEレンズに設
けられているものと同様に２ビットの最大Ｆナンバー情
報をカメラボディに伝達する固定情報伝達部としても手
段として機能する。つまり、レンズ側接点Fmax1、Fmax2
はスイッチSWmax1、SWmax2を介して接地されていて、ス
イッチSWmax1、SWmax2のON/OFFの組み合わせにより変わ
るレベルの組み合わせにより最大Ｆナンバー（最小絞
り）情報を形成する。レンズ側接点Fmax1、Fmax2のレベ
ルと最大Ｆナンバーとの組み合わせは、例えば第２表に
示す通りである。The contact points Fmax1 and Fmax2 on the lens side also function as a fixed information transmission unit that transmits 2-bit maximum F-number information to the camera body, similarly to that provided in a conventional old AE lens. That is, the lens side contacts Fmax1, Fmax2
Are grounded via the switches SWmax1 and SWmax2, and form maximum F-number (minimum aperture) information by a combination of levels that change depending on a combination of ON / OFF of the switches SWmax1 and SWmax2. The combinations of the levels of the lens side contacts Fmax1 and Fmax2 and the maximum F number are as shown in Table 2 for example.

レンズ側A/M接点は、絞りのオート／マニュアル情報
をカメラボディ１に供給する機能を有し、切換えスイッ
チSW A/Mを介いて接地されている。切換えスイッチSW A
/Mは、撮影レンズ２の絞りリング（図示せず）の回転に
連動していて、絞リングがオート位置またはマニュアル
位置にあるときはオンまたはオフにする。The lens-side A / M contact has a function of supplying auto / manual information of the aperture to the camera body 1, and is grounded via a changeover switch SW A / M. Changeover switch SW A
/ M is interlocked with the rotation of the aperture ring (not shown) of the taking lens 2, and is turned on or off when the aperture ring is at the automatic position or the manual position.

レンズ側Fmin1、２、３接点は、旧AEレンズに設けら
れているものと同様に３ビットの開放絞り（最小）Ｆナ
ンバー情報をカメラボディ１に伝達する固定情報伝達部
としての機能と、カメラボディ１との間で通信を行なう
通信接点としても機能する。レンズ側Fmin1、２、３接
点のレベルと最小Ｆナンバーとの関係は、例えば第３表
に示す通りである。The contacts Fmin1, 2, 3 on the lens side function as a fixed information transmission unit for transmitting 3-bit open aperture (minimum) F-number information to the camera body 1 as in the case of the old AE lens. It also functions as a communication contact for communicating with the body 1. The relationship between the levels of the contact points Fmin1, 2, 3 on the lens side and the minimum F-number is as shown in Table 3 for example.

このように固定情報伝達および通信機能を共用させる
ために、レンズ側Fmin1、２、３接点にPNPトランジスタ
Tr1、２、３が接続されている。各トランジスタTrのエ
ミッタはレンズ側Fmin1、２、３接点に接続され、ベー
スは、ヒューズ部H1〜H3を介して接点CONTに断続可能に
形成され、コレクタは、接地されている。なお、ヒュー
ズ部は、エミッタとレンズ側Fmin接点との間に設ける構
成としてもよい。To share the fixed information transmission and communication functions in this way, PNP transistors are connected to the Fmin1, 2, 3 contacts on the lens side.
Tr1, 2, 3 are connected. The emitter of each transistor Tr is connected to the contacts Fmin1, 2, 3 on the lens side, the base is formed to be connectable to the contact CONT via fuse portions H1 to H3, and the collector is grounded. The fuse section may be provided between the emitter and the lens-side Fmin contact.

レンズ側Fmin1、２、３接点から開放Ｆナンバー情報
を得るためには、CONT接点の電位をGNDレベルに落す。
すると、ヒューズが接続されているトランジスタTrがオ
ンし、オンしたトランジスタTrのエミッタはハイレベル
に、オンしないトランジスタTrのエミッタはGNDレベル
になる。つまり、ヒューズ部H1〜H3の断続によりトラン
ジスタTr1、２、３がオフまたはオンしてエミッタレベ
ルが変わり、３ビットの開放Ｆナンバー情報がレンズ側
Fmin1、２、３接点に出力される。To obtain the open F-number information from the lens side Fmin1, Fmin2, F3 contacts, the potential of the CONT contact is dropped to the GND level.
Then, the transistor Tr to which the fuse is connected is turned on, the emitter of the turned-on transistor Tr becomes high level, and the emitter of the transistor Tr which is not turned on becomes GND level. That is, the transistors Tr1, 2, and 3 are turned off or on due to the intermittent operation of the fuse portions H1 to H3, and the emitter level changes, and the 3-bit open F-number information is transmitted to the lens
Output to Fmin1, 2, 3 contacts.

レンズインターフェース41のCONT端子は、レンズ側CO
NT接点に接続され、RES端子はレンズ側Fmin3接点に、 はレンズ側にFmin1接点に、DATA端子はレンズ側Fmin2接
点に、GND端子はレンズ側GND接点に接続されている。The CONT terminal of the lens interface 41 is
Connected to NT contact, RES terminal to Fmin3 contact on lens side, Is connected to the Fmin1 contact on the lens side, the DATA terminal is connected to the Fmin2 contact on the lens side, and the GND terminal is connected to the GND contact on the lens side.

レンズ側CONT接点は、上記のように、トランジスタTr
のベースに接続されるとともに、レンズインターフェー
ス41のCONT端子に接続されている。このCONT端子からの
電源供給のスイッチイングは、RES端子（レンズ側Fmin3
接点）を介して行なわれる。開放Ｆナンバーに関するデ
ータを提供した後、CONT端子が“H"、RES端子が“L"レ
ベルになったときに、レンズCPU30に電力供給が行なわ
れる。The lens side CONT contact is connected to the transistor Tr as described above.
And connected to the CONT terminal of the lens interface 41. Switching of the power supply from the CONT terminal is performed on the RES terminal (lens side Fmin3
Contact). After providing the data regarding the open F-number, when the CONT terminal becomes “H” and the RES terminal becomes “L” level, power is supplied to the lens CPU 30.

レンズインターフェース41のVDDB端子は、コンデンサ
C2を介してレンズCPU30のVDD端子に接続され、カメラボ
ディ１のCONT端子から供給された定電圧をレンズCPU30
に供給している。The VDDB pin of the lens interface 41 is a capacitor
The constant voltage supplied from the CONT terminal of the camera body 1 is connected to the VDD terminal of the lens CPU 30 through C2.
To supply.

レンズインターフェース41のDIS1〜DIS3端子には距離
コード板A36が接続されていて、フォーカス機構31によ
って駆動された焦点用カム環の位置に応じた被写体距離
に関する距離情報信号が、DIS1〜DIS3端子に入力され
る。A distance code plate A36 is connected to the DIS1 to DIS3 terminals of the lens interface 41, and distance information signals relating to a subject distance corresponding to the position of the focusing cam ring driven by the focus mechanism 31 are input to the DIS1 to DIS3 terminals. Is done.

MACRO端子には、マクロコード部42が接続されてい
る。このマクロコード部42は、ズーム操作環が操作され
て撮影レンズ２がマクロに切換られたときに、これを検
知してオンするマクロスイッチとしての機能を有する。The macro code section 42 is connected to the MACRO terminal. The macro code section 42 has a function as a macro switch for detecting and turning on the macro lens when the zoom ring is operated and the photographing lens 2 is switched to macro.

また、レンズインターフェース41の入出力端子群は、
レンズCPU30の入出力端子群と接続されている。レンズ
インターフェース41のリセット は、レンズCPU30のリセット と接続され、クロックCLK端子はシリアルクロック に、シリアルインSIS端子はシリアルアウトSO端子に、
シリアルアウトSOS端子にシリアルインSI端子に、 はP43端子に、 はP40端子に、φIN端子はPCL端子に、 はPOO端子にそれぞれ接続されている。また、レンズイ
ンターフェース41のCRES端子は、ディレイコンデンサC1
を介して接地されている。The input / output terminal group of the lens interface 41 is
It is connected to the input / output terminal group of the lens CPU 30. Reset lens interface 41 Reset lens CPU30 Clock CLK terminal is the serial clock The serial-in SIS terminal is connected to the serial-out SO terminal,
Serial out SOS terminal to serial in SI terminal, To the P43 terminal, Is the P40 terminal, φIN terminal is the PCL terminal, Are connected to the POO terminals, respectively. The CRES terminal of the lens interface 41 is connected to the delay capacitor C1.
Grounded.

レンズCPU30の制御端子にはPZ駆動部33が接続されて
いて、レンズCPU30はPZ駆動部33を制御している。さら
にレンズCPU30には、PZパルサー35およびレンズ判別コ
ード39が接続されている。A PZ drive unit 33 is connected to a control terminal of the lens CPU 30, and the lens CPU 30 controls the PZ drive unit 33. Further, a PZ pulser 35 and a lens identification code 39 are connected to the lens CPU 30.

レンズCPU30のP30〜P33、P62およびP63端子のおのお
のには、ズームコード板37の各コードが接続されてい
る。レンズCPU30は、これらのP30〜P33、P62およびP63
端子のレベルを入力してその組み合わせに応じた所定の
演算を実行して、ズーミング時の焦点距離およびマクロ
時の焦点距離データ等を算出する。Each of the P30 to P33, P62, and P63 terminals of the lens CPU 30 is connected to each code of the zoom code plate 37. The lens CPU 30 has these P30 to P33, P62 and P63
The level of the terminal is input, and a predetermined calculation corresponding to the combination is executed to calculate focal length data at the time of zooming and focal length data at the time of macro.

レンズCPU30のP50〜P53、P60およびP61端子には、ＫV
ALUEテレ端データ設定部40が接続されている。レンズCP
U30は、テレ端時および単焦点マクロ時の無限遠端にお
けるＫVALUEデータを、P50〜P53、P60およびP61端子の
レベルから入力して所定の演算を実行し、焦点距離およ
び被写体距離に応じたＫVALUEデータを算出する。KV is connected to P50-P53, P60 and P61 terminals of lens CPU30.
The ALUE tele end data setting unit 40 is connected. Lens CP
U30 inputs the KVALUE data at the telephoto end and at the infinity end at the time of the single focus macro from the levels of the P50 to P53, P60 and P61 terminals, executes a predetermined calculation, and executes the KVALUE according to the focal length and the subject distance. Calculate the data.

さらに、レンズCPU30のP21〜P29端子には、オートフ
ォーカススイッチSWAFや、パワーズームスイッチSW PZ
1、２などのスイッチが接続されている。Further, the auto focus switch SWAF and the power zoom switch SW PZ are connected to the P21 to P29 terminals of the lens CPU 30.
Switches such as 1 and 2 are connected.

この撮影レンズ２は、クロックパルス発生回路43を備
えていて、このクロックパルス発生回路43は、CPU30のX
1、X2端子に接続されている。レンズCPU30は、このクロ
ックパルス発生回路43が出力するクロックパルスに同期
して動作する。The photographing lens 2 includes a clock pulse generation circuit 43. The clock pulse generation circuit 43
1, Connected to X2 terminal. The lens CPU 30 operates in synchronization with the clock pulse output from the clock pulse generation circuit 43.

前記のように、カメラボディ１側は、CONT端子を“L"
レベルにして開放Ｆナンバーを読み込んだ後に、CONT端
子およびRES端子（Fmin3端子）をともに“H"レベルにし
てレンズCPU30にリセットをかける。As described above, the camera body 1 sets the CONT terminal to “L”.
After setting the level to read the open F-number, both the CONT terminal and the RES terminal (Fmin3 terminal) are set to the "H" level to reset the lens CPU 30.

このリセットを解除すると、レンズCPU30は特定のデ
ータを演算し、演算した特定のデータを、レンズインタ
ーフェース41内のシフトレジスタに、カメラボディ１側
から出力されるクロックとは非同期にセットする。そし
て、この特定演算データは、カメラボディ１のクロック
により、シフトレジスタから順次出力される。この旧通
信は、レンズインターフェース41内でハード的に実行さ
れ、本実施例では19バイト分のデータがカメラボディ１
に送られる。When the reset is released, the lens CPU 30 calculates specific data, and sets the calculated specific data in a shift register in the lens interface 41 asynchronously with a clock output from the camera body 1. Then, the specific calculation data is sequentially output from the shift register by the clock of the camera body 1. This old communication is executed by hardware in the lens interface 41, and in this embodiment, 19 bytes of data are stored in the camera body 1.
Sent to

旧通信が終了すると、レンズインターフェース41の が“L"レベルに立ち下がり、これが旧通信終了信号とな
って、レンズCPU30は、カメラボディ１からの新通信開
始データ待ち状態となる。When the old communication ends, the lens interface 41 Falls to the “L” level, which becomes the old communication end signal, and the lens CPU 30 waits for new communication start data from the camera body 1.

カメラボディ１から新通信開始データを受け取ると、
レンズCPU30は、データ端子（Fmin2接点）が“H"レベル
であることを確認して、DATA端子を“L"レベルに立ち下
げた後に立ち上げることにより、カメラボディ１に新通
信が可能であることを伝え、新通信を開始する。なおCO
NT端子、RES端子は、最初にレンズCPU30が立ち上がる
と、その状態にホールドされる。When receiving the new communication start data from the camera body 1,
The lens CPU 30 confirms that the data terminal (Fmin2 contact) is at the “H” level, lowers the DATA terminal to the “L” level, and then starts up, so that new communication with the camera body 1 is possible. And start a new communication. CO
The NT terminal and the RES terminal are held in that state when the lens CPU 30 first rises.

そして新通信では、カメラボディ１から出力される命
令コードにより、撮影レンズ２からカメラボディ１に、
あるいはカメラボディ１から撮影レンズ２にデータが転
送される。この新通信は、撮影レンズ２から出力される
クロックパルスに同期して実行される。In the new communication, the command code output from the camera body 1 allows the camera lens 1 to
Alternatively, data is transferred from the camera body 1 to the taking lens 2. This new communication is executed in synchronization with a clock pulse output from the photographing lens 2.

なお、撮影レンズ２とカメラボディ１との間で通信さ
れるデータは、例えば第４表および第５表に示す通りで
ある。The data communicated between the taking lens 2 and the camera body 1 is, for example, as shown in Tables 4 and 5.

『インターフェース回路』 次に、第４図を参照して、レンズインターフェース41
の詳細な構成について説明する。このインターフェース
41は、撮影レンズ２およびレンズROMを備えた旧AEレン
ズとの間でレンズデータをカメラボディ側に、ディジタ
ル回路によりハード的シーケンス制御により出力する入
出力手段としての機能と、カメラボディ１の表示用CPU1
1と撮影レンズ２のレンズCPU30との間で直接データ通信
を行なうインターフェースとしての機能を備えている。[Interface Circuit] Next, referring to FIG.
Will be described in detail. This interface
Reference numeral 41 denotes a function as an input / output means for outputting lens data to the camera body side between the photographing lens 2 and an old AE lens having a lens ROM by hardware-based sequence control by a digital circuit, and a display of the camera body 1. CPU1
It has a function as an interface for performing direct data communication between 1 and the lens CPU 30 of the taking lens 2.

撮影レンズ２がカメラボディ１に装着され、ロックス
イッチSWLがオンされると、カメラボディ１（表示用CPU
11のP16端子）から定電圧がCONT端子を介してレンズイ
ンターフェース41に供給される。そしてレンズインター
フェース41のVDDB端子からレンズCPU30のVDD端子に基準
定電圧が供給され、レンズCPU30は、この基準定電圧に
よりクロックパルス発生回路43を作動させ、そのクロッ
クパルスに同期して作動する。レンズインターフェース
41は、前述のVDDB端子、RES端子等の各端子等を備えたI
/Oブロック50を備えている。When the taking lens 2 is mounted on the camera body 1 and the lock switch SWL is turned on, the camera body 1 (display CPU
A constant voltage is supplied to the lens interface 41 through the CONT terminal from the P16 terminal (11). Then, a reference constant voltage is supplied from the VDDB terminal of the lens interface 41 to the VDD terminal of the lens CPU 30, and the lens CPU 30 activates the clock pulse generation circuit 43 with the reference constant voltage, and operates in synchronization with the clock pulse. Lens interface
Reference numeral 41 denotes an I / O provided with the above-described terminals such as the VDDB terminal and the RES terminal.
A / O block 50 is provided.

距離コード板A36およびマクロコード部42は、プルア
ップッバッファ回路51に接続されている。プルアップッ
バッファ回路51は、距離コード板A36およびマクロコー
ド部42の端子をプルアップし、それらのレベルを取り込
んで、３バイトの初期値データの一部として、初期値設
定レジスタ52に並列出力する。The distance code plate A36 and the macro code part 42 are connected to a pull-up buffer circuit 51. The pull-up buffer circuit 51 pulls up the terminals of the distance code plate A36 and the macro code part 42, takes in their levels, and outputs them as part of 3-byte initial value data to the initial value setting register 52 in parallel. I do.

NANDゲート51aの一対の入力には、それぞれ が接続されている。旧通信前の初期状態では、 は表示CPU11により“L"レベルに、 はレンズCPU30により“L"レベルにそれぞれ保たれてい
るので、NANDゲート51aの出力は“H"レベルとなり、プ
ルアップッバッファ回路51が初期値データ取り込み動作
を行なう。The NAND gate 51a has a pair of inputs Is connected. In the initial state before the old communication, Is set to “L” level by the display CPU11. Are held at the "L" level by the lens CPU 30, the output of the NAND gate 51a goes to the "H" level, and the pull-up buffer circuit 51 performs an initial value data fetching operation.

初期値設定レジスタ52にはさらに、内部初期値設定部
53および外部初期値設定部54が接続されている。初期値
設定レジスタ52は、プルアップッバッファ回路51、内部
初期値設定部53および外部所期行設定部54から出力され
る１バイト単位の３バイト分の初期値データを格納す
る。The initial value setting register 52 further includes an internal initial value setting unit.
53 and an external initial value setting unit 54 are connected. The initial value setting register 52 stores initial value data of 3 bytes in 1-byte units output from the pull-up buffer circuit 51, the internal initial value setting unit 53, and the external intended row setting unit 54.

初期値設定レジスタ52の出力群は、データロード回路
55の入力群にバスを介しえ接続されている。このデータ
ロード回路55は、３バイト分の初期値データを一斉に24
ビットシフトレジスタ56にロードする機能と、後述の演
算データ群を１バイト単位で所定のロードポイントLPに
ロードする機能とを備えている。24ビットシフトレジス
タ56は、並列入力直列出力型であり、その概要を第５図
に模式的に示した。The output group of the initial value setting register 52 is a data load circuit.
It is connected to 55 input groups via a bus. The data load circuit 55 simultaneously loads the initial value data of 3 bytes into 24
It has a function of loading the bit shift register 56 and a function of loading a later-described operation data group to a predetermined load point LP in byte units. The 24-bit shift register 56 is of a parallel input serial output type, and its outline is schematically shown in FIG.

24ビットシフトレジスタ56は、表示用CPU11から出力
されるクロックパルスによりシフト動作をし、各フリッ
プフロップFFにラッチしたデータを順番にSOUT端子側に
転送し、SOUT端子からシリアルにカメラボディ１側に出
力する。The 24-bit shift register 56 performs a shift operation by a clock pulse output from the display CPU 11, sequentially transfers the data latched in each flip-flop FF to the SOUT terminal side, and serially transfers the data from the SOUT terminal to the camera body 1 side. Output.

データロード回路55の入力には、さらに直列入力並列
出力型の８ビットバッファ57が接続されている。レンズ
CPU30が演算した演算データは、この８ビットバッファ5
7にSIS入力から、レンズCPU30が出力するクロックに同
期してシリアルに入力される。The input of the data load circuit 55 is further connected to an 8-bit buffer 57 of a serial input / parallel output type. lens
The operation data calculated by the CPU 30 is stored in the 8-bit buffer 5
7 is input serially from the SIS input in synchronization with the clock output from the lens CPU 30.

８ビットバッファ57のクロックCLK入力にはCLK端子が
接続され、クリアCL入力には が接続されている。８ビットバッファ57のQ₀〜Q₇出力
は、後述する所定の論理ゲート群を介して、24ビットシ
フトレジスタ56の24段のフリップフロップFFの対応する
プリセットPR入力に接続されている。The CLK terminal is connected to the clock CLK input of the 8-bit buffer 57, and is connected to the clear CL input. Is connected. The outputs Q _{0 to} Q ₇ of the 8-bit buffer 57 are connected to the corresponding preset PR inputs of the 24-stage flip-flop FF of the 24-bit shift register 56 via a predetermined group of logic gates described later.

８ビットバッファ57に８ビット分のデータが溜った
ら、その８ビットのデータは、データロード回路55を介
して所定のタイミングで24ビットシフトレジスタ56の所
定のロードポイントLP4、３、２、１、０のいずれかの
後にロードされる。最初の８ビット分の演算データは、
３バイト分の初期値データの直後にロードされ、その後
は、演算データの直後に空きを生じないように順次ロー
ドされる。When 8-bit data is accumulated in the 8-bit buffer 57, the 8-bit data is transferred to the predetermined load points LP4, 3, 2, 1, and 2 of the 24-bit shift register 56 at a predetermined timing via the data load circuit 55. Loaded after any of zeros. The first 8 bits of operation data are
The data is loaded immediately after the 3-byte initial value data, and thereafter, the data is sequentially loaded immediately after the operation data so that no space is generated.

24ビットシフトレジスタ56にロードされた最後のデー
タをラッチしたフリップフロップFFの位置は、UP/DOWN
カウンタ58のカウント値により検出される。ロードポイ
ント用デコーダ59は、UP/DOWNカウンタ58のカウント値
に応じて、８ビットバッファ57にメモリされた１バイト
の演算データをロードする24ビットシフトレジスタ56の
先頭のフリップフロップを設定する。例えば、第８図で
初期値（または演算）データが９番目のフリップフロッ
プまでシフトされたときには、ロードポイントLP4の後
のフリップフロップFF1〜８に１バイトの演算データを
並列にロードする。The position of the flip-flop FF that latched the last data loaded into the 24-bit shift register 56 is UP / DOWN
It is detected by the count value of the counter 58. The load point decoder 59 sets the first flip-flop of the 24-bit shift register 56 for loading 1-byte operation data stored in the 8-bit buffer 57 according to the count value of the UP / DOWN counter 58. For example, in FIG. 8, when the initial value (or operation) data is shifted to the ninth flip-flop, 1-byte operation data is loaded in parallel to the flip-flops FF1 to FF8 after the load point LP4.

UP/DOWNカウンタ58にバスを介して接続されたロード
パルス発生用デコーダ60は、UP/DOWNカウンタ58のカウ
ント値に応じて、ロードのタイミングを制御する制御パ
ルスを発生する。例えば、24ビットシフトレジスタ56に
ラッチされた最後のデータビットがロードポイントLP0
〜LP4に達する毎にロードパルス（“H"パルス）をロー
ドパルス発生回路61に出力する。The load pulse generating decoder 60 connected to the UP / DOWN counter 58 via a bus generates a control pulse for controlling the load timing according to the count value of the UP / DOWN counter 58. For example, the last data bit latched in the 24-bit shift register 56 is the load point LP0.
A load pulse ("H" pulse) is output to the load pulse generation circuit 61 every time the signal reaches LP4.

ロードパルス発生用デコーダ60からのロードパルス
と、８ビットバッファフル信号発生回路62からのフル信
号とを受けたロードパルス発生回路61は、ロードパルス
をORゲート63を介してデータロード回路55に出力する。The load pulse generation circuit 61 which receives the load pulse from the load pulse generation decoder 60 and the full signal from the 8-bit buffer full signal generation circuit 62 outputs the load pulse to the data load circuit 55 via the OR gate 63. I do.

このロードパルスを受けたデータロード回路55は、８
ビットバッファ57の演算データを、ロードポイント用デ
コーダ59で指定されたロードポイントLPの直後にロード
する。The data load circuit 55 receiving this load pulse outputs
The operation data of the bit buffer 57 is loaded immediately after the load point LP specified by the load point decoder 59.

また、ロードパルス発生回路61からロードパルスが出
力されると、その出力毎にUP/DOWNカウンタ58はカウン
ト値を８ビット分デクリメントする。これにより、UP/D
OWNカウンタ58のカウント値は、24ビットシフトレジス
タ56にロードされたデータの最後のデータビットをラッ
チしたフリップフロップFFのナンバーとなる。When a load pulse is output from the load pulse generating circuit 61, the UP / DOWN counter 58 decrements the count value by 8 bits for each output. With this, UP / D
The count value of the OWN counter 58 is the number of the flip-flop FF that has latched the last data bit of the data loaded into the 24-bit shift register 56.

ORゲート63には、一方の入力にロードパルス発生回路
61の出力が接続され、他方の入力には、（インバータ63
aを介して）I/Oブロック50のリセット が接続されている。リセット 起動直前は“L"レベルであり、旧通信の際には“H"レベ
ルに保持される。したがって、通信開始後にロードパル
ス発生回路61から“H"レベルのロードパルスが出力され
ると、その出力毎にORゲート63から“H"レベルのロード
パルスが出力され、データロード回路55がロード動作を
行なう。OR gate 63 has a load pulse generation circuit on one input
The output of 61 is connected to the other input (inverter 63
a) Reset I / O block 50 Is connected. reset It is at “L” level immediately before activation, and is held at “H” level during old communication. Therefore, when an "H" level load pulse is output from the load pulse generation circuit 61 after the start of communication, an "H" level load pulse is output from the OR gate 63 for each output, and the data load circuit 55 performs a load operation. Perform

８ビットバッファフル信号発生回路62は、８進カウン
タ71のCARRY出力からキャリー信号を受けてフル信号を
発生する。８進カウンタ71は、レンズCPU30から出力さ
れるクロックパルスがシリアルクロックCLK入力に入る
毎にカウントアップし、桁が上がる毎にキャリー信号を
CARRY出力から出力する。また、レンズCPU30は、このシ
リアルクロックに同期して、演算したデータを８ビット
バッファ57のSIS入力に出力する。The 8-bit buffer full signal generation circuit 62 receives the carry signal from the CARRY output of the octal counter 71 and generates a full signal. The octal counter 71 counts up each time a clock pulse output from the lens CPU 30 enters the serial clock CLK input, and outputs a carry signal each time a digit goes up.
Output from CARRY output. The lens CPU 30 outputs the calculated data to the SIS input of the 8-bit buffer 57 in synchronization with the serial clock.

ORゲート63の出力は、インバータ63bを介して８ビッ
トバッファフル信号発生回路62のクリア端子CLに接続さ
れていて、クリア端子CLのレベルが“L"になると、８ビ
ットバッファフル信号発生回路62がクリアされ、出力が
初期状態に戻る。The output of the OR gate 63 is connected to the clear terminal CL of the 8-bit buffer full signal generation circuit 62 via the inverter 63b, and when the level of the clear terminal CL becomes "L", the 8-bit buffer full signal generation circuit 62 Is cleared, and the output returns to the initial state.

初期値/8ビットバッファ切換え回路64は、24ビットシ
フトレジスタ56に初期値データをロードするか、レンズ
CPU30で演算され、８ビットバッファ57にラッチされた
演算データをロードするのかの切換え動作を行なう。初
期値/8ビットバッファ切換え回路64のＱ出力および出
力は、データロード回路55に接続され、CL入力は に接続され、クロック入力にはSCK端子がインバータ64a
を介して接続され、Ｄ入力には基準電圧（“H"レベル）
が入力されている。The initial value / 8-bit buffer switching circuit 64 loads the initial value data into the 24-bit shift register 56,
A switching operation is performed as to whether to load operation data calculated by the CPU 30 and latched in the 8-bit buffer 57. The Q output and output of the initial value / 8 bit buffer switching circuit 64 are connected to the data load circuit 55, and the CL input is The SCK terminal is connected to the inverter 64a for clock input.
And the D input has a reference voltage ("H" level)
Is entered.

初期値/8ビットバッファ切換え回路64は、初期状態で
は が“L"レベルなので、Ｑ出力が“L"レベル、出力が
“H"レベルである。この状態で、初期値データが24ビッ
トシフトレジスタ56にロードされる。The initial value / 8-bit buffer switching circuit 64 Is "L" level, the Q output is at "L" level and the output is at "H" level. In this state, the initial value data is loaded into the 24-bit shift register 56.

その後、 が“H"レベルになり、表示用CPU11からのクロックパル
スが立ち上がると、Ｑ出力および出力レベルが反転し
てラッチされる。この状態で、８ビットバッファ57のデ
ータが24ビットシフトレジスタ56にロード可能になる。afterwards, Becomes "H" level and the clock pulse from the display CPU 11 rises, the Q output and the output level are inverted and latched. In this state, the data in the 8-bit buffer 57 can be loaded into the 24-bit shift register 56.

24ビットシフトレジスタ56には、レンズCPU30からシ
リアルクロックが、一発目SCKキャンセル回路65を介し
てクロック入力にされる。この一発目SCKキャンセル回
路65は、通信開始後、最初のクロックパルスをキャンセ
ルして２発明以降のクロックパルスを24ビットシフトレ
ジスタに入力する。24ビットシフトレジスタは、このシ
リアルロックによりシフト動作を行なう。The serial clock from the lens CPU 30 is input to the 24-bit shift register 56 via the first SCK cancel circuit 65. After the start of communication, the first-shot SCK cancel circuit 65 cancels the first clock pulse and inputs the clock pulses of the second invention and thereafter to the 24-bit shift register. The 24-bit shift register performs a shift operation by this serial lock.

リアコンバータ 信号発生回路66は、３バイトの初期値データおよび13バ
イトの演算データの転送が終了したときに、UP/DOWNカ
ウンタ58のカウント値に基づいて、リアコンバータ（図
示せず）からのデータを表示用CPU11に転送させるリア
コンバータ （“L"レベル）を出力する。このリアコンバータ により、24ビットシフトレジスタ56と表示用CPU11との
接続が解かれる。Rear converter The signal generation circuit 66 displays data from a rear converter (not shown) based on the count value of the UP / DOWN counter 58 when the transfer of the 3-byte initial value data and the 13-byte operation data is completed. Converter to transfer to CPU11 (“L” level) is output. This rear converter Thus, the connection between the 24-bit shift register 56 and the display CPU 11 is released.

リアコンバータ信号発生回路66には、８ビットバッフ
ァフル信号発生回路62の出力が入力されている。通常 は、、24ビットシフトレジスタ57が空になると出力され
るが、LP0の場合のロードポイントもあるので、この時
バッファフルであれば、 が出力しないようにするために、リアコンバータ信号発
生回路66には、８ビットバッファフル信号発生回路62の
出力が入力されている。The output of the 8-bit buffer full signal generation circuit 62 is input to the rear converter signal generation circuit 66. Normal Is output when the 24-bit shift register 57 becomes empty, but there is also a load point for LP0, so if the buffer is full at this time, The output of the 8-bit buffer full signal generation circuit 62 is input to the rear converter signal generation circuit 66 in order to prevent the output from being performed.

旧通信終了 信号発生回路67は、UP/DOWNカウンタ58のカウント値が1
9バイト分のデータ転送が終了したことを表わす値にな
ったときに、旧通信を終了するための旧通信終了信号 （“L"レベル）をI/Oブロック50の に出力する。この により、レンズCPU30は旧通信終了を知り、旧通信を終
了する。End of old communication The signal generation circuit 67 sets the count value of the UP / DOWN counter 58 to 1
Old communication end signal for terminating old communication when the value indicates that data transfer for 9 bytes has been completed. (“L” level) of I / O block 50 Output to this Thereby, the lens CPU 30 knows the end of the old communication and ends the old communication.

リセット回路68は、レンズCPU30をリセットするリセ
ット回路である。リセット回路68の には、表示用CPU11からリセットパルスがインバータ等
を介して入力され、DATA入力には、表示用CPU11から新
レンズであることを識別するパルスがDATA端子を介して
入力され、STOP入力には、レンズCPU30をスリープモー
ドにするSTOP信号発生回路69のＱ出力が入力されてい
る。The reset circuit 68 is a reset circuit that resets the lens CPU 30. Reset circuit 68 A reset pulse is input from the display CPU 11 via an inverter or the like, a pulse for identifying a new lens is input from the display CPU 11 via the DATA terminal to the DATA input, and a STOP input is input to the STOP input. The Q output of the STOP signal generation circuit 69 for putting the lens CPU 30 into the sleep mode is input.

また、リセット回路68の を介してレンズCPU30の に接続され、CRES出力は、コンデンサC1を介して接地さ
れている。したがってCRES出力は、“H"レベルから“L"
レベルに落ちる時間が所定時間遅延される。Also, the reset circuit 68 Through the lens CPU30 And the CRES output is grounded via a capacitor C1. Therefore, the CRES output changes from “H” level to “L”.
The time to fall to the level is delayed for a predetermined time.

ストップ（STOP）信号発生回路69は、リセット回路68
を作動させてレンズCPU30をスリープモードにするため
の回路である。ストップ信号発生回路69のＤ入力には、
８ビットバッファ57のQ₁出力が接続され、クロック入力
には、I/O、ブロック50の が接続されている。そして、ストップ信号発生回路69の
Ｑ出力は、リセット回路68のSTOP入力に接続されてい
る。The stop (STOP) signal generation circuit 69 includes a reset circuit 68
Is a circuit for causing the lens CPU 30 to be in the sleep mode by operating the. The D input of the stop signal generation circuit 69
8 Q ₁ output bit buffer 57 is connected to the clock input, I / O, block 50 Is connected. The Q output of the stop signal generating circuit 69 is connected to the STOP input of the reset circuit 68.

シリアルロック（SCK）切換え回路70は、CLK端子から
出力されるクロックを、カメラボディ１の表示用CPU11
から出力されるものと、レンズCPU30からのものとに択
一的に切換えるクロック切換回路である。撮影レンズ２
がカメラボディ１に装着されている場合、SCK切換え回
路70は、旧通信中はレンズCPU30からのシリアルクロッ
クをCLK出力し、新通信の際には、表示用CPU11に対して
出力する。The serial lock (SCK) switching circuit 70 outputs the clock output from the CLK terminal to the display CPU 11 of the camera body 1.
And a clock switching circuit for selectively switching between a signal output from the lens CPU 30 and a signal from the lens CPU 30. Shooting lens 2
Is mounted on the camera body 1, the SCK switching circuit 70 outputs the serial clock from the lens CPU 30 as CLK during the old communication, and outputs it to the display CPU 11 during the new communication.

SCK切換え回路70のクリアCL入力には が接続され、クロック入力には が接続され、Ｄ入力には８ビットバッファ57のQ₀出力が
接続されている。また、Ｑ出力はI/Oブロック50のSCKOU
T端子に接続され、出力はI/Oブロック50のSCKIN端子
に接続されている。For clear CL input of SCK switching circuit 70 Is connected to the clock input. There are connected, Q ₀ output of 8 bit buffer 57 is connected to the D input. Q output is SCKOU of I / O block 50
The output is connected to the T terminal and the SCKIN terminal of the I / O block 50.

SCK切換え回路70のＱ出力は、旧通信中は“H"レベル
であるが、旧通信が終了すると、８ビットバッファ57の
Q₀データが“H"のときに、 のレベルが立ち下がると“L"レベルに反転する。この反
転動作により、上記クロックの切換えが行なわれる。The Q output of the SCK switching circuit 70 is at the “H” level during the old communication, but when the old communication ends, the 8-bit buffer 57
When Q ₀ data is “H”, When the level falls, it is inverted to the “L” level. The clock is switched by the inversion operation.

８進カウンタ71のCLK入力には、CLK端子からシリアル
クロックが入力されていて、旧通信中はこのレンズCPU3
0からのクロックをカウントする。８進カウンタ71のCAR
RY出力からは、８パルス分カウントする毎にキャリー信
号が出力される。CL入力には が接続されているので、CL入力のレベルは、初期状態か
ら旧通信に変わるときに“H"レベルに立ち上がる。A serial clock is input to the CLK input of the octal counter 71 from the CLK terminal.
Count clocks from 0. CAR for octal counter 71
A carry signal is output from the RY output every time eight pulses are counted. For CL input Is connected, the level of the CL input rises to “H” level when changing from the initial state to the old communication.

デコーダ72は、８進カウンタ71のカウント値を受け
て、コード板データ選択回路73が取り込むデータビット
をデコードする。コード板データ選択回路73はそのデコ
ードに同期して、プルアップッバッファ回路51を介して
距離コード板A36またはマクロコード部42のデータを選
択してDATA端子から出力する。コード板データ選択回路
73に選択動作を行なわせる。このデータは、レンズCPU3
0に取り込まれる。The decoder 72 receives the count value of the octal counter 71 and decodes the data bits captured by the code plate data selection circuit 73. The code plate data selection circuit 73 selects the data of the distance code plate A 36 or the macro code portion 42 via the pull-up buffer circuit 51 in synchronization with the decoding, and outputs the data from the DATA terminal. Code plate data selection circuit
73 is caused to perform a selection operation. This data is stored in the lens CPU3
Captured to 0.

以上がレンズインターフェース41の構成および概略の
動作である。The above is the configuration and the schematic operation of the lens interface 41.

『I/Oブロック』 次に、第５図を参照してI/Oブロック50の詳細な構成
について説明する。[I / O Block] Next, a detailed configuration of the I / O block 50 will be described with reference to FIG.

先ず、カメラボディ１の表示用CPU11のP12端子と接続
されるRES端子、P10端子と接続される およびP11端子と接続されるDATA端子について説明す
る。First, the RES terminal connected to the P12 terminal of the display CPU 11 of the camera body 1 and the P10 terminal are connected. And the DATA terminal connected to the P11 terminal will be described.

RES端子は、インバータ75を介して に接続されている。また、RES端子とインバータ75との
間にはトランジスタTr3のエミッタが接続され、このト
ランジスタTr3のベースはSLCT3端子に接続され、コレク
タは接地されている。このRES端子には、表示用CPU11か
らリセット信号が出力される。The RES terminal is connected via the inverter 75 It is connected to the. The emitter of the transistor Tr3 is connected between the RES terminal and the inverter 75, the base of the transistor Tr3 is connected to the SLCT3 terminal, and the collector is grounded. A reset signal is output from the display CPU 11 to this RES terminal.

インバータ76を介してANDゲート77の一方の入力と、ト
ライステートバッファ78の入力と、トライステートバッ
ファ79の出力とに接続されている。ANDゲート77の出力
はSCK出力に接続され、トライステートバッファ78の出
力およびトライステートバッファ79の入力は、CLK端子
およびCLK出力に接続されている。ANDゲート77の他方の
入力には、 が接続されている。 One input of an AND gate 77, an input of a tri-state buffer 78, and an output of a tri-state buffer 79 are connected via an inverter 76. The output of the AND gate 77 is connected to the SCK output, and the output of the tristate buffer 78 and the input of the tristate buffer 79 are connected to the CLK terminal and the CLK output. The other input of AND gate 77 Is connected.

また、 とインバータ76との間には、トランジスタTr1のエミッ
タが接続され、トランジスタTr1のベースにはSLCT1端子
が接続され、コレクタは接地されている。Also, The emitter of the transistor Tr1 is connected between the transistor Tr1 and the inverter 76, the SLCT1 terminal is connected to the base of the transistor Tr1, and the collector is grounded.

DATA端子は、トライステートバッファ80の出力、マル
チプレクサ81の一対のデータ入力の一方およびDATA出力
のそれぞれに接続されている。マルチプレクサ81の出力
は、SOS端子に接続されている。The DATA terminal is connected to the output of the tri-state buffer 80, one of a pair of data inputs of the multiplexer 81, and the DATA output. The output of the multiplexer 81 is connected to the SOS terminal.

次に、レンズCPU30と接続されるクロック端子、SOS端
子、SIS端子、 について説明する。Next, the clock terminal, SOS terminal, SIS terminal, Will be described.

CLK端子は、CLK出力およびトライステートバッファ79
の入力に接続されている。このCLK端子は、レンズCPU30 との間で、クロックパルスの入出力を行なう。CLK出力
には、表示用CPU11からのシリアルクロックまたはレン
ズCPU30からのシリアルロックが出力される。The CLK pin connects to the CLK output and tri-state buffer 79
Connected to the input. This CLK terminal is connected to the lens CPU30 And input and output of clock pulses. As the CLK output, a serial clock from the display CPU 11 or a serial lock from the lens CPU 30 is output.

CLK端子、CLK出力間と、 インバータ76間との間に、互いに逆方向のトライステー
トバッファ79、80が並列に接続されている。したがって
これらにより、 とCLK出力との断続、およびCLK端子と 断続が、択一的に制御される。Between the CLK terminal and CLK output, Tristate buffers 79 and 80 in opposite directions are connected in parallel between the inverters 76. Therefore, by these Between the CLK output and the CLK pin The interruption is alternatively controlled.

トライステートバッファ79のコントロール入力には、
ANDゲート83の出力が入力されている。ANDゲート83の一
対の入力の一方は、ANDゲート84の出力に接続され、他
方はSCKOUT入力に接続されている。ANDゲート84の入力
の一方にはインバータ86を介して が接続され、他方には が接続されている。The control input of tristate buffer 79
The output of the AND gate 83 is input. One of a pair of inputs of the AND gate 83 is connected to the output of the AND gate 84, and the other is connected to the SCKOUT input. One of the inputs of the AND gate 84 is via an inverter 86 Is connected to the other, Is connected.

SOS端子は、マルチプレクサ81の出力に接続されてい
る。マルチプレクサ81のデータの入力の一方はDATA端子
に接続され、他方はCODE入力に接続されている。したが
ってSOS端子からは、表示用CPU11またはマクロコード板
42あるいは距離コード板36からのデータが択一的に出力
される。The SOS terminal is connected to the output of the multiplexer 81. One of the data inputs of the multiplexer 81 is connected to the DATA terminal, and the other is connected to the CODE input. Therefore, from the SOS terminal, the display CPU 11 or macro code board
The data from 42 or the distance code plate 36 is alternatively output.

マルチプレクサ81の一方の制御入力には が接続され、他方の制御入力にはインバータ90を介して が接続されている。したがって、マルチプレクサ81の入
力切換えは、 により行なわれる。One control input of multiplexer 81 Is connected to the other control input via an inverter 90. Is connected. Therefore, the input switching of the multiplexer 81 is It is performed by

が“L"レベルのときには、CODE入力のデータがSOS端子
に出力され、“H"レベルのときには、DATA端子のデータ
がSOS端子が出力される。 Is at the "L" level, the data at the CODE input is output to the SOS terminal, and when it is at the "H" level, the data at the DATA terminal is output at the SOS terminal.

SIS端子には、レンズCPU30のSO端から出力されたデー
タが入力される。このSIS端子は、SIS出力およびマルチ
プレクサ87の他方のデータ入力に接続されている。した
がってSIS端子は、マルチプレクサ87により、SOUT入力
との間で択一的にDATA端子に接続される。また、SIS出
力は、８ビットバッファ57のSIS入力に接続されてい
る。したがって、レンズCPU30のSO端子から出力された
データは、直接DATA端子に、または24ビットシフトレジ
スタ56を介してDATA端子に出力される。The data output from the SO terminal of the lens CPU 30 is input to the SIS terminal. This SIS terminal is connected to the SIS output and the other data input of the multiplexer 87. Therefore, the SIS terminal is alternatively connected to the DATA terminal by the multiplexer 87 between the SIS terminal and the SOUT input. The SIS output is connected to the SIS input of the 8-bit buffer 57. Therefore, data output from the SO terminal of the lens CPU 30 is output directly to the DATA terminal or to the DATA terminal via the 24-bit shift register 56.

上述の通り、マルチプレクサ81の一方の制御入力および
他方の制御入力にインバータ90を介して接続されている
ほか、ANDゲート84の他方の入力に接続されている。し
たがってこの 撮影レンズ側からカメラボディ側に送るデータを、マク
ロコード板42および距離コード板A36のデータと、24ビ
ットシフトレジスタ56を介したデータと、レンズCPU30
から出力されるデータとの間で選択する選択端子として
機能する。 As described above, one control input and the other control input of the multiplexer 81 are connected to the other input of the AND gate 84 in addition to being connected via the inverter 90 to the control input. So this The data sent from the taking lens side to the camera body side is the data of the macro code plate 42 and the distance code plate A 36, the data via the 24-bit shift register 56,
Functions as a selection terminal for selecting between the data output from and.

インバータ82を介してORゲート88の入力に接続してい
る。これは、旧通信時以外のときに、トライステートバ
ッファ80の接続を制御する制御端子として機能する。 It is connected to the input of an OR gate 88 via an inverter 82. This functions as a control terminal for controlling the connection of the tri-state buffer 80 except during the old communication.

次に、初期状態、旧通信状態および新通信状態の各状
態において機能する端子のレベルについて説明する。Next, the levels of the terminals that function in the initial state, the old communication state, and the new communication state will be described.

初期状態では、表示用CPU11により、リセットRES端子
およびシリアルクロック が“H"レベルに保たれる（第10図の時刻ａよりも前の状
態参照）。この初期状態において、距離コード板A36、
マクロコード部42等の初期値データが24ビットシフトレ
ジスタ56にロードされる。In the initial state, the reset RES pin and serial clock Is maintained at the “H” level (see the state before time a in FIG. 10). In this initial state, the distance code plate A36,
The initial value data of the macro code section 42 and the like is loaded into the 24-bit shift register 56.

旧通信開始時には、リセットRES端子からリセットパ
ルス（“L"レベル）が出力される。一方レンズCPU30
は、リセットパルスを受けてイニシャライズを行なう。
この時、初期値設定レジスタ52にセットされた初期値が
24ビットシフトレジスタ56にロードされる（第10図の時
刻ａ参照）。At the start of the old communication, a reset pulse (“L” level) is output from the reset RES terminal. On the other hand lens CPU30
Receives the reset pulse and performs initialization.
At this time, the initial value set in the initial value setting register 52 is
The data is loaded into the 24-bit shift register 56 (see time a in FIG. 10).

次に、 が“L"レベルに落され、レンズCPUからのクロックパル
スがCLK端子に出力され、表示用CPU11からのクロックパ
ルスがSCKが入力から出力される。この旧通信中は、 およびSCKOUT端子は“H"レベルである。この状態におい
て、SOUT入力に出力されたデータがDATA端子から出力さ
れる。next, Is lowered to the “L” level, a clock pulse from the lens CPU is output to the CLK terminal, and a clock pulse from the display CPU 11 is output from the input SCK. During this old communication, And the SCKOUT pin is at “H” level. In this state, the data output to the SOUT input is output from the DATA terminal.

16バイト分のデータ転送が終了すると、 が“L"レベルに落されて、SOUT入力とDATA端子との接続
が解除される。この間に、リアコンバータが装着されて
いるときにはリアコンバータからデータが表示用CPU11
出力される。When the data transfer for 16 bytes is completed, Is dropped to the “L” level, and the connection between the SOUT input and the DATA terminal is released. During this time, when the rear converter is installed, data is displayed from the rear converter to the display CPU 11.
Is output.

19バイト分のデータ転送時間が経過すると、 が“L"レベルに落ちて、SCK出力へのボディ側からのク
ロックパルスが遮断される。When the data transfer time for 19 bytes elapses, Falls to the “L” level, and the clock pulse from the body to the SCK output is cut off.

『リセット回路』 次に、第６図および第７図を参照して、リセット回路
68の回路構成を、より詳細に説明する。"Reset Circuit" Next, referring to FIGS. 6 and 7, the reset circuit
The 68 circuit configuration will be described in more detail.

にはI/Oブロック50の が接続され、DATA入力にはI/Oブロック50のDATA端子が
接続され、STOP入力にはストップ信号発生回路69のＱ出
力が接続されている。そして はレンズCPU30の に接続され、CRES出力は、ディレイコンデンサC1を介し
て接地されている。 Of the I / O block 50 Is connected, the DATA input is connected to the DATA terminal of the I / O block 50, and the STOP input is connected to the Q output of the stop signal generation circuit 69. And Is the lens CPU30 , And the CRES output is grounded via a delay capacitor C1.

NANDゲート91の一対の入力の一方およびプルダウン抵抗
R1を介してCRES端子に接続されている。NANDゲート91の
出力は、MOS型電界効果トランジスタFET1のゲートに接
続されている。電界効果トランジスタFET1のドレインは
抵抗R1とCRES出力との間に接続され、ソースは接地され
ている。抵抗R1とCRES出力との間は、直列のシュミット
インバータファ93およびインバータ94を介して に接続されている。 One of a pair of inputs of NAND gate 91 and pull-down resistor
Connected to CRES terminal via R1. The output of the NAND gate 91 is connected to the gate of the MOS field effect transistor FET1. The drain of the field effect transistor FET1 is connected between the resistor R1 and the CRES output, and the source is grounded. The connection between the resistor R1 and the CRES output is via a series Schmitt inverter 93 and an inverter 94. It is connected to the.

DATA入力端子は、ORゲート96の一対の入力の一方に接
続され、STOP入力端子はインバータ95を介してORゲート
96の他方の入力に接続されている。そしてORゲート96の
出力は、NANDゲート91の他方の入力に接続されている。The DATA input terminal is connected to one of a pair of inputs of an OR gate 96, and the STOP input terminal is connected to the OR gate 96 via an inverter 95.
Connected to 96 other inputs. The output of the OR gate 96 is connected to the other input of the NAND gate 91.

このリセット回路68におけるタイミングチャートを、
第７図に示した。初期状態では、RES端子およびDATA端
子が“H"レベル、 STOP入力および “L"レベルである。The timing chart of this reset circuit 68
As shown in FIG. In the initial state, the RES and DATA pins are at “H” level, STOP input and “L” level.

RES端子（Fmin3端子）が表示用CPU11により“L"レベ
ルに立ち下げられると、 がインバータ75により反転されて“H"レベルに立ち上が
る。これにより、CRES入力が、“H"レベルに上がり、 はシュミットインバータ93およびインバータ94を通って
“H"レベルに立ち上がる。When the RES terminal (Fmin3 terminal) falls to “L” level by the display CPU 11, Is inverted by the inverter 75 and rises to the “H” level. As a result, the CRES input rises to “H” level, Rises to “H” level through the Schmitt inverter 93 and the inverter 94.

上記状態のおいては、DATA入力レベルが立ち下がって
も、ORゲート96の出力は“H"レベルのまま維持され、NA
NDゲート91の出力が“L"レベルのまま維持されて電界効
果トランジスタFET1のオフ状態が維持されるので、 は“H"レベルに維持される。In the above state, even if the DATA input level falls, the output of the OR gate 96 is maintained at “H” level,
Since the output of the ND gate 91 is maintained at “L” level and the off state of the field effect transistor FET1 is maintained, Is maintained at the “H” level.

STOP入力（ストップ信号発生回路69のＱ出力）が“H"
レベルになった状態でDATA入力が“L"レベルに立ち下が
ると、ORゲート96の出力が“L"レベルに変わり、NANDゲ
ート91の出力が“H"レベルに変わって電界効果トランジ
スタFET1がオンするので、 が“L"レベルに変わる。これにより、レンズCPU30にリ
セットがかかる。STOP input (Q output of stop signal generation circuit 69) is "H"
When the DATA input falls to the “L” level while the level is at the “L” level, the output of the OR gate 96 changes to the “L” level, the output of the NAND gate 91 changes to the “H” level, and the field effect transistor FET1 turns on. So Changes to “L” level. As a result, the lens CPU 30 is reset.

『24bitシフトレジスタ』 次に、第８図〜第９図および第５表を参照して、デー
タロード回路55、24ビットシフトレジスタ56の構成およ
びロード態様を説明する。第９図のフリップフロップFF
1〜FF8は、24ビットシフトレジスタ56の最初の8bit分の
フリップフロップであり、これは、第８図のNO.1〜８の
フリップフロップに対応する。"24-bit shift register" Next, the configuration and loading mode of the data load circuit 55 and the 24-bit shift register 56 will be described with reference to FIGS. 8 to 9 and Table 5. 9 flip-flop FF
1 to FF8 are flip-flops for the first 8 bits of the 24-bit shift register 56, and correspond to the flip-flops of Nos. 1 to 8 in FIG.

LP3、LP4端子にはそれぞれ、ロードポイント用デコー
ダ59から、８ビットバッファ57のデータを24ビットシフ
トレジスタ57のロードポイントLP3またはLP4にロードす
るときに択一的にロードポイントパルス（“H"レベル）
が出力される。When the data of the 8-bit buffer 57 is loaded into the load point LP3 or LP4 of the 24-bit shift register 57 from the load point decoder 59, the load point pulse (“H” level) is supplied to the LP3 and LP4 terminals, respectively. )
Is output.

LD端子には、ロード時にロードパルス発生回路61から
ORゲート63を介してロードパルス（“H"レベル）が出力
される。The LD pin is connected to the load pulse generator 61 when loading.
A load pulse (“H” level) is output via the OR gate 63.

には、I/Oブロック50の を介して表示用CPU11からリセットパルスが入力され
る。 In the I / O block 50 A reset pulse is input from the display CPU 11 via the.

SCK′端子には、一発目クロックパルスキャンセル回
路65を介して、I/Oブロック50のSCK端子からシリアルク
ロックパルスが入力される。A serial clock pulse is input from the SCK terminal of the I / O block 50 to the SCK 'terminal via the first clock pulse cancel circuit 65.

端子およびＱ端子はそれぞれ、初期値/8ビットバッ
ファ切換え回路64の出力およびＱ出力が接続されてい
る。The terminal and the Q terminal are connected to the output of the initial value / 8-bit buffer switching circuit 64 and the Q output, respectively.

第１段目のフリップフロップFF1のＤ入力は接地さ
れ、第２段目以降のフリップフロップFF2〜FF8のＤ入力
には、前段のフリップフロップFF1〜FF7のＱ出力が接続
されている。このように第１段目のフリップフロップFF
1のＤ入力接地されているので、Ｑ出力の初期値は“L"
レベルである。The D input of the first-stage flip-flop FF1 is grounded, and the Q inputs of the preceding flip-flops FF1-FF7 are connected to the D inputs of the second and subsequent flip-flops FF2-FF8. Thus, the first-stage flip-flop FF
Since the D input of 1 is grounded, the initial value of the Q output is “L”
Level.

各フリップフロップFF1〜FF8のプリセットPR入力に
は、データロード回路55からのデータパルスが入力さ
れ、クリアCL入力には、プリセットPR入力のデータ（レ
ベル）をラッチするクリアパルスが入力される。A data pulse from the data load circuit 55 is input to the preset PR input of each of the flip-flops FF1 to FF8, and a clear pulse for latching the data (level) of the preset PR input is input to the clear CL input.

また、各フリップフロップFF1〜FF8は、SCK′端子か
ら入力されるクロックパルスの立ち上りによってシフト
動作を行なう。Each of the flip-flops FF1 to FF8 performs a shift operation at the rising edge of a clock pulse input from the SCK 'terminal.

フリップフロップFF2〜FF4の周辺構成は第１段目のフ
リップフロップFF1の周辺構成と同様であり、フリップ
フロップFF5〜FF8の周辺構成は第５段目のフリップフロ
ップFF5の周辺構成と同様なので、第１段目および第５
段目のフリップフロップFF1、FF5の周辺の構成について
説明する。The peripheral configuration of the flip-flops FF2 to FF4 is similar to the peripheral configuration of the first-stage flip-flop FF1, and the peripheral configuration of the flip-flops FF5 to FF8 is similar to the peripheral configuration of the fifth-stage flip-flop FF5. 1st and 5th
The configuration around the flip-flops FF1 and FF5 at the stage will be described.

１バイト単位のデータの各bitは、Q₀〜Q₇出力から、
論理ゲート群を介して対応する各フリップフロップFFの
プリセットPR入力から入力される。初期値設定レジスタ
52および８ビットバッファ57のQ₀〜Q₇データは、それぞ
れ論理ゲートを介してフリップフロップFF1〜FF8のプリ
セット入力に入力される。Each bit of data of 1 byte units, from Q ₀ ~Q ₇ output,
The data is input from the preset PR input of each corresponding flip-flop FF via the logic gate group. Initial value setting register
The Q _{0 to} Q ₇ data of the 52-bit and 8-bit buffers 57 are input to the preset inputs of the flip-flops FF1 to FF8 via logic gates, respectively.

第１段目のANDゲート101Aの一方の入力には端子が
接続され、他方の入力には、初期値設定レジスタの出力
端子であるINIT23端子が接続されている。したがってこ
のANDゲート101Aは、INIT23端子の初期値データをフリ
ップフロップFF1に出力する。A terminal is connected to one input of the first-stage AND gate 101A, and an INIT23 terminal, which is an output terminal of the initial value setting register, is connected to the other input. Therefore, the AND gate 101A outputs the initial value data of the INIT23 terminal to the flip-flop FF1.

第１段目の他方のANDゲート101Bの３個の入力には、
左側から、LP4端子、Q₀端子およびＱ端子が接続されて
いる。したがってANDゲート101Bは、Q₀端子のデータを
フリップフロップFF1に出力する。The three inputs of the other AND gate 101B in the first stage include:
From the left, LP4 terminal, the Q ₀ pin and Q terminals are connected. Thus AND gate 101B outputs the data of the Q ₀ pin to the flip-flop FF1.

５段目のANDゲート105Aの一方の入力は、ANDゲート10
1Aの一方の入力と同様に端子に接続され、他方の入力
には、初期値設定レジスタ52のデータ出力端子であるIN
IT19が接続されている。したがってANDゲート105Aは、I
NIT19端子の初期値データをフリップフロップFF5に出力
する。One input of the fifth stage AND gate 105A is connected to the AND gate 10A.
1A is connected to a terminal in the same manner as one input, and the other input is a data output terminal IN of the initial value setting register 52,
IT19 is connected. Therefore, the AND gate 105A
The initial value data of the NIT19 terminal is output to the flip-flop FF5.

５段目のANDゲート105Bの３個の入力には、図におい
て左端からLP4端子、Q₄出力およびＱ端子が接続されて
いる。したがってANDゲート105Bは、Q₄出力のデータを
フリップフロップFF5に出力する。The three inputs of the fifth stage of the AND gate 105B, LP4 terminal from the left end, the Q ₄ output and Q terminals are connected in FIG. Thus AND gate 105B outputs the data of the Q ₄ outputs to the flip-flop FF5.

ANDゲート105Cの３個の入力には、図において左側か
らLP3端子、Q₀出力およびＱ端子が接続されている。し
たがってANDゲート105Cは、Q₀のデータをフリップフロ
ップFF5に出力する。The three inputs of AND gate 105C, LP3 terminal from the left, the Q ₀ output and Q terminals are connected in FIG. Therefore AND gate 105C outputs the data of the Q ₀ to the flip-flop FF5.

以上の通り、ANDゲート101A、105Aは初期値データを
フリップフロップFF1、FF5にロードする。ANDゲート101
Bは、Q₀のデータをフリップフロップFF1にロードし、AN
Dゲート105Bは、Q₄のデータを、ANDゲート105Cは、Q₀の
データをそれぞれフリップフロップFF5にロードする。As described above, the AND gates 101A and 105A load the initial value data into the flip-flops FF1 and FF5. AND gate 101
B loads the data of Q ₀ to the flip-flop FF1, AN
D gate 105B is, the data of Q _4, AND gate 105C is, to load the data of Q ₀ in each flip-flop FF5.

以上の通りこの回路は、24ビットの初期値データを対
応する各フリップフロップFFにロードし、さら８ビット
バッファ57のQ₀〜Q₈のデータを、４ビット段階で右にシ
フトさせた位置にロードし得る構成である。As described above, this circuit loads the 24-bit initial value data into the corresponding flip-flops FF, and further shifts the data of Q _{0 to} Q ₈ of the 8-bit buffer 57 to the right by shifting the data by 4 bits. It is a configuration that can be loaded.

ANDゲート101A、101Bの出力は、ORゲート111の一対の
入力の一方にそれぞれ接続されている。したがってAND
ゲート101A、101Bの一方の出力が“H"レベルになると、
ORゲート111の出力が“H"レベルになる。Outputs of the AND gates 101A and 101B are connected to one of a pair of inputs of the OR gate 111, respectively. Therefore AND
When one output of the gates 101A and 101B becomes “H” level,
The output of the OR gate 111 becomes “H” level.

ANDゲート105A、105B、105Cの出力は、ORゲート115の
入力の一つに接続されている。したがって、ANDゲート1
05A、105B、105Cの出力の一つが“H"レベルになると、O
Rゲート115の出力が“H"レベルになる。The outputs of the AND gates 105A, 105B, 105C are connected to one of the inputs of the OR gate 115. Therefore, AND gate 1
When one of the outputs of 05A, 105B, 105C becomes “H” level, O
The output of R gate 115 attains "H" level.

ORゲート111の出力は、NANDゲート121の一対の入力の
一方、およびインバータ131を介してNANDゲート141の一
対の入力の一方に接続されている。NANDゲート121およ
びNANDゲート141の他方の入力にはそれぞれ、ORゲート1
52の出力が接続されている。そして、NANDゲート121の
出力はプリセットPR入力に接続され、NANDゲート141の
出力はCL入力に接続されている。An output of the OR gate 111 is connected to one of a pair of inputs of the NAND gate 121 and one of a pair of inputs of the NAND gate 141 via the inverter 131. The other inputs of NAND gate 121 and NAND gate 141 are OR gate 1
52 outputs are connected. The output of the NAND gate 121 is connected to the preset PR input, and the output of the NAND gate 141 is connected to the CL input.

同様に、ORゲート115の出力は、NANDゲート125の一対
の入力の一方およびインバータ135を介して、NANDゲー
ト145の一対の入力の一方に接続されている。NANDゲー
ト125およびNANDゲート145の他方の入力にはそれぞれ、
ORゲート156の出力が接続されている。そして、NANDゲ
ート125および145の出力はそれぞれ、フリップフロップ
FF5のプリセットPR入力およびCL入力に入力される。し
たがってNANDゲート121の出力は、ORゲート152の出力が
“H"で、ORゲート111の出力が“H"のときに“L"レベル
になり、“H"レベルのデータがフリップフロップFF1に
ロードされる。Similarly, the output of OR gate 115 is connected to one of a pair of inputs of NAND gate 125 and one of a pair of inputs of NAND gate 145 via inverter 135. The other inputs of NAND gate 125 and NAND gate 145, respectively,
The output of the OR gate 156 is connected. The outputs of NAND gates 125 and 145 are
Input to the preset PR input and CL input of FF5. Therefore, the output of the NAND gate 121 becomes “L” level when the output of the OR gate 152 is “H” and the output of the OR gate 111 is “H”, and the data of “H” level is loaded into the flip-flop FF1. Is done.

また、NANDゲート141の出力は、ORゲート152の出力が
“H"で、かつORゲート111の出力が“L"のときに“L"レ
ベルとなり、INIT23端子のデータがフリップフロップFF
1にロードされる。The output of the NAND gate 141 is at the “L” level when the output of the OR gate 152 is “H” and the output of the OR gate 111 is “L”, and the data at the INIT23 terminal is the flip-flop FF.
Loaded into 1.

一方、NANDゲート125の出力は、ORゲート156の出力が
“H"で、ORゲート115の出力が“H"のときに“L"レベル
になって、“H"レベルのデータがフリップフロップFF5
にロードされる。また、NANDゲート145の出力は、ORゲ
ート156の出力が“H"で、かつORゲート115の出力が“L"
のときに“L"レベルとなってINIT19端子のデータがフリ
ップフロップFF5にロードされる。On the other hand, the output of the NAND gate 125 goes to “L” level when the output of the OR gate 156 is “H” and the output of the OR gate 115 is “H”, and the data of “H” level is output to the flip-flop FF5.
Is loaded. The output of the NAND gate 145 is such that the output of the OR gate 156 is “H” and the output of the OR gate 115 is “L”.
At this time, the data at the INIT19 terminal is loaded into the flip-flop FF5.

LP3端子は、ANDゲート105Cの入力の１個と、ORゲート
154の一対の入力の一方に接続されている。ORゲート154
の他方の入力にはLP4端子が接続されている。したがっ
て、LP3、LP4端子の一方が“H"レベルになると、ORゲー
ト154の出力は“H"レベルになる。LP3 terminal is one of the inputs of AND gate 105C and OR gate
It is connected to one of a pair of 154 inputs. OR gate 154
The LP4 terminal is connected to the other input. Therefore, when one of the LP3 and LP4 terminals goes to “H” level, the output of the OR gate 154 goes to “H” level.

ORゲート154の出力は、ANDゲート155の一対の入力の
一方に入力されている。ANDゲート155の他方の入力に
は、LD端子が接続されている。したがってANDゲート155
は、LP3端子またはLP4端子の出力の一方が“H"レベルな
り、かつLD端子のレベルが“H"になったときに出力が
“H"レベルとなる。The output of the OR gate 154 is input to one of a pair of inputs of the AND gate 155. An LD terminal is connected to the other input of the AND gate 155. Therefore AND gate 155
Is that when one of the outputs of the LP3 terminal or the LP4 terminal becomes “H” level and the level of the LD terminal becomes “H”, the output becomes “H” level.

ANDゲート155の出力は、ORゲート156の一対の入力の
一方に入力されている。ORゲート156の他方の入力に
は、インバータ153を介して が接続されている。ORゲート156の出力は、前述の通
り、NANDゲート125、145の一方の入力に接続されてい
る。The output of the AND gate 155 is input to one of a pair of inputs of the OR gate 156. The other input of OR gate 156 is connected via inverter 153 Is connected. The output of the OR gate 156 is connected to one input of the NAND gates 125 and 145 as described above.

LP4端子は、ANDゲート151の一方の入力、ORゲート154
の一方の入力およびANDゲート105BおよびANDゲート101B
の入力の一個に接続されている。LP4 terminal is one input of AND gate 151 and OR gate 154
Input and AND gate 105B and AND gate 101B
Is connected to one of the inputs.

LD端子は、ANDゲート151およびANDゲート155の他方の
入力に接続されている。The LD terminal is connected to the other inputs of the AND gate 151 and the AND gate 155.

インバータ153を介して、ORゲート152、156の一方の入
力にそれぞれ接続されている。 The inverters 153 are connected to one input of OR gates 152 and 156, respectively.

SCK′端子はシフト動作を行なわせるクロック端子で
あって、フリップフロップFF1〜FF8のクロック入力に接
続されている。The SCK 'terminal is a clock terminal for performing a shift operation, and is connected to clock inputs of flip-flops FF1 to FF8.

端子およびＱ端子は、データをロードするか初期化
するかを選択する端子で、端子は、ANDゲート101A、1
05Aの一方の入力に接続され、Ｑ端子は、ANDゲート101
B、105B、105Cの入力の一つに接続されている。The terminal and the Q terminal are terminals for selecting whether to load or initialize data, and the terminals are AND gates 101A and 101A.
Connected to one input of 05A, Q terminal is AND gate 101
It is connected to one of the inputs of B, 105B, 105C.

『旧通信におけるデータのロード動作』 次に、第９図に示したロード回路の、旧通信時におけ
るデータロード動作について説明する。第10図は、同ロ
ード動作のタイミングチャートである。"Data Loading Operation in Old Communication" Next, a data loading operation in the old communication of the load circuit shown in FIG. 9 will be described. FIG. 10 is a timing chart of the loading operation.

初期状態では、RES端子 および端子が“H"レベルであるから、フリップフロッ
プFF1〜FF8には、INIT23〜INIT16端子の初期値データを
ロードされる。In the initial state, the RES terminal And the terminals are at "H" level, the flip-flops FF1 to FF8 are loaded with the initial value data of the INIT23 to INIT16 terminals.

RES端子が“L"レベルに立ち下がり、 が“H"レベルに立ち上がると、初期値データのロードが
終了する（時刻ａ）。The RES pin falls to “L” level, Rises to "H" level, the loading of the initial value data ends (time a).

続いて、カメラボディ１からのシリアルロックが から出力される。UP/DOWNカウンタ58は、このSCKクロッ
クパルスのカウントを開始する。Then, the serial lock from camera body 1 Output from The UP / DOWN counter 58 starts counting the SCK clock pulse.

一発目SCKキャンセル回路65は、入力されたSCKクロッ
クパルスのうち、最初の一発目をキャンセルして２発目
からSCK′クロックパルスとして24ビットシフトレジス
タ56に出力する。このSCK′クロックパルスにより、フ
リップフロップFFのシフト動作が始まる。The first SCK cancel circuit 65 cancels the first one of the input SCK clock pulses, and outputs the SCK clock pulse to the 24-bit shift register 56 as the SCK 'clock pulse from the second. The shift operation of the flip-flop FF is started by the SCK 'clock pulse.

また、初期値/8ビットバッファ切換え回路64のCL入力
に入力される が“H"レベルになるので、 が立ち上がると、Ｑ、出力が反転して、Ｑ出力が“H"
レベルに、出力が“L"レベルになり、８ビットバッフ
ァ57のQ₀〜Q₇データがロード可能になる（時刻ｂ）。It is also input to the CL input of the initial value / 8-bit buffer switching circuit 64 Becomes “H” level, Rises, Q and output are inverted and Q output becomes “H”
Level, the output becomes "L" level, Q ₀ to Q ₇ data of 8 bit buffer 57 is loadable (time b).

７個のSCK′パルスがフリップフロップFFに入力され
ると、フリップフロップFF1〜FF8は空になる。ここでUP
/DOWNカウンタ58のカウント値が７になると、ロードパ
ルス発生用デコーダ59は、 の８個目の立ち下がりによりLP4パルスを立ち上げて
“H"レベルに保持する。この状態で、８進カウンタ71か
らキャリー信号が出力されると、ロードパルス発生回路
61を介して“H"レベルのLDロードパルス出力され、８ビ
ットバッファ57のQ₀〜Q₇データがフリップフロップFF1
〜FF8にモードされる。When seven SCK 'pulses are input to the flip-flop FF, the flip-flops FF1 to FF8 become empty. UP here
When the count value of the / DOWN counter 58 becomes 7, the load pulse generation decoder 59 The LP4 pulse rises at the eighth falling edge of, and is held at the “H” level. In this state, when the carry signal is output from the octal counter 71, the load pulse generation circuit
An LD load pulse of “H” level is output via 61, and Q _{0 to} Q ₇ data of the 8-bit buffer 57 is output to the flip-flop FF 1
Mode is set to FF8.

しかし本実施例では、この時点では８ビットバッファ
57がフルになっていないので８進カウンタ71からキャリ
ー信号が出ず、８ビットバッファ57のデータはロードさ
れない。However, in this embodiment, at this time, the 8-bit buffer is used.
Since 57 is not full, no carry signal is output from the octal counter 71, and the data of the 8-bit buffer 57 is not loaded.

さらに の出力が継続されて初期値データがシフトされる。further And the initial value data is shifted.

が12個目の立ち下がりを生じたら、ロードポイント用デ
コーダ59は、LP4パルスを立ち下げ、LP3パルスを立ち上
げる（時刻ｄ）。これにより、フリップフロップFF5〜F
F8にデータQ₀〜Q₃のロードが可能になる。なお、データ
Q₄〜Q₇は、フリップフロップFF8よりも先段のフリップ
フロップFFにロード可能な状態となっている。 Occurs, the load point decoder 59 causes the LP4 pulse to fall and the LP3 pulse to rise (time d). Thereby, the flip-flops FF5 to FF
Data Q _{0 to} Q ₃ can be loaded into F8. The data
Q ₄ ~Q ₇ has a loadable state to the flip-flop FF of the earlier stage than the flip-flop FF8.

このとき、８ビットバッファ57がフルになって８進カ
ウンタ71からキャリーパルスが出力されていると、ロー
ドパルス発生用デコーダ60からロードパルスが出力され
るので、LDロードパルスが立ち上がる。これにより、フ
リップフロップFF5〜FF8にデータQ₀〜Q₃がロードされる
（時刻ｅ）。このロードによりUP/DOWNカウンタ58のカ
ウント値は８デクリメントされ、「13」から「５」に戻
る。At this time, if the 8-bit buffer 57 is full and the carry pulse is output from the octal counter 71, the load pulse is output from the load pulse generating decoder 60, and the LD load pulse rises. As a result, the data Q ₀ ~Q ₃ is loaded into the flip-flop FF5~FF8 (time e). By this loading, the count value of the UP / DOWN counter 58 is decremented by 8, and returns from "13" to "5".

さらに、 が４個出力されて、UP/DOWNカウンタ58のカウント値が
７から８に変わるときのSCKクロックパルスの立ち下が
りによりLP4パルスが立ち上がり、ロードポイントLP4に
データのロードが可能な状態となる（時刻ｈ）。further, Are output, and the LP4 pulse rises due to the fall of the SCK clock pulse when the count value of the UP / DOWN counter 58 changes from 7 to 8, and the load point LP4 can be loaded with data (time h).

LDパルスが出力されると、８進カウンタ71からキャリ
ー信号が出力され、Q₀〜Q₇のデータがフリップフロップ
FF1〜FF8にロードされる（時刻ｉ）。When LD pulse is output, is output carry signal from the octal counter 71, data of Q ₀ to Q ₇ is flip-flop
The data is loaded into FF1 to FF8 (time i).

以上のハード的動作を繰り返すことにより、先ず、３
バイトの初期値データが24ビットシフトレジスタ56にロ
ードされ、これらのデータが24ビットシフトレジスタ56
から1bitずつシフトされながらシリアルに出力され、DA
TA端子を介してカメラボディ１（表示用CPU11）に転送
される。By repeating the above hardware operation, first, 3
The byte initial value data is loaded into the 24-bit shift register 56, and these data are loaded into the 24-bit shift register 56.
Is output serially while being shifted by 1 bit from
The data is transferred to the camera body 1 (display CPU 11) via the TA terminal.

そして、この初期値データのロードおよびシフト動作
をしている間に、レンズCPU30は所定の演算を実行す
る。そして演算データが、上記の通り８ビットバッファ
57から24ビットシフトレジスタ56に１バイト単位でロー
ドされ、初期値データ群に引き続いて24ビットシフトレ
ジスタ56からカメラボディ１側に転送される。Then, the lens CPU 30 executes a predetermined calculation while the loading and shifting operations of the initial value data are being performed. The operation data is stored in an 8-bit buffer as described above.
The data is loaded from the 57-bit to the 24-bit shift register 56 in units of 1 byte, and is transferred from the 24-bit shift register 56 to the camera body 1 following the initial value data group.

３バイトの初期値データ群および13バイトの演算デー
タの転送が終了すると、リアコンバータ信号発生回路66
から“L"レベルの が出力され、SOUT端子とDATA端子との接続が断たれる。
この遮断後に、リアコンバータが装着されているときに
はリアコンバータの３バイト分のデータが、レンズCPU3
0のクロックに同期してカメラボディ１側に転送され
る。When the transfer of the 3-byte initial value data group and the 13-byte operation data is completed, the rear converter signal generation circuit 66
From “L” level to Is output, and the connection between the SOUT terminal and the DATA terminal is disconnected.
After the interruption, when the rear converter is mounted, the data of 3 bytes of the rear converter is transferred to the lens CPU3.
The data is transferred to the camera body 1 in synchronization with the clock of 0.

この３バイトのリアコンバータデータが転送される
と、 から旧通信終了 （“L"レベル）が出力され、旧通信が終了する。なお、
レンズCPU30は、リアコンバータが装着されていなくて
も、19バイト分のデータ転送時間が経過するのを待つ。When this 3-byte rear converter data is transferred, End of old communication from (“L” level) is output, and the old communication ends. In addition,
The lens CPU 30 waits for a 19-byte data transfer time to pass even if the rear converter is not mounted.

旧通信終了信号として が出力されると、この信号を入力したレンズCPU30は、
新通信への準備を開始し、表示用CPU11から出力される
新旧切換えコマンドを受け取ると、アクノリッジ信号を
出してから次の動作に入る。As the old communication end signal Is output, the lens CPU 30 that has input this signal
When preparations for new communication are started and a new / old switching command output from the display CPU 11 is received, an acknowledgment signal is output and the next operation is started.

以上本実施例では、演算を要しない初期値データをデ
ータ３バイトとしたが、これに限定されず、２バイトで
も、４バイトでも何バイトでもよい。シフトレジスタ
は、上記初期値データに合わせて、または合わせなくて
もよく、関係なく24ビットシフトレジスタ56以外のもの
で構成できる。例えば、16ビットあるいは32ビットシフ
トレジスタとすることもできる。As described above, in the present embodiment, the initial value data that does not require an operation is 3 bytes of data. However, the present invention is not limited to this, and may be 2 bytes, 4 bytes, or any number of bytes. The shift register may or may not correspond to the above initial value data, and may be constituted by anything other than the 24-bit shift register 56 regardless of the initial value data. For example, a 16-bit or 32-bit shift register can be used.

次に、本カメラシステムの主要動作について、フロー
チャートを参照して説明する。Next, main operations of the camera system will be described with reference to a flowchart.

『表示用CPUのタイマールーチン』 表示用CPU11のメイン動作（タイマールーチン）つい
て、第12図に示した動作フローチャートを参照して説明
する。なおこの動作は、表示用CPU11の内部ROMに格納さ
れたプログラムに基づいて、表示用CPU11により実行さ
れる。“Timer Routine of Display CPU” The main operation (timer routine) of the display CPU 11 will be described with reference to the operation flowchart shown in FIG. This operation is executed by the display CPU 11 based on a program stored in the internal ROM of the display CPU 11.

表示用CPU11は、先ずロックスイッチSWLのON/OFFをチ
ェックし、オフのときにはスイッチによる割込みを禁止
して、ロックフラグＦLOCKの状態からレンズ収納が完了
しているかどうかをチェックする（S11〜S14）。First, the display CPU 11 checks ON / OFF of the lock switch SWL. When the lock switch SWL is off, the interrupt by the switch is prohibited, and it is checked from the state of the lock flag FLOCK whether the lens storage is completed (S11 to S14). .

多くの撮影レンズは、フォーカシング、ズーミングに
よりレンズの全長が変化する。したがって、撮影しない
ときは、撮影レンズの全長をできるだけ短くした方が、
収納および持ち運びに便利である。In many photographing lenses, the entire length of the lens changes due to focusing and zooming. Therefore, when not shooting, it is better to make the overall length of the taking lens as short as possible.
Convenient for storage and carrying.

そこで、このカメラシステムでは、ロックスイッチSW
Lがオフされた時点で、オートフォーカス機構およびオ
ートパワーズーム機構により、撮影レンズ２を最もコン
パクトな状態に自動的に収納する。Therefore, in this camera system, the lock switch SW
When L is turned off, the photographing lens 2 is automatically stored in the most compact state by the autofocus mechanism and the auto power zoom mechanism.

しかし、ロックスイッチSWLのオフが、収納を意図し
たものでない場合がある。例えば、焦点距離およびピン
トをそのままにした状態で待機していたい場合等には、
省電力のためにロックスイッチSWLをオフすることによ
り自動収納がされてしまうと、撮影するときに再度焦点
距離およびピントを調整しなおさなければならず、面倒
である。However, turning off the lock switch SWL may not be intended for storage. For example, if you want to wait while keeping the focal length and focus unchanged,
If the lock switch SWL is turned off to save power and automatic storage is performed, the focal length and focus must be adjusted again when shooting, which is troublesome.

そこで、このカメラシステムでは、ロックスイッチSW
Lがオンからオフに切換えられたときにその時の焦点距
離およびピントを記憶して収納動作を行なう。そして、
再度ロックスイッチSWLがオンされたときに、収納前の
状態に自動的に復帰する構成としてある。このように構
成すれば、ロックスイッチSWLのオフが収納を意図する
場合であってもしない場合であっても、いずれにしても
不都合が無くなる。Therefore, in this camera system, the lock switch SW
When L is switched from on to off, the focal length and focus at that time are stored and the storing operation is performed. And
When the lock switch SWL is turned on again, the configuration automatically returns to the state before storage. With this configuration, no matter whether the lock switch SWL is turned off or not, the inconvenience is eliminated.

このカメラシステムでは、オートフォーカス機構に関
する収納、復帰動作はメインCPU10が、パワーズーム機
構に関する収納、復帰動作はレンズCPU30が制御する。
但し、メインCPU10とレンズCPU30とは必要なときにのみ
電源が供給され、不要時には電源が落されているため、
収納、復帰のデータは、常時動作している表示用CPU11
が管理している。In this camera system, the main CPU 10 controls the storage and return operations for the autofocus mechanism, and the lens CPU 30 controls the storage and return operations for the power zoom mechanism.
However, the main CPU 10 and the lens CPU 30 are supplied with power only when necessary, and are turned off when not needed.
The storage and return data is stored in the display CPU 11
Is managing.

ステップS15〜S18はレンズ収納処理である。ズーミン
グはレンズCPU30が管理するので、レンズCPU30に収納コ
マンドに関するコード90Hを送出するとともに、ズーム
コード板37から収納前の焦点距離データを入力する。オ
ートフォーカス動作はカメラボディ１側で制御するの
で、ステップS17のAF収納サブルーチンにおいてメインC
PU10により処理する。Steps S15 to S18 are a lens storing process. Since zooming is managed by the lens CPU 30, a code 90H relating to a storage command is transmitted to the lens CPU 30, and focal length data before storage is input from the zoom code plate 37. Since the auto focus operation is controlled on the camera body 1 side, the main C
Processed by PU10.

収納が終了すると、ロックフラグＦLOCKを降ろしてス
テップS19に進む（ステップS18）。When the storage is completed, the lock flag FLOCK is lowered, and the process proceeds to step S19 (step S18).

なお、レンズが収納されていた場合には、ロックフラ
グＦLOCKが「０」なので、上記ステップS15〜S18をスキ
ップする。When the lens is stored, since the lock flag FLOCK is "0", the steps S15 to S18 are skipped.

ステップS19では、P16端子（CONT端子）を“L"レベル
に落してレンズCPU30の電源を落し、さらにLCD12の電源
をオフした後（S20）、タイマー処理により、125msの周
期でこのタイマールーチンを実行する（S21〜S23）。ロ
ックスイッチSWLがオフの間は、このタイマー処理によ
りる間欠処理を繰り返す。In step S19, the power of the lens CPU 30 is turned off by lowering the P16 terminal (CONT terminal) to the "L" level, and the power of the LCD 12 is turned off (S20). (S21-S23). While the lock switch SWL is off, the intermittent processing by this timer processing is repeated.

ステップS12の処理時にロックスイッチSWLがオンされ
ていた場合には、表示用CPU11は、ステップS24でロック
フラグＦLOCKの状態を判断し、これが「０」であればメ
インCPU10によりAF復帰処理を実行して撮影レンズのピ
ントを収納前と同じ状態に復帰させる。If the lock switch SWL is on at the time of the processing in step S12, the display CPU 11 determines the state of the lock flag FLOCK in step S24, and if this is "0", the main CPU 10 executes the AF return processing. To return the focus of the taking lens to the same state as before storage.

ステップS26においては、レンズデータ入力処理をコ
ールしていかなるレンズが装着されているかを判断する
とともに、必要ないし可能であれば、レンズCPU30にズ
ーム機構の復帰動作を行なわせる。In step S26, a lens data input process is called to determine what lens is attached, and if necessary or possible, causes the lens CPU 30 to perform a return operation of the zoom mechanism.

データ入力処理が終了すると、ステップS27におい
て、測光スイッチSWSおよびレリーズスイッチSWRの割込
みを許可してレリーズ可能状態としてからステップS28
に処理を進める。When the data input processing is completed, in step S27, interruption of the photometric switch SWS and the release switch SWR is permitted to enable the release, and then step S28 is performed.
Processing proceeds to

そして、ステップS28〜35においては、モードスイッ
チSWM、ドライブスイッチSW DR、露出補正スイッチSW X
VおよびアップダウンスイッチSW UP、DNが操作されたと
きに、この操作に応じたモード等の変更処理と、選択さ
れたモードの表示処理を行なう。In steps S28 to S35, the mode switch SWM, the drive switch SWDR, and the exposure compensation switch SWX
When the V and the up / down switches SW UP and DN are operated, a mode changing process according to the operation and a display process of the selected mode are performed.

いずれのモードスイッチSWM等が操作されていないと
き、あるいはそのスイッチ操作が終了したときには、ス
テップS21〜S23に進んでタイマー処理による間欠動作に
入る。When any of the mode switches SWM and the like are not operated, or when the operation of the switches is completed, the process proceeds to steps S21 to S23 to enter the intermittent operation by the timer process.

『レンズデータの入力処理』 次に、タイマールーチンのステップS26でコールされ
るレンズデータの入力処理に関するサブルーチンについ
て、第13図に示した動作フローチャートおよび第11図の
タイムチャートに基づいて説明する。この処理は、表示
用CPU11により実行される。[Lens Data Input Processing] Next, a subroutine relating to the lens data input processing called in step S26 of the timer routine will be described based on the operation flowchart shown in FIG. 13 and the time chart shown in FIG. This process is executed by the display CPU 11.

先ず、レンズ判別用の３個のレンズフラグＦAE、ＦCP
U、ＦNOを「０」にセットする（S40）。ここで、レンズ
フラグＦAEは、レンズROMを備えた従来の旧AEレンズで
あることを識別し、レンズフラグＦCPUは、レンズCPUを
備えた新AEレンズ、例えば第１、３図等に示したレンズ
CPU30を備えた本実施例の撮影レンズ２であることを識
別し、レンズフラグＦNOは、上記以外の何も備えていな
いマニュアルレンズであることを識別するフラグであ
る。First, three lens flags FAE and FCP for lens identification
U and FNO are set to "0" (S40). Here, the lens flag FAE identifies a conventional old AE lens provided with a lens ROM, and the lens flag FCPU provides a new AE lens provided with a lens CPU, for example, the lens shown in FIGS.
The lens flag FNO is a flag for identifying that the lens is a manual lens having nothing other than the above.

次に、ロックフラグＦLOCKが立っているかどうかをチ
ェックし、立っていなければステップS42に進み、立っ
ていればステップS52にスキップする。Next, it is checked whether or not the lock flag FLOCK is set. If the lock flag FLOCK is not set, the process proceeds to step S42. If the lock flag FLOCK is set, the process skips to step S52.

ステップS42では、撮影レンズ２との間でシリアル通
信に使用するP10〜P12端子を入力モードに設定し、次に
P16端子（Cont接点）のレベルを入力してチェックする
（S43、S44）。In step S42, the P10 to P12 terminals used for serial communication with the photographing lens 2 are set to the input mode, and then
Check by inputting the level of the P16 terminal (Cont contact) (S43, S44).

装着されたレンズ側にCont接点が設けられていない場
合には、ボディ側Cont接点がレンズ側マウント面に接触
してGNDレベルになるので、旧AEレンズであることが分
かる。If no Cont contact is provided on the attached lens side, the body-side Cont contact comes into contact with the lens-side mounting surface to be at the GND level, indicating that it is an old AE lens.

旧AEレンズのときには、P10〜P15端子のレベルを入力
して、開放絞りＦナンバー、最小絞りＦナンバーに関す
るデータおよび絞りA/M切換えデータを読み込み、旧AE
レンズフラグＦAEを立ててリターンする（S45、S46）。In the case of the old AE lens, input the level of the P10 to P15 terminals, read the data on the open aperture F number, the minimum aperture F number, and the aperture A / M switching data, and read the old AE lens.
The lens flag FAE is set and the process returns (S45, S46).

Cont接点が“H"レベルのときには、撮影レンズが装着
されていないか、レンズデータを有するレンズである。
そこで、P16端子を“L"レベルに下げてレンズ側への電
源を落して、他のP10〜P15端子のレベルを入力する（S4
8）。When the Cont contact is at the “H” level, the photographing lens is not attached or the lens has lens data.
Then, the P16 terminal is lowered to the “L” level, the power to the lens side is turned off, and the levels of the other P10 to P15 terminals are input (S4
8).

第３図に示すように、レンズ側Fmin1〜Fmin3接点にト
ランジスタTrが接続されているときには、オンするトラ
ンジスタTrとオンしないトランジスタTrの組み合わせに
より変わるレンズ側Fmin1〜Fmin3接点のレベルの組み合
わせにより開放Ｆナンバーが分かり、スイッチSWFmax
1、SWFmax2のON/OFFにより変わるレンズ側接点Fmax1、F
max2のレベルの組み合わせにより最大Ｆナンバーが分か
り、さらに絞りA/M接点のレベルにより、絞りがオート
かマニュアルかが分かる。As shown in FIG. 3, when a transistor Tr is connected to the contacts Fmin1 to Fmin3 on the lens side, the open F is determined by a combination of the levels of the contacts Fmin1 to Fmin3 on the lens side which changes depending on the combination of the transistor Tr turned on and the transistor Tr not turned on. Know the number, switch SWFmax
1, Lens side contacts Fmax1, F that change depending on SWFmax2 ON / OFF
The maximum F number can be determined by the combination of the max2 levels, and the level of the aperture A / M contact indicates whether the aperture is auto or manual.

次に、P16端子を“H"レベルにしてレンズ側へ給電し
てレンズCPUを作動可能状態としてから、P10〜P14端子
のレベルを入力する（S49、S50）。そして、P10〜P12が
すべて“H"レベルであるかどうかをチェックし、すべて
“H"であれば何もないノーマルレンズなので、ノーマル
レンズフラグＦNOを上げてリターンする（S51、S52）。Next, the level of the P10 to P14 terminals is input after the P16 terminal is set to the "H" level to supply power to the lens side to make the lens CPU operable (S49, S50). Then, it is checked whether or not all of P10 to P12 are at "H" level. If all are at "H", there is no normal lens, so the normal lens flag FNO is raised and the process returns (S51, S52).

いずれかのP10〜P12端子が“L"レベルであれば、P1
3、P14端子のレベルが双方ともに“H"であるかどうかを
チェックする。双方ともに“H"のときにはレンズCPUが
故障していると考えられるので、ノーマルレンズフラグ
ＦNOを上げてリターンする（S53、S52）。If any of the P10 to P12 terminals are at "L" level, P1
3. Check whether the level of both P14 terminals is "H". If both are "H", it is considered that the lens CPU has failed, so the normal lens flag FNO is raised and the routine returns (S53, S52).

P13、P14端子の少なくとも一方が“L"レベルであれば
新AEレンズ（例えば撮影レンズ２）なので、P10端子の
レベルを“L"に立ち下げ、P11、P12端子をシリアル通信
モードにセットしてステップS56に進む（S53〜S55）。If at least one of the P13 and P14 terminals is at “L” level, it is a new AE lens (for example, the photographing lens 2), so the level of the P10 terminal is lowered to “L”, and the P11 and P12 terminals are set to the serial communication mode. The process proceeds to step S56 (S53 to S55).

ステップS56では、ロックフラグＦLOCKが立っている
かどうかをチェックし、立っていなければステップS57
に進み、立っていれば、ステップS66にスキップする。In step S56, it is checked whether the lock flag FLOCK is set. If not, step S57 is performed.
If it is standing, it skips to step S66.

ステップS57では、旧通信により16バイトのレンズデ
ータおよび３バイトのリアコンバータデータを入力す
る。In step S57, 16-byte lens data and 3-byte rear converter data are input by the old communication.

旧通信によるデータ入力が終了すると、新旧切換え信
号をDATA端子から出力し、レンズ側からアクノリッジ信
号を受けて、レンズ側にクロック要求信号を出力してレ
ンズCPU30にクロックを出力させる（S57〜S59）。When the data input by the old communication is completed, a new / old switching signal is output from the DATA terminal, an acknowledgment signal is received from the lens, a clock request signal is output to the lens, and a clock is output to the lens CPU 30 (S57 to S59). .

次に、レンズ復帰命令コード91Hを送出してレンズCPU
30にパワーズーム機構復帰準備を行なわせ、レンズCPU3
0からアクノリッジ信号が出力されるのを待つ（S61、S6
2）。Next, the lens return instruction code 91H is sent out and the lens CPU
30 prepares to return to the power zoom mechanism.
Wait for the acknowledge signal to be output from 0 (S61, S6
2).

アクノリッジ信号を受けたら、収納前焦点距離データ
を送出してレンズCPU30のパワーズーム処理を行なわせ
る（S63）。そして、この処理が終了するのを、レンズC
PU30からアクノリッジ信号が出力されるのをチェックし
ながら待ち、アクノリッジ信号を受けると、ロックフラ
グＦLOCKを立ててステップS66に進む（S64、S65）。When the acknowledgment signal is received, the focal length data before storage is transmitted to cause the lens CPU 30 to perform power zoom processing (S63). Then, when this processing ends, the lens C
While waiting for an acknowledgment signal to be output from the PU 30, the acknowledgment signal is received, the lock flag FLOCK is set, and the process proceeds to step S66 (S64, S65).

ステップS66では、クロック要求信号を送出してレン
ズCPU30からクロックを出力させる。そして、そのクロ
ックに同期させて命令コード60Hを送出し、レンズCPU30
からアクノリッジ信号が送出されるのを待つ（S67、S6
8）。命令コード60Hは、レンズ側のスイッチ設定デー
タ、パワホールド要求信号等を含むレンズ情報を読出す
るためのコードである。In step S66, a clock request signal is sent to cause the lens CPU 30 to output a clock. Then, the instruction code 60H is transmitted in synchronization with the clock, and the lens CPU 30
Waits for an acknowledgment signal to be sent from (S67, S6
8). The instruction code 60H is a code for reading lens information including switch setting data on the lens side, a power hold request signal, and the like.

アクノリッジ信号を受けると、その後にレンズCPU30
から送出されるレンズ情報を受信する（S69）。この受
信終了を、レンズCPU30から送信されるアクノリッジ信
号を受信することにより検知する（S70）。After receiving the acknowledge signal, the lens CPU 30
Is received (S69). This end of reception is detected by receiving an acknowledgment signal transmitted from the lens CPU 30 (S70).

アクノリッジ信号を受信したら、転送されたパワーホ
ールド要求があるかどうかをチェックする（ステップS7
1）。要求があれば、レンズCPU30にクロックの送出を要
求し、P18端子を“H"レベルにしてレンズCPU30からアク
ノリッジ信号が送出されるのを待つ（S72〜S74）。When the acknowledgment signal is received, it is checked whether there is a transferred power hold request (step S7).
1). If there is a request, a clock transmission is requested to the lens CPU 30, and the P18 terminal is set to “H” level to wait for an acknowledgment signal to be transmitted from the lens CPU 30 (S72 to S74).

アクノリッジ信号を受けたら、パワーホールドオンコ
ード92Hを送出してステップS81に進む（S75）。When the acknowledgment signal is received, the power hold on code 92H is transmitted, and the process proceeds to step S81 (S75).

ステップS71でパワーホールドの要求がなかったとき
には、クロックの送出を要求し、そのクロックに同期さ
せてパワーホールドオフコード93Hを送出する（S76、S7
7）。そして、レンズCPU30からアクノリッジ信号が送出
されるのを待つ（S78）。If there is no power hold request in step S71, a clock transmission is requested, and a power hold off code 93H is transmitted in synchronization with the clock (S76, S7).
7). Then, it waits for the transmission of an acknowledge signal from the lens CPU 30 (S78).

アクノリッジ信号を受けたら所定時間待ち、P18端子
を“L"レベルに落としてPZモータ34への給電を断ち、ス
テップS81に進む（S80）。When the acknowledgment signal is received, a predetermined time is waited, the P18 terminal is dropped to “L” level, the power supply to the PZ motor 34 is stopped, and the process proceeds to step S81 (S80).

ステップS81ではクロックを要求し、そのクロックに
同期させてレンズ情報２を要求するコード61Hを送出
し、アクノリッジ信号が送られてくるのを待つ（S82、S
83）。In step S81, a clock is requested, a code 61H for requesting the lens information 2 is transmitted in synchronization with the clock, and an acknowledgment signal is sent (S82, S82).
83).

アクノリッジ信号を受信したら、次に送られてくるレ
ンズ情報２を受信し、さらに送信終了のアクノリッジ信
号を受信するまで待つ（S84、S85）。When the acknowledgment signal is received, the lens information 2 to be transmitted next is received, and the control waits until an acknowledgment signal indicating the end of transmission is received (S84, S85).

アクノリッジ信号を受信したら、クロックを要求し、
送出されるクロックに同期させてすべてのデータを要求
するコード33Hを送出し、受信アクノリッジ信号が送ら
れてくるのを待つ（S86〜S88）。After receiving the acknowledge signal, request the clock,
A code 33H for requesting all data is transmitted in synchronization with the transmitted clock, and waits for a reception acknowledge signal to be transmitted (S86 to S88).

受信アクノリッジ信号を受信したら、その後に送信さ
れる16バイト分のデータを入力し、送信終了アクノリッ
ジ信号を受信するまで待つ（S89、S90）。After receiving the reception acknowledgment signal, input 16 bytes of data to be transmitted thereafter, and wait until a transmission end acknowledgment signal is received (S89, S90).

送信終了アクノリッジ信号を受信したら、パワーホー
ルド要求があるかどうかをチェックし、要求があれば新
AEレンズフラグＦCPUを立ててリターンする（S91、S9
5）。When the transmission end acknowledge signal is received, it is checked whether there is a power hold request.
Set the AE lens flag FCPU and return (S91, S9
Five).

パワーホールドの要求がなければ、クロックを要求
し、所定のコードを送信して受信アクノリッジ信号を受
信するまで待ってからリターンする（S92〜S94）。If there is no request for power hold, a clock is requested, a predetermined code is transmitted, and the process returns after waiting for reception of a reception acknowledge signal (S92 to S94).

『レンズCPUのメインルーチン』 レンズCPU30は、表示用CPU11によりCont接点およびFm
in1接点が“H"レベルにされた後に、リセット回路68が
リセットを解除することによって起動する。“Main routine of lens CPU” The lens CPU 30 controls the display CPU 11
After the in1 contact is set to the “H” level, the reset circuit 68 is activated by releasing the reset.

先ずレンズCPU30は、すべての割込みを禁止した後に
イニシャライズを行なう（S100、S101）。First, the lens CPU 30 performs initialization after prohibiting all interrupts (S100, S101).

イニシャライズ終了後、レンズインターフェース41か
ら旧通信終了信号が出力されているかどうか をチェックし、旧通信終了信号が出力されていれば、ス
トップフラグFSTOPを立てて、レンズCPUを割込み処理に
入る（S102、S103）。Whether the old communication end signal is output from the lens interface 41 after the initialization is completed Is checked, and if the old communication end signal has been output, a stop flag FSTOP is set, and the lens CPU enters an interrupt process (S102, S103).

旧通信終了信号が出力されていなければ、旧通信中な
ので、各スイッチの状態を入力してRAMにメモリし、所
定の演算を順に実行する（S105、S106）。この間に、初
期値データが24ビットシフトレジスタ56にロードされ、
シフトされてシリアルに出力されている。If the old communication end signal has not been output, it means that the old communication is being performed, so that the state of each switch is input and stored in the RAM, and predetermined operations are sequentially executed (S105, S106). During this time, the initial value data is loaded into the 24-bit shift register 56,
It is shifted and output serially.

所定の演算が終了する毎に、演算結果（演算データ）
をレンズインターフェース41に出力する（S106）。レン
ズインターフェース41に出力された演算データは、前述
の通り、ハード的に24ビットシフトレジスタ56にロード
され、I/Oブロック50を介して順番に表示用CPU11に転送
される。Each time a predetermined calculation is completed, the calculation result (calculation data)
Is output to the lens interface 41 (S106). The calculation data output to the lens interface 41 is loaded into the 24-bit shift register 56 by hardware as described above, and is sequentially transferred to the display CPU 11 via the I / O block 50.

所定の演算データを表示用CPU11に出力に終えると、
旧通信完了信号が出力されるのを待つ（ステップS10
7）。この間に、レンズインターフェース41に転送され
た演算データが表示用CPU11に転送され、さらに、リア
コンバータが装着されているときには、リアコンバータ
から３バイトのデータが表示用CPU11に転送される。３
バイトの初期データ、16バイトの演算データおよび３バ
イトのリアコンバータデータの計19バイトのデータ転送
が終了すると、インターフェース41は旧通信終了信号を
出力する。When the predetermined calculation data is output to the display CPU 11,
Wait for the old communication completion signal to be output (step S10
7). During this time, the calculation data transferred to the lens interface 41 is transferred to the display CPU 11, and when the rear converter is mounted, 3-byte data is transferred from the rear converter to the display CPU 11. 3
When the data transfer of a total of 19 bytes of the initial data of 16 bytes, the operation data of 16 bytes and the rear converter data of 3 bytes is completed, the interface 41 outputs the old communication end signal.

旧通信完了信号を受けた後に、表示用CPU11から新旧
切換信号を入力すると、アクノリッジ信号を出力する
（S108、S109）。これにより、新通信体制に移行する。After receiving the old communication completion signal, when a new / old switching signal is input from the display CPU 11, an acknowledgment signal is output (S108, S109). As a result, a transition to the new communication system is made.

先ずステップS110において、P23〜P29端子レベルを入
力し、各種スイッチ状態を内部RAMにメモリする（S11
1）。First, in step S110, the terminal levels of P23 to P29 are input, and various switch states are stored in the internal RAM (S11).
1).

次に、パワーズームスイッチSW PZ1をチェックして、
パワーズームモードか、マニュアルズームモードかを判
断する。このスイッチがオフしていればマニュアルズー
ムモードなので、ステップS113においてパワーホールド
要求ビットを降ろしてPZモータ34への給電を断ってから
からステップS116に進む。Next, check the power zoom switch SW PZ1,
Determine whether the mode is the power zoom mode or the manual zoom mode. If this switch is off, the camera is in the manual zoom mode. Therefore, the power hold request bit is lowered in step S113 to cut off the power supply to the PZ motor 34, and then the process proceeds to step S116.

パワーズームスイッチSW PZ1がオンしていればパワー
ズームモードなので、P21〜P29端子のレベルを入力して
ズーミングに関するスイッチ状態をチェックする（S11
4）。すべてのP21〜P29端子が“H"レベルのときには、
パワーズームに関する操作が何もされていないので、パ
ワーホールド要求ビットを「０」にしてステップS116に
進む。If the power zoom switch SW PZ1 is ON, the power zoom mode is set, so the levels of the P21 to P29 terminals are input to check the switch state related to zooming (S11
Four). When all P21 to P29 pins are at “H” level,
Since no operation related to the power zoom has been performed, the power hold request bit is set to “0”, and the process proceeds to step S116.

P21〜P29端子のいずれかの端子が“L"レベルのときに
は、その端子に接続されたパワーズームに関するスイッ
チが操作されているので、パワーホールド要求ビットを
「１」に設定してPZモータ34への給電を可能にしてステ
ップS116進む（S115）。When any of the terminals P21 to P29 is at the "L" level, the switch related to the power zoom connected to that terminal has been operated, so the power hold request bit is set to "1" and the PZ motor 34 And the process proceeds to step S116 (S115).

ステップS116では、像倍率一定フラグＦCONSTを一旦
降ろしてステップS117に進む。この像倍率一定フラグＦ
CONSTは、像倍率一定モードが設定されているか否かを
識別するフラグである。なお、本実施例における像倍率
一定モードとは、ある焦点距離ｆで被写体距離Ｄの被写
体に合焦させたときに、合焦被写体距離がΔ変化して
も、D/f＝（Ｄ＋ΔＤ）/f′の関係が維持されるように
制御パワーズーミングするモードである。In step S116, the image magnification constant flag FCONST is once lowered, and the process proceeds to step S117. This image magnification constant flag F
CONST is a flag for identifying whether or not the constant image magnification mode is set. Note that the constant image magnification mode in the present embodiment means that when a subject at a subject distance D is focused at a certain focal length f, even if the focused subject distance changes by Δ, D / f = (D + ΔD) / In this mode, control power zooming is performed so that the relationship of f 'is maintained.

ステップS117において、パワーズームスイッチSW PZ2
がオンしているかどうかをチェックし、オンしていれば
像倍率一定フラグＦCONSTを立ててステップS119に進
み、オフしていれば像倍率一定フラグＦを立てないでス
テップS119に進む。In step S117, the power zoom switch SW PZ2
Is turned on, and if it is on, the constant image magnification flag FCONST is set, and the process proceeds to step S119. If it is off, the process proceeds to step S119 without setting the constant image magnification flag F.

ステップS119においてシリアル割込みを許可し、ステ
ップS120〜S122において、125msで間欠的にステップS11
0〜S122のルーチンを実行するタイマー処理をセットし
てストップする。このタイマー処理のセットによりレン
ズCPU30は、125ms毎にステップS110〜S122の処理を実行
する。In step S119, the serial interrupt is permitted, and in steps S120 to S122, step S11 is performed intermittently in 125 ms.
The timer processing for executing the routine of 0 to S122 is set and stopped. By setting this timer processing, the lens CPU 30 executes the processing of steps S110 to S122 every 125 ms.

『レンズCPUシリアル割込処理』 第15図は、カメラボディ１の表示用CPU11からシリア
ル通信の割込みがあったときの新通信処理動作に関する
フローチャートである。表示用CPUC11がDATA端子を“L"
レベルに落すと、レンズCPU30はこの新通信に入る。“Lens CPU Serial Interruption Process” FIG. 15 is a flowchart relating to a new communication processing operation when a serial communication interrupt is issued from the display CPU 11 of the camera body 1. Display CPUC11 sets DATA pin to “L”
When the level is lowered, the lens CPU 30 enters this new communication.

レンズCPU30は、先ず、10msタイマーおよび125msタイ
マーによるタイマー割込みおよびシリアル割込みを禁止
する（S130、S131、S131）。なお、10msタイマー割込み
処理とは、シリアル割込みが許可された際に、10ms間隔
でパワーズームの制御を継続するパワーズーム制御処理
である。First, the lens CPU 30 prohibits the timer interrupt and the serial interrupt by the 10 ms timer and the 125 ms timer (S130, S131, S131). Note that the 10 ms timer interrupt process is a power zoom control process that continues power zoom control at 10 ms intervals when a serial interrupt is permitted.

次に、レンズCPU30からクロックを出力する、 に切換えてシリアルクロックを に出力する（S132）。この撮影レンズ２側から出力する
クロックに同期して、カメラボディ１との間で通信を行
なう。Next, output a clock from the lens CPU 30, Switch to serial clock (S132). Communication with the camera body 1 is performed in synchronization with the clock output from the photographing lens 2.

ステップS133において、表示用CPU11からの命令コー
ドを入力する。In step S133, an instruction code from the display CPU 11 is input.

そして、入力した命令コードの2/4コードが正しいか
どうかをチェックする（S134）。2/4コードは命令コー
ドの最初の４ビットのことであり、この４ビットは、必
ず２ビットが“H"、２ビットが“L"となるように設定さ
れている。そこで、この条件に該当していない場合に
は、命令コードの入力エラーとして何も処理を実行せず
に、ステップS167ジャンプする。そして、カメラボディ
１側からシリアルクロックを入力する に切換え、10msタイマー割込み、125msタイマー割込お
よびシリアル割込みを許可し、さらにストップフラグＦ
STOPが下りているときにはそのままリターンし、立って
いる場合は降ろして、第14図のレンズCPUメインルーチ
ンのステップS120にリターンする（S168〜S171）。Then, it is checked whether the 2/4 code of the input instruction code is correct (S134). The 2/4 code is the first 4 bits of the instruction code, and these 4 bits are set so that 2 bits are always "H" and 2 bits are "L". If this condition is not met, the process jumps to step S167 without executing any processing as an instruction code input error. Then, a serial clock is input from the camera body 1 side. To enable 10ms timer interrupt, 125ms timer interrupt and serial interrupt, and stop flag F
When the STOP is down, the routine returns as it is, and when it is standing down, it is lowered and returns to step S120 of the lens CPU main routine in FIG. 14 (S168 to S171).

2/4コードが正しい場合には、ステップS135におい
て、命令コードがデータ要求信号であるかどうかを判断
する。データ要求信号であればアクノリッジ信号を出力
し、要求されたデータを演算し、またはコード板、スイ
ッチ等のデータを入力して内部RAMにメモリする（S136
〜S138）。If the 2/4 code is correct, it is determined in step S135 whether the instruction code is a data request signal. If it is a data request signal, an acknowledgment signal is output, the requested data is calculated, or data such as a code board and a switch is input and stored in the internal RAM (S136).
~ S138).

そして、このメモリしたデータを、 に同期させてシリアルに出力し、出力が終了したらアク
ノリッジ信号を出力してデータ転送を終了してステップ
S167に進む（S138−２、S139、S140）。Then, this stored data is Outputs serially in synchronization with and outputs an acknowledge signal when output is completed to end data transfer and
The process proceeds to S167 (S138-2, S139, S140).

最初の４ビットコードが命令コードでなかった場合に
は、コード90H〜93H、スリープコードおよびテストコー
ドのいずれであるかをチェックする（S141〜147、S15
2、S157、S160、S165）。If the first 4-bit code is not an instruction code, it is checked whether it is a code 90H to 93H, a sleep code, or a test code (S141 to 147, S15
2, S157, S160, S165).

コード90H（レンズ収納）と判断したときには、先ず
アクノリッジ信号を表示用CPU11に送信し、その後ズー
ムコード板37から現焦点距離を入力して表示用CPU11に
送信し、送信終了後、送信終了アクノリッジ信号を送信
してステップS167に進む（S142〜S145）。When it is determined that the code is 90H (lens storage), an acknowledgment signal is transmitted to the display CPU 11 first, and then the current focal length is input from the zoom code plate 37 and transmitted to the display CPU 11, and after the transmission is completed, a transmission end acknowledge signal is transmitted. And the process proceeds to step S167 (S142 to S145).

コード91H（レンズ復帰）と判断したときには、先ず
受信アクノリッジ信号を表示用CPU11に送信し、表示用C
PU11から収納前焦点距離情報を入力し、入力終了後にア
クノリッジ信号を送信して収納前焦点距離データの受信
を終了する（S148〜S150）。そして、受信した収納前焦
点距離データに基づいてPZモータ34を駆動し、収納前焦
点距離に設定してからステップS167に進む（S151）。When it is determined that the code is 91H (lens return), the reception acknowledgment signal is first transmitted to the display CPU 11 and the display C
The focal length information before storage is input from the PU 11, and after completion of the input, an acknowledgment signal is transmitted to end the reception of the focal length data before storage (S148 to S150). Then, the PZ motor 34 is driven based on the received focal length data before storage to set the focal length before storage, and then the process proceeds to step S167 (S151).

コード92H（パワーホールドオフ）と判断したときに
は、受信アクノリッジ信号を出力してからパワーホール
ド要求ビット（PHbit）を「１」にセットし、10msタイ
マーをスタートさせて10msタイマー割込みを許可してか
らステップS167に進む（S152〜S156）。When it is determined that the code is 92H (power hold off), the reception acknowledge signal is output, the power hold request bit (PHbit) is set to “1”, the 10 ms timer is started, and the 10 ms timer interrupt is enabled, and then the step is performed. The process proceeds to S167 (S152 to S156).

コード93（パワーホールドオフ）と判断したときに
は、アクノリッジ信号を送信して、パワーホールドビッ
トを「０」にセットしてステップS167に進む（S157〜S1
59）。If it is determined that the code is 93 (power hold off), an acknowledge signal is transmitted, the power hold bit is set to “0”, and the process proceeds to step S167 (S157 to S1).
59).

以上のいずれのコードでもなったときには、スリープ
コードC1Hかどうかをチェックし、コードC1Hであれば受
信アクノリッジ信号を出力し、 に切換え STOP信号発生回路69をセットしてストップする（S160〜
S164）。このスリープコードC1Hは、１バイト信号のう
ちの２ビット目に設定されていて、この２ビット目が
“H"レベルであればスリープコードC1Hとなる。If any of the above codes are found, check if it is the sleep code C1H, and if the code is C1H, output the reception acknowledge signal, Switch to Stop by setting the STOP signal generation circuit 69 (S160 to
S164). The sleep code C1H is set to the second bit of the 1-byte signal, and if the second bit is at the “H” level, the sleep code is C1H.

スリープコードC1Hでないときは、テストコードFXHで
あるかどうかをチェックする。（S165）。テストコード
FXHであれば、ステップS166でテスト処理を行なってス
テップS167に進み、テストコードFXHでなければステッ
プS166スキップしてステップS167に進む。このテストモ
ードは、撮影時に使用されるものではなく、レンズの組
立時、あるいはその後の調整等におい、撮影レンズをカ
メラボディにマウントしない状態で所定のデータ通信を
行なわせるためのものである。If it is not the sleep code C1H, check whether it is the test code FXH. (S165). Test code
If it is FXH, test processing is performed in step S166, and the process proceeds to step S167. If it is not test code FXH, step S166 is skipped and the process proceeds to step S167. The test mode is not used at the time of photographing, but is used for performing predetermined data communication without mounting the photographing lens on the camera body at the time of assembling the lens or adjusting thereafter.

ステップS167では、 に切換えて表示用CPU30からのクロックを受信可能にす
る。そして、シリアル割込みを許可し、さらに10ms、12
5msタイマー割込みを許可する（S168、S169）。In step S167, To enable the clock from the display CPU 30 to be received. Then, the serial interrupt is enabled, and 10 ms, 12
Enable the 5ms timer interrupt (S168, S169).

そして、ストップフラグＦSTOPが立っているかどうか
をチェックし、ストップフラグＦSTOPが立っていればこ
れを降ろしてレンズCPUのメインルーチンのステップS12
0に戻り、ストップフラグＦSTOPが立っていなければ、
リターンする（S170、S171）。Then, it is checked whether or not the stop flag FSTOP is set. If the stop flag FSTOP is set, the stop flag FSTOP is lowered, and the step S12 of the main routine of the lens CPU is started.
Returning to 0, if the stop flag FSTOP is not set,
Return (S170, S171).

以上の通り本実施例によれば、レンズCPUを、カメラ
ボディのクロックとは非同期にデータのセットができる
ので、カメラボディにより決められた一定間隔でデータ
をセットする必要がない。また、レンズの初期データ
は、レンズインターフェース41内のシフトレジスタ56に
ハード的にセットされ、順番に出力されているので、そ
の間にレンズCPU30が必要な所定の演算を実行すること
が可能となる。As described above, according to the present embodiment, since the lens CPU can set data asynchronously with the clock of the camera body, it is not necessary to set data at regular intervals determined by the camera body. In addition, since the initial data of the lens is set in a hardware manner in the shift register 56 in the lens interface 41 and is output in order, the lens CPU 30 can execute necessary predetermined calculations during that time.

本発明を適用したカメラボディ１は、従来のマニュア
ルレンズおよび旧AEレンズを装着して従来通り撮影する
ことが可能であり、本発明の撮影レンズ２を、従来のカ
メラボディに装着して撮影することも可能である。The camera body 1 to which the present invention is applied can mount a conventional manual lens and an old AE lens to shoot as before, and mount the shooting lens 2 of the present invention to the conventional camera body to shoot. It is also possible.

「発明の効果」 以上の説明から明らかなように本発明は、撮影レンズ
に、カメラボディにクロックとは非同期でレンズデータ
をセットする入出力手段を設けたので、カメラ側の制御
手段により決められた一定の時間が拘束されることな
く、データのセットが可能になる。また、先ず初期値デ
ータをハード的にセットしてカメラボディ側に出力する
ので、その間にレンズ内制御手段は所定のデータを演算
することが可能となり、レンズデータの転送時間を短縮
できる。[Effects of the Invention] As is clear from the above description, the present invention is provided with the input / output means for setting the lens data in the camera body asynchronously with the clock on the camera body. The data can be set without being restricted by the fixed time. Further, since the initial value data is first set in a hardware manner and output to the camera body side, the in-lens control means can calculate predetermined data during that time, and the transfer time of the lens data can be reduced.

【図面の簡単な説明】[Brief description of the drawings]

第１図は、本発明のカメラシステムを適用した一眼レフ
カメラの実施例の概要を示すブロック図、 第２図は、同実施例のカメラボディの主要回路構成を示
すブロック図、 第３図は、同実施例の撮影レンズの主要回路構成を示す
ブロック図、 第４図は、同レンズインターフェース回路をより詳細に
示すブロック図、 第５図は、同インターフェース回路のI/Oブロックをよ
り詳細に示すブロック図、 第６図は、同レンズインターフェース回路のリセット回
路のより詳細な構成を示す回路図、 第７図は、同リセット回路の動作タイミングチャート、 第８図は、同レンズインターフェース内の24ビットシフ
トレジスタの構成を模式的に示した図、 第９図は、同レンズインターフェース内のシフトレジス
タおよびデータロード回路の最初の８段目までを詳細に
示した回路図、 第10図は、同シフトレジスタのデータロード動作に関す
るタイミングチャート、 第11図は、本カメラシステムのデータ通信に関するタイ
ミングチャート、 第12図は、カメラボディの表示用CPUの動作を示すフロ
ーチャート、 第13A図および第13B図は、データ入力通信に関する、カ
メラボディの表示用CPUの動作に関するフローチャー
ト、 第14図は、撮影レンズのCPUのメイン動作に関するフロ
ーチャート、 第15A図、第15B図および第15C図は、撮影レンズのCPU
の、シリアル割込みによるデータ通信動作に関するフロ
ーチャートである。 １……カメラボディ、２……撮影レンズ、11……表示用
CPU、30……レンズCPU、36……距離コード板Ａ、37……
ズームコード板、39……レンズ判別コード、39……レン
ズ判別コード、41……レンズインターフェース、42……
マクロコード部、50……I/Oブロック、52……初期値設
定レジスタ、53……内部初期値設定回路、54……外部初
期設定回路、55……データロード回路、56……24ビット
シフトレジスタ、57……８ビットバッファ、58……UP/D
OWNカウンタ、67……旧通信終了信号発生回路、68……
リセット回路FIG. 1 is a block diagram showing an outline of an embodiment of a single-lens reflex camera to which the camera system of the present invention is applied, FIG. 2 is a block diagram showing a main circuit configuration of a camera body of the embodiment, and FIG. FIG. 4 is a block diagram showing a main circuit configuration of the photographing lens of the embodiment, FIG. 4 is a block diagram showing the lens interface circuit in more detail, and FIG. 5 is a block diagram showing an I / O block of the interface circuit in more detail. FIG. 6 is a circuit diagram showing a more detailed configuration of a reset circuit of the lens interface circuit. FIG. 7 is an operation timing chart of the reset circuit. FIG. FIG. 9 schematically shows the configuration of a bit shift register. FIG. 9 shows the first eight stages of the shift register and data load circuit in the lens interface. FIG. 10 is a timing chart for a data load operation of the shift register, FIG. 11 is a timing chart for data communication of the camera system, and FIG. 12 is a CPU for displaying a camera body. 13A and 13B are flowcharts relating to data input communication, relating to the operation of the display CPU of the camera body, FIG. 14 is a flowchart relating to the main operation of the CPU of the taking lens, FIG. 15A, Figures 15B and 15C show the CPU of the taking lens.
5 is a flowchart related to a data communication operation by a serial interrupt. 1 ... camera body, 2 ... shooting lens, 11 ... for display
CPU, 30 ... Lens CPU, 36 ... Distance code plate A, 37 ...
Zoom code plate, 39 ... Lens identification code, 39 ... Lens identification code, 41 ... Lens interface, 42 ...
Macro code section, 50: I / O block, 52: Initial value setting register, 53: Internal initial value setting circuit, 54: External initial setting circuit, 55: Data load circuit, 56: 24-bit shift Register, 57: 8-bit buffer, 58: UP / D
OWN counter, 67 …… Old communication end signal generation circuit, 68 ……
Reset circuit

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭61−149939（ＪＰ，Ａ) 特開 昭62−123433（ＪＰ，Ａ) 特開 昭62−55632（ＪＰ，Ａ) 実開 昭59−35919（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) G02B 7/02 G02B 7/10 G02B 7/11 G03B 17/12 - 17/14 G03B 7/20 ──────────────────────────────────────────────────続 き Continuation of the front page (56) References JP-A-61-149939 (JP, A) JP-A-62-123433 (JP, A) JP-A-62-55632 (JP, A) 35919 (JP, U) (58) Field surveyed (Int. Cl. ⁶ , DB name) G02B 7/02 G02B 7/10 G02B 7/11 G03B 17/12-17/14 G03B 7/20

Claims (5)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】カメラボディと、このカメラボディに対し
て着脱自在な撮影レンズとから構成されるカメラシステ
ムであって、 上記撮影レンズは、カメラボディとの間で情報を入出力
する入出力手段と、 クロックパルスを出力するクロック発生手段と、 上記クロックパルスにより、特定のデータを上記入出力
手段にロードするロード手段と、を備え、 上記カメラボディは、 上記撮影レンズのクロック発生手段から出力されるクロ
ックパルスによって、上記ロード手段にロードされたデ
ータの転送を受ける情報処理手段を備えていること、を
特徴とするカメラシステム。1. A camera system comprising a camera body and a photographic lens detachable from the camera body, wherein the photographic lens inputs and outputs information to and from the camera body. Clock generating means for outputting a clock pulse; and loading means for loading specific data into the input / output means by the clock pulse, wherein the camera body is output from the clock generating means of the photographing lens. A camera system comprising: an information processing unit for receiving transfer of data loaded in the loading unit in response to a clock pulse. 【請求項２】請求項１記載のカメラシステムにおいて、
上記撮影レンズの入出力手段は、上記特定のデータがロ
ードされるシフトレジスタを備え、このシフトレジスタ
にロードされたデータが、上記クロック発生手段のクロ
ックパルスにより上記情報処理手段に転送されるカメラ
システム。2. The camera system according to claim 1, wherein
A camera system in which the input / output means of the photographing lens includes a shift register into which the specific data is loaded, and the data loaded in the shift register is transferred to the information processing means by a clock pulse of the clock generation means. . 【請求項３】請求項２記載のカメラシステムにおいて、
上記撮影レンズはさらに、特定のレンズデータを演算す
るレンズCPUを備え、上記ロード手段は、上記クロック
発生手段から出力されるクロックパルスにより特定の初
期値データを上記シフトレジスタロードする初期値ロー
ド機能と、ロードされた初期値データが上記情報処理手
段に転送されて空いたシフトレジスタに、上記レンズCP
Uが演算した特定の演算データを逐次ロードする機能を
備えているカメラシステム。3. The camera system according to claim 2, wherein
The photographing lens further includes a lens CPU that calculates specific lens data, and the load unit has an initial value loading function of loading the shift register with specific initial value data by a clock pulse output from the clock generation unit. The loaded initial value data is transferred to the information processing means, and the empty shift register is stored in the shift register.
Camera system equipped with a function to sequentially load specific calculation data calculated by U. 【請求項４】カメラボディに着脱可能な撮影レンズであ
って、 上記カメラボディとの間で情報を入出力する入出力手段
と、 クロックパルスを出力するクロック発生手段と、 上記クロックパルスにより、特定のデータを上記入出力
手段にロードするロード手段とが設けられ、 上記入出力手段は、上記クロック発生手段が出力するク
ロックパルスによって、上記ロードされた特定のレンズ
データをカメラボディに転送する機能を備えていること
を特徴とする撮影レンズ。4. A photographing lens detachable from a camera body, comprising: input / output means for inputting / outputting information to / from the camera body; clock generating means for outputting a clock pulse; And loading means for loading the specific lens data to the camera body by a clock pulse output by the clock generating means. An imaging lens characterized by being provided. 【請求項５】請求項４記載の撮影レンズはさらに、特定
のレンズデータを演算するレンズCPUを備え、上記ロー
ド手段は、上記クロック発生手段から出力されるクロッ
クパルスにより特定の初期値データをロードする初期値
ロード機能と、ロードされた初期値データが上記情報処
理手段に転送されて空いたシフトレジスタに、上記レン
ズCPUが演算した特定の演算データを逐次ロードする機
能を備えている撮影レンズ。5. The photographing lens according to claim 4, further comprising a lens CPU for calculating specific lens data, wherein said loading means loads specific initial value data by a clock pulse output from said clock generating means. A photographing lens having an initial value loading function to perform a function of sequentially loading specific operation data calculated by the lens CPU into an empty shift register in which the loaded initial value data is transferred to the information processing means.