JPH04139765A - Semiconductor device - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は、半導体装置に係り、特に絶縁膜上に形成する
薄膜トランジスタの構造に間する。DETAILED DESCRIPTION OF THE INVENTION [Object of the Invention] (Industrial Application Field) The present invention relates to a semiconductor device, and particularly to the structure of a thin film transistor formed on an insulating film.
（従来の技術）
薄膜トランジスタの代表例として、例えば第７図に示す
ように、所望の素子領域の形成された単結晶シリコン基
板１の表面を覆う酸化シリコン膜２上にゲート電極３を
形成し、この上にゲート絶縁膜４を介してシリコン薄膜
５を形成し、この内部にソースドレイン６．７を形成し
たものがある。(Prior Art) As a typical example of a thin film transistor, for example, as shown in FIG. 7, a gate electrode 3 is formed on a silicon oxide film 2 covering the surface of a single crystal silicon substrate 1 on which a desired device region is formed, There is one in which a silicon thin film 5 is formed on this via a gate insulating film 4, and a source/drain 6.7 is formed inside the silicon thin film 5.
そしてこの上層に酸化シリコン膜８を介して配線層９か
形成され、表面がパッシベーション膜１０て覆われるよ
うに形成されている。A wiring layer 9 is formed on this upper layer with a silicon oxide film 8 interposed therebetween, and the surface is covered with a passivation film 10.
このようなゲート電極３をソース・ドレイン領域および
チャネル領域を形成するシリコン薄膜５の下層に形成す
る構造の薄膜トランジスタは、シリコン薄膜堆積後、こ
のシリコン薄膜を酸化してゲート絶縁膜とすることなく
ＣＶＤ法などにより堆積すればよいため、シリコン薄膜
の膜厚はシリコン薄膜堆積時の膜厚として単純に制御す
ることができるという利点かある。A thin film transistor having such a structure in which the gate electrode 3 is formed under the silicon thin film 5 that forms the source/drain region and the channel region is manufactured by CVD without oxidizing the silicon thin film to form a gate insulating film after depositing the silicon thin film. Since the silicon thin film may be deposited by a method or the like, it has the advantage that the thickness of the silicon thin film can be simply controlled as the thickness at the time of depositing the silicon thin film.
また、ソース・ドレイン部の電極引き出しとして金属配
線とのコンタクトをとる場合、このシリコン薄膜と層間
絶縁膜との選択比が小さい場合、低抵抗のコンタクトを
形成することは困難であるが、第４図に示した薄膜トラ
ンジスタのようにゲト電極をシリコン薄膜の下層に形成
した場合には、このゲート電極と同一工程で形成される
導電層３ｓを電極引き出しとして用い、この導電層３Ｓ
を介して金属配線とソース・ドレイン部とのコンタクト
をとることができる。In addition, when making contact with metal wiring as an electrode extension of the source/drain part, if the selectivity between this silicon thin film and the interlayer insulating film is small, it is difficult to form a low-resistance contact. When the gate electrode is formed under the silicon thin film as in the thin film transistor shown in the figure, the conductive layer 3s formed in the same process as the gate electrode is used as an electrode extension.
It is possible to make contact between the metal wiring and the source/drain portion via the metal wiring.
このようにこのゲート電極をシリコン薄膜の下側に形成
する構造は、薄膜トランジスタとしては好ましい構造で
あるとされている。The structure in which the gate electrode is formed under the silicon thin film is said to be a preferable structure for a thin film transistor.
しかし、ゲート電極部をシリコン薄膜の下側に形成する
上記構造では、第８図にポテンシャル分布を示すように
、電気力線の終端となる部分が存在しないため、ゲート
電極からドレイン領域に向かって電気力線の流れが生じ
る。この現象は、ドレイン近傍の電気力線をドレイン側
に埋め込むため、この効率は、トランジスタのチャネル
長に大きく依存し、実行的にチャネル長か短い場合と同
様の効果をもたらした。例えば、閾値の低下が相対的に
チャネル長の長い領域から生じたことが上げられる。However, in the above structure in which the gate electrode part is formed under the silicon thin film, as shown in the potential distribution in Figure 8, there is no part where the electric lines of force end, so there is no direction from the gate electrode to the drain region. A flow of electric lines of force occurs. This phenomenon embeds the electric lines of force near the drain on the drain side, so this efficiency largely depends on the channel length of the transistor, and the effect is essentially the same as when the channel length is short. For example, the decrease in the threshold value may occur from a region with a relatively long channel length.
このショートチャネル効果による閾値の低減の問題は微
細化に伴い深刻となっていた。The problem of threshold reduction due to this short channel effect has become more serious with miniaturization.
（発明が解決しようとする課題）
このように、従来のゲート電極部をシリコン薄膜の下側
に形成する構造の薄膜トランジスタでは、電気力線の終
端となる部分が存在しないため、ゲート電極からドレイ
ン領域に向かって電気力線の流れが生じ、チャネル長依
存性が大きいという問題があった。(Problem to be Solved by the Invention) As described above, in the conventional thin film transistor having a structure in which the gate electrode part is formed under the silicon thin film, there is no part where the lines of electric force terminate, and therefore the drain region from the gate electrode does not exist. There was a problem in that electric lines of force flow toward the channel and the dependence on the channel length is large.
本発明は前記実情に鑑みてなされたもので、ショートチ
ャネル効果による閾値の低下の問題を解決し、高性能の
薄膜トランジスタを提供することを目的とする。The present invention has been made in view of the above-mentioned circumstances, and an object of the present invention is to solve the problem of a decrease in threshold value due to the short channel effect and to provide a high-performance thin film transistor.
（課題を解決するための手段）
そこで本発明の第１では、ゲート電極をソース・ドレイ
ン領域およびチャネル領域を形成するシリコン薄膜の下
層に形成する構造の薄膜トランジスタにおいて、少なく
ともチャネル領域の上方に絶縁膜を介して導電層を形成
するようにしている。(Means for Solving the Problems) Therefore, in a first aspect of the present invention, in a thin film transistor having a structure in which a gate electrode is formed under a silicon thin film forming a source/drain region and a channel region, an insulating film is provided at least above the channel region. A conductive layer is formed through the conductive layer.
また本発明の第２では、ゲート電極をソース・ドレイン
領域およびチャネル領域を形成するシリコン薄膜の上層
または下層に形成する薄膜トランジスタにおいて、少な
くともチャネル領域を介してゲート電極と対抗する位置
に、絶縁膜を介して導電層を形成し、この導電層に所望
の電圧を印加し、電気力線を制御するようにしている。In a second aspect of the present invention, in a thin film transistor in which a gate electrode is formed on or under a silicon thin film forming a source/drain region and a channel region, an insulating film is provided at least at a position facing the gate electrode through the channel region. A conductive layer is formed through the conductive layer, and a desired voltage is applied to this conductive layer to control the lines of electric force.
この際の導電層に印加する定電位は、トランジスタの動
作中に変動しない一定の電位である。The constant potential applied to the conductive layer at this time is a constant potential that does not change during operation of the transistor.
（作用）
上記第１の構成によれば、チャネル領域の上方に絶縁膜
を介して導電層を形成するようにしているため、ゲート
電極からこの導電層にむかうように電気力線が形成され
るため、ショートチャネル効果が低減され、微細化に際
しても高性能の薄膜トランジスタを得ることができる。(Function) According to the first configuration, since the conductive layer is formed above the channel region via the insulating film, lines of electric force are formed from the gate electrode toward the conductive layer. Therefore, the short channel effect is reduced, and a high-performance thin film transistor can be obtained even when miniaturized.
上記第２の構成によれば、チャネル領域の上方または下
方に絶縁膜を介して導電層を形成し、この導電層の電位
をゲート電極の電位に対して所定の電位差を持つように
設定するようにしているため、ゲート電極からこの導電
層にむかうように電気力線が形成され、ショートチャネ
ル効果が低減され、微細化に際しても高性能の薄膜トラ
ンジスタを得ることができる。According to the second configuration, a conductive layer is formed above or below the channel region via an insulating film, and the potential of this conductive layer is set to have a predetermined potential difference with respect to the potential of the gate electrode. As a result, lines of electric force are formed from the gate electrode toward this conductive layer, reducing short channel effects and making it possible to obtain high-performance thin film transistors even when miniaturized.
（実施例）
次に本発明の実施例について図面を参照しっつ詳細に説
明する。(Example) Next, an example of the present invention will be described in detail with reference to the drawings.
実施例１
第１図は本発明の第１の実施例の薄膜トランジスタを含
む半導体集積回路を示す図である（第１図（ａ）は断面
図第１図（ｂ）は一部平面図である）。Embodiment 1 FIG. 1 is a diagram showing a semiconductor integrated circuit including a thin film transistor according to a first embodiment of the present invention (FIG. 1(a) is a cross-sectional view, and FIG. 1(b) is a partially plan view. ).
この薄膜トランジスタでは、第７図に示した従来例の薄
膜トランジスタ構造に加えて配線層９とシリコン薄膜５
との間の絶縁膜８を２層構造にし、第１の絶縁膜と第２
の絶縁膜との間にこの薄膜トランジスタのチャネル領域
上を覆うように第２の導電層１１を形成したことを特徴
とするものである。In addition to the conventional thin film transistor structure shown in FIG. 7, this thin film transistor has a wiring layer 9 and a silicon thin film 5.
The insulating film 8 between the first insulating film and the second insulating film has a two-layer structure.
A second conductive layer 11 is formed between the thin film transistor and the insulating film so as to cover the channel region of the thin film transistor.
他の部分については従来例のトランジスタと全く同様に
形成した。The other parts were formed in exactly the same manner as the conventional transistor.
次にこの薄膜トランジスタの製造工程について説明する
。Next, the manufacturing process of this thin film transistor will be explained.
まず、第２図（ａ）に示すように、ｎ型シリコン基板１
表面に所望の素子領域を形成する。ここではまずｎ型シ
リコン基板１表面にｐウェル１２を形成し、ＬＯＣＯ５
法により素子分離絶縁膜１３を形成し、ゲート絶縁膜１
４．ゲート電極１５を形成すると共にソースドレイン領
域１６．１７を形成しＭＯＳＦＥＴを形成する。First, as shown in FIG. 2(a), an n-type silicon substrate 1
A desired device region is formed on the surface. First, a p-well 12 is formed on the surface of the n-type silicon substrate 1, and the LOCO5
The element isolation insulating film 13 is formed by the method, and the gate insulating film 1 is
4. A gate electrode 15 is formed and source/drain regions 16 and 17 are formed to form a MOSFET.
次いで、第２図（ｂ）に示すように、このようにして素
子領域の形成されたシリコン基板１の表面にＣＶＤ法に
より膜厚６００ ｎｍの酸化シリコン膜２を形成し、こ
の酸化シリコン膜２上にＣＶＤ法により膜厚２００ ｎ
ｓの多結晶シリコン膜３ａを堆積し、これをフォトリソ
法によりパターニングして、ゲート電極３およびソース
ドレインの配線取り出し部３Ｓを形成した後、さらに、
この多結晶シリコン膜の表面側の一部を例えば９００℃
の酸素雰囲気中で酸化し膜厚２０ｎ■程度のゲート絶縁
膜４としての酸化シリコン膜を形成する。ここでし、フ
ォトリソ法により配線取り出し部３Ｓ上に開口部Ｈを形
成しておく。Next, as shown in FIG. 2(b), a silicon oxide film 2 with a thickness of 600 nm is formed on the surface of the silicon substrate 1 on which the element region has been formed by the CVD method. A film thickness of 200 nm was formed on the top by CVD method.
After depositing a polycrystalline silicon film 3a of s and patterning it by photolithography to form a gate electrode 3 and a source/drain wiring lead-out portion 3S, further,
A part of the surface side of this polycrystalline silicon film is heated to 900°C, for example.
A silicon oxide film as the gate insulating film 4 having a thickness of about 20 nm is formed by oxidation in an oxygen atmosphere. Here, an opening H is formed on the wiring lead-out portion 3S by photolithography.
そして、第２図（Ｃ）に示すように、シラン（ＳｉＨ４
）雰囲気を用いたＬＰＣＶＤ法により、膜厚５０ｎｍの
アモルファスシリコン膜を堆積したのち、窒素雰囲気中
でのアニールにより該アモルファスシリコン膜を多結晶
化し、該結晶膜中の素子形成領域をＣＤＥ （ケミカル
ドライエツチング）法により分離する。Then, as shown in FIG. 2(C), silane (SiH4
) After depositing an amorphous silicon film with a thickness of 50 nm by the LPCVD method using a Separate by etching method.
この後第２図（ｄ＞に示すように、ＰＭＯ５，ＮＭＯ５
となる領域に閾値制御を行うため、燐（Ｐ）ボロン（Ｂ
）等の不純物をＩ Ｘ １０ ”Ｃｍ−３程度導入し、
この後ソースドレイン領域６．７となる領域にＩ Ｘ
１０ ”ｃｍ−３程度の不純物を導入し、その後の熱工
程を経てｐ型拡散層、ｎ型拡散層を形成し薄膜トランジ
スタが完成する。ここでｐ型不純物としてはＢもしくは
ＢＦ２を用い、ｎ型不純物としてはＰもしくはヒ素（Ａ
ｓ）を用いる。After this, as shown in Figure 2 (d>), PMO5, NMO5
In order to perform threshold control in the region where phosphorus (P) and boron (B
) and other impurities of about I x 10"Cm-3 are introduced,
After this, I
A thin film transistor is completed by introducing an impurity of approximately 10"cm-3 and then performing a thermal process to form a p-type diffusion layer and an n-type diffusion layer. Here, B or BF2 is used as the p-type impurity, and an n-type Impurities include P or arsenic (A
s) is used.
この後、ＣＶＤ法により、膜厚３００ ｎｓの酸化シリ
コン膜からなる第１の絶縁膜８ａを形成しこの上層に膜
厚１００ｎａの多結晶シリコン膜を堆積し、少なくとも
この薄膜トランジスタのチャネル領域を覆う領域および
配線部を残してエツチングし、導体層１１を得、さらに
この上層に再びＣＶＤ法により、膜厚３００ ｎｉの酸
化シリコン膜からなる第２の絶縁膜８ｂを形成する。Thereafter, a first insulating film 8a made of a silicon oxide film with a film thickness of 300 ns is formed by the CVD method, and a polycrystalline silicon film with a film thickness of 100 nm is deposited on top of this to form a region covering at least the channel region of this thin film transistor. Then, the conductor layer 11 is obtained by etching leaving the wiring portion, and a second insulating film 8b made of a silicon oxide film having a thickness of 300 ni is formed on this layer again by the CVD method.
そしてこの第１および第２の絶縁膜８ａ、８ｂにコンタ
クト孔りを形成し、第２（ｅ）に示すようにスパッタリ
ング法によりアルミニウム層を堆積して、配線取りだし
部にコンタクトするようにパターニングし配線層９を形
成する。Then, contact holes are formed in the first and second insulating films 8a and 8b, and an aluminum layer is deposited by sputtering as shown in 2(e), and patterned so as to contact the wiring lead-out portion. A wiring layer 9 is formed.
そして最後に、この上層をパッシベーション膜１０で被
覆した後、配線層９および導体層１１にコンタクトする
パッド部（図示せず）を開孔し、第１図に示したような
半導体装置が完成する。Finally, after covering this upper layer with a passivation film 10, holes are opened for pad portions (not shown) that contact the wiring layer 9 and the conductor layer 11, and the semiconductor device as shown in FIG. 1 is completed. .
このようにして形成された薄膜トランジスタを有する集
積回路は、パッド部を介してゲート電極、ソース、ドレ
インおよび導体層１１に所望の電圧をかけて駆動せしめ
られる。The integrated circuit having the thin film transistor thus formed is driven by applying a desired voltage to the gate electrode, source, drain, and conductor layer 11 via the pad portion.
このときの電気力線は第３図に示すようにゲート電極か
ら導体層１１に向かっており、チャネル長さカ５短くな
ってもショートチャネル効果による閾値の低減を抑制す
ることができ、トランジスタの高性能化をはかることが
できる。The electric lines of force at this time are directed from the gate electrode to the conductor layer 11 as shown in FIG. High performance can be achieved.
また、この構造でチャネル長Ｌｄを変化させ閾値電圧Ｖ
ｇを測定した結果、第４図（ａ）および第４図（ｂ）に
曲線ａで示すようにチャネル長Ｌｄが極めて小さくなる
まで十分な閾値電圧Ｖｇを維持することができることが
わかった。ここで曲線すは比較のために導体層１１を配
設しない第７図の構造の薄膜トランジスタについて同様
の測定を行った結果を示す。ここで、第４図（ａ）はｎ
チャネル薄膜トランジスタについての測定結果を示す図
、第４図（ｂ）はｎチャネル薄膜トランジスタについて
の測定結果を示す図である。これらの比較からも本発明
の構造ではチャネル長Ｌｄが極めて小さくなるまで十分
な閾値電圧Ｖｇを維持することができることがわかる。In addition, with this structure, by changing the channel length Ld, the threshold voltage V
As a result of measuring g, it was found that a sufficient threshold voltage Vg could be maintained until the channel length Ld became extremely small, as shown by curve a in FIGS. 4(a) and 4(b). For comparison, the curves here show the results of similar measurements performed on a thin film transistor having the structure shown in FIG. 7 without the conductor layer 11. Here, FIG. 4(a) is n
FIG. 4(b) is a diagram showing measurement results for a channel thin film transistor, and FIG. 4(b) is a diagram showing measurement results for an n channel thin film transistor. These comparisons also show that the structure of the present invention can maintain a sufficient threshold voltage Vg until the channel length Ld becomes extremely small.
なお、前記実施例では導体層は薄膜トランジスタのチャ
ネル領域を覆うように形成したが、そのパターンについ
ては配線の引き回し等に応じて適宜変更可能であり、電
気力線の終端部という目的から考えて、チャネル領域に
比べ、その重なり部が小さいサイズのものでもよい。In the above embodiment, the conductor layer was formed to cover the channel region of the thin film transistor, but the pattern can be changed as appropriate depending on the routing of the wiring, etc. Considering the purpose of the termination of electric lines of force, The overlapping portion may be smaller in size than the channel region.
また、この導体層への印加電圧は必ずしもＶＳＳとする
必要はなく、ＶＤＤと同じあるいはＶ。Ｄ／２というよ
うに一定電圧が印加されるようにしてもよい。Further, the voltage applied to this conductor layer does not necessarily have to be VSS, but may be the same as VDD or V. A constant voltage such as D/2 may be applied.
さらに本発明の変形例として第５図に示すように導体層
をアルミニウム配線層９と同一工程で形成したアルミニ
ウム層で構成しても良い。Further, as a modification of the present invention, the conductor layer may be formed of an aluminum layer formed in the same process as the aluminum wiring layer 9, as shown in FIG.
実施例２
また、この構造は第６図（ａ）に示すようなゲート電極
を上側に形成した薄膜トランジスタについても適用可能
である。Embodiment 2 This structure can also be applied to a thin film transistor in which a gate electrode is formed on the upper side as shown in FIG. 6(a).
この薄膜トランジスタは、所望の素子領域の形成された
単結晶シリコン基板１の表面を覆う酸化シリコン膜２上
に多結晶シリコン膜からなる導体層１１を形成し、膜厚
６００ ｎｍの酸化シリコン膜からなる絶縁膜２２を介
してシリコン薄膜２５を形成し、この内部にソースドレ
イン２６．２７を形成したものである。その上層にゲー
ト絶縁膜２４を介して多結晶シリコンからなるゲート電
極２３を形成する。そしてこの上層には前記実施例と同
様酸化シリコン膜２８を介して配線層２９が形成され、
表面がパッシベーション膜１０て覆われるように形成さ
れている。This thin film transistor is constructed by forming a conductor layer 11 made of a polycrystalline silicon film on a silicon oxide film 2 covering the surface of a single crystal silicon substrate 1 on which a desired device region is formed, and a conductor layer 11 made of a silicon oxide film with a thickness of 600 nm. A silicon thin film 25 is formed with an insulating film 22 interposed therebetween, and source/drain 26 and 27 are formed inside the silicon thin film 25. A gate electrode 23 made of polycrystalline silicon is formed on the upper layer with a gate insulating film 24 interposed therebetween. Then, on this upper layer, a wiring layer 29 is formed with a silicon oxide film 28 interposed therebetween, as in the previous embodiment.
The surface is covered with a passivation film 10.
そしてこの導体層、ゲート電極、ソースおよびドレイン
に所望のの電圧をかけて駆動せしめられる。Then, a desired voltage is applied to this conductor layer, gate electrode, source, and drain to drive it.
このときの電気力線は第３図に示したのと同様ゲート電
極２３から導体層２１に向かっており、チャネル長さが
短くなってもショートチャネル効果による閾値の低減を
抑制することができ、トランジスタの高性能化をはかる
ことができる。The electric lines of force at this time are directed from the gate electrode 23 to the conductor layer 21 as shown in FIG. 3, and even if the channel length is shortened, it is possible to suppress the reduction in the threshold due to the short channel effect. It is possible to improve the performance of transistors.
なお、前記実施例では、基板表面に形成された絶縁膜上
に導体層を形成しさらにこの上層に絶縁膜を介して半導
体薄膜を形成し薄膜トランジスタを形成した例について
説明したが、このようにゲート電極が上方に配置された
構造の場合には、第６図（ｂ）に示すように基板または
基板内に形成されたウェル３１に所望の電圧を印加し、
電気力線を制御するようにしてもよい。他の部分につい
ては実施例２と同様に形成する。同一部位には同一符号
を付した。In the above embodiment, a conductive layer is formed on an insulating film formed on the surface of a substrate, and a semiconductor thin film is further formed on this layer via an insulating film to form a thin film transistor. In the case of a structure in which the electrode is arranged above, as shown in FIG. 6(b), a desired voltage is applied to the substrate or a well 31 formed in the substrate,
Electric lines of force may also be controlled. The other parts are formed in the same manner as in Example 2. Identical parts are given the same reference numerals.
なお、前記実施例１および実施例２ては、いずれもアモ
ルファスシリコンの熱処理による再結晶化により形成し
た多結晶シリコンを半導体薄膜として用いたが、熱処理
条件を高精度に制御できるレーザアニール法等を用いて
形成した単結晶シリコンを用いても良い。また、再結晶
化を行うための素材としては堆積によって形成したアモ
ルファスシリコンの他、多結晶シリコンにシリコンをイ
オン注入して形成したアモルファスシリコン膜を・用い
ても良い。また、この熱処理に際しては、エレクトロン
ビームを用いた融解再結晶化法を用いても良い。Note that in both Examples 1 and 2, polycrystalline silicon formed by recrystallization through heat treatment of amorphous silicon was used as the semiconductor thin film. Single-crystal silicon formed using the same method may also be used. Further, as a material for recrystallization, in addition to amorphous silicon formed by deposition, an amorphous silicon film formed by implanting silicon ions into polycrystalline silicon may be used. Further, in this heat treatment, a melt recrystallization method using an electron beam may be used.
また、再結晶膜形成後、素子分離はＣＤＥ法ではなく
ＬＯＣＯＳ法を用いても良い。In addition, after forming the recrystallized film, element isolation is not performed using the CDE method.
The LOCOS method may also be used.
また、前記実施例では、チャネル領域にＮＭＯ５，ＰＭ
Ｏ５それぞれに不純物を導入したが、チャネルに特に不
純物を導入しないものにも本発明は適用可能である。Furthermore, in the above embodiment, NMO5 and PM were added to the channel region.
Although impurities were introduced into each O5 channel, the present invention is also applicable to those in which impurities are not particularly introduced into the channel.
さらに前記実施例ではＣＭＯ５を形成するために再結晶
化後に不純物を注入したが、ＮＭＯ８またはＰＭＯＳの
みを形成する場合は、アモルファスシリコンの堆積時に
直接不純物を添加しておきｐ型またはｎ型アモルファス
シリコンとして形成するようにしてもよい。Further, in the above embodiment, impurities were implanted after recrystallization to form CMO5, but if only NMO8 or PMOS is to be formed, impurities should be added directly during the deposition of amorphous silicon to form p-type or n-type amorphous silicon. It may be formed as follows.
加えて、前記実施例ではシリコンを用いた半導体装置に
ついて説明したが、ＧａＡｓ等の化合物半導体にも適用
可能である。In addition, in the above embodiments, a semiconductor device using silicon has been described, but it is also applicable to a compound semiconductor such as GaAs.
以上説明してきたように、本発明の第１によれば、チャ
ネル領域の上方に絶縁膜を介して導電層を形成するよう
にしているため、ゲート電極からこの導電層にむかうよ
うに電気力線が形成されるため、ショートチャネル効果
が低減され、微細化に際しても高性能の薄膜トランジス
タを得ることができる。As explained above, according to the first aspect of the present invention, since the conductive layer is formed above the channel region through the insulating film, lines of electric force are directed from the gate electrode to the conductive layer. is formed, the short channel effect is reduced, and a high-performance thin film transistor can be obtained even when miniaturized.
また、本発明の第２によれば、チャネル領域の上方また
は下方に絶縁膜を介して導電層を形成し、この導電層に
ゲート電極に対して所定の電圧を印加するようにしてい
るため、電気力線の終端を良好に形成することができ、
微細化に際しても高性能の薄膜トランジスタを得ること
ができる。Further, according to the second aspect of the present invention, a conductive layer is formed above or below the channel region via an insulating film, and a predetermined voltage is applied to the conductive layer with respect to the gate electrode. The ends of electric lines of force can be formed well,
Even when miniaturized, high-performance thin film transistors can be obtained.
第１図は本発明の第１の実施例の半導体装置を示す図、
第２図（ａ）乃至第２図（ｅ）はこの半導体装置の製造
工程を示す図、第３図はこの半導体装置の薄膜トランジ
スタの電気力線を示す図、第４図（ａ）および第４図（
ｂ）は本発明実施例の薄膜トランジスタおよび従来例の
薄膜トランジスタのチャネル長さと閾値電圧との関係を
示す図、第５図および第６図は本発明の他の実施例の半
導体装置を示す図、第７図は従来例の半導体装置を示す
図、第８図は従来例の薄膜トランジスタの電気力線を示
す図である。
１・・・シリコン基板、２・・・絶縁膜、３・・・ゲー
ト電極、４・・・ゲート絶縁膜、５・・・半導体薄膜、
６・・・ソース領域、７・・・ドレイン領域、８・・・
絶縁膜、８ａ１．第１の絶縁膜、８ｂ・・・第２の絶縁
膜、９・・・配線層、１０・・・パッシベーション膜。
第
図
第
図（惰の２）
第３図
喫効テマ冬ル長
（７ｔｍン
第４図
第５図
第６図（ＣＩ）
第
図
（ｂ）
第
図
第
図FIG. 1 is a diagram showing a semiconductor device according to a first embodiment of the present invention;
2(a) to 2(e) are diagrams showing the manufacturing process of this semiconductor device, FIG. 3 is a diagram showing the lines of electric force of the thin film transistor of this semiconductor device, and FIGS. figure(
b) is a diagram showing the relationship between channel length and threshold voltage of a thin film transistor according to an embodiment of the present invention and a conventional thin film transistor; FIGS. 5 and 6 are diagrams showing semiconductor devices according to other embodiments of the present invention; FIG. 7 is a diagram showing a conventional semiconductor device, and FIG. 8 is a diagram showing lines of electric force in a conventional thin film transistor. DESCRIPTION OF SYMBOLS 1... Silicon substrate, 2... Insulating film, 3... Gate electrode, 4... Gate insulating film, 5... Semiconductor thin film,
6... Source region, 7... Drain region, 8...
Insulating film, 8a1. First insulating film, 8b... Second insulating film, 9... Wiring layer, 10... Passivation film. Figure Figure Figure (2) Figure 3 Effective Tema Winter Length (7tm Figure 4 Figure 5 Figure 6 (CI) Figure (b) Figure Figure
Claims (2)
いに離間して形成された他の導電型半導体のソース領域
およびドレイン領域と、このソースドレイン領域に挟ま
れた前記一導電型半導体薄膜に形成されたチャネル領域
と、前記半導体薄膜の下層に形成されたゲート電極とを
具備した薄膜トランジスタを含む半導体装置において、 少なくとも前記チャネル領域の上方に絶縁 膜を介して導電層を配設したことを特徴とする半導体装
置。(1) A source region and a drain region of another conductivity type semiconductor formed on a semiconductor thin film of one conductivity type formed on an insulating film and spaced apart from each other, and the one conductivity type semiconductor sandwiched between the source and drain regions. In a semiconductor device including a thin film transistor including a channel region formed in a thin film and a gate electrode formed in a layer below the semiconductor thin film, a conductive layer is disposed at least above the channel region with an insulating film interposed therebetween. A semiconductor device characterized by:
いに離間して形成された他の導電型半導体のソース領域
およびドレイン領域と、このソースドレイン領域に挟ま
れた前記一導電型半導体薄膜に形成されたチャネル領域
と、前記半導体薄膜の上層または下層に形成されたゲー
ト電極とを具備した薄膜トランジスタを含む半導体装置
において、少なくとも前記チャネル領域を挟んで前記 ゲート電極と対向する領域に絶縁膜を介して導電層を配
設し、 この導電層の電位を所定の定電位となるよ うにしたことを特徴とする半導体装置。(2) A source region and a drain region of another conductivity type semiconductor formed on a semiconductor thin film of one conductivity type formed on an insulating film at a distance from each other, and the one conductivity type semiconductor sandwiched between the source and drain regions. In a semiconductor device including a thin film transistor including a channel region formed in a thin film and a gate electrode formed in an upper layer or a lower layer of the semiconductor thin film, an insulating film is provided at least in a region facing the gate electrode with the channel region sandwiched therebetween. 1. A semiconductor device, characterized in that a conductive layer is disposed through the conductive layer, and the potential of the conductive layer is set to a predetermined constant potential.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26219390A JPH04139765A (en) | 1990-09-29 | 1990-09-29 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26219390A JPH04139765A (en) | 1990-09-29 | 1990-09-29 | Semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04139765A true JPH04139765A (en) | 1992-05-13 |
Family
ID=17372370
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26219390A Pending JPH04139765A (en) | 1990-09-29 | 1990-09-29 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04139765A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2010098151A1 (en) * | 2009-02-24 | 2012-08-30 | 日本電気株式会社 | Semiconductor device and manufacturing method thereof |
| JP2013243351A (en) * | 2012-04-27 | 2013-12-05 | Semiconductor Energy Lab Co Ltd | Standard cell and semiconductor integrated circuit |
-
1990
- 1990-09-29 JP JP26219390A patent/JPH04139765A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2010098151A1 (en) * | 2009-02-24 | 2012-08-30 | 日本電気株式会社 | Semiconductor device and manufacturing method thereof |
| JP5617835B2 (en) * | 2009-02-24 | 2014-11-05 | 日本電気株式会社 | Semiconductor device and manufacturing method thereof |
| JP2013243351A (en) * | 2012-04-27 | 2013-12-05 | Semiconductor Energy Lab Co Ltd | Standard cell and semiconductor integrated circuit |
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