JP2776059B2 - Insulated gate field effect transistor - Google Patents
Insulated gate field effect transistorInfo
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Description
【０００１】[0001]
【産業上の利用分野】本発明は絶縁ゲート電界効果トラ
ンジスタに関し、特に薄膜ＭＯＳトランジスタに関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an insulated gate field effect transistor, and more particularly to a thin film MOS transistor.
【０００２】[0002]
【従来の技術】従来の多結晶シリコンを使用した上部ゲ
ート型の薄膜ＭＯＳトランジスタの構造を図６に示す。
シリンコ基板６０１上に二酸化シリコン膜６０２を形成
し、更に多結晶シリコン薄膜６０３を堆積する。多結晶
シリコン薄膜６０３の結晶性、特に平均粒径は形成され
るトランジスタの特性に強い影響を与えることから、非
晶質シリコンをまず堆積し、６００℃程度の温度で長時
間熱処理を行い粒径増大を図ることが多い。その後、ホ
トリソグラフィオー技術とイオンエッチング技術を用
い、多結晶シリコン薄膜６０３をパターニングした後、
表面にゲート酸化膜６０４を形成する。ゲート酸化膜の
形成は、多結晶シリコン薄膜６０３の表面を熱酸化する
場合と化学堆積法でシリコン酸化膜を堆積する場合があ
る。その後、多結晶シリコンを全面に堆積し、拡散法あ
るいはイオン注入法でリンなどを高濃度に多結晶シリコ
ン中にドープした後、ホトリソグラフィー技術とイオン
エッチング技術を用いパターニングし、多結晶シリコン
ゲート電極６０５を形成する。ヒ素やリン（Ｎ型トラン
ジスタの場合）あるいはボロンやＢＦ2 （Ｐ型トランジ
スタの場合）のイオン注入によりドレイン領域６０６と
ソース領域６０７を形成すると多結晶シリコン薄膜ＭＯ
Ｓトランジスタの基本構造が形成される。図６の構造は
導電部である多結晶シリコン薄膜の上にゲート電極が有
ることから、上部ゲート型と呼ばれる。ドレイン端での
電界集中がトランジスタ特性の悪化、特に漏れ電流を増
加させる原因になる。それを避けるため、ゲート端付近
に不純物が注入されないオフセット領域６０８を設ける
方法が用いられている。その後、層間膜６０９を堆積
し、コンタクトホール６１０を形成し、配線金属を堆積
しドレイン電極６１１ｄ、ソース電極６１１Ｓを形成す
る。2. Description of the Related Art FIG. 6 shows a structure of a conventional upper gate type thin film MOS transistor using polycrystalline silicon.
A silicon dioxide film 602 is formed on a syringe substrate 601 and a polycrystalline silicon thin film 603 is further deposited. Since the crystallinity of the polycrystalline silicon thin film 603, particularly the average grain size, has a strong influence on the characteristics of the transistor to be formed, amorphous silicon is first deposited and heat-treated at a temperature of about 600 ° C. for a long time. In many cases, increase is intended. Then, after patterning the polycrystalline silicon thin film 603 using a photolithography technique and an ion etching technique,
A gate oxide film 604 is formed on the surface. The gate oxide film may be formed by thermally oxidizing the surface of the polycrystalline silicon thin film 603 or by depositing a silicon oxide film by a chemical deposition method. After that, polycrystalline silicon is deposited on the entire surface, and phosphorus or the like is doped into the polycrystalline silicon at a high concentration by a diffusion method or an ion implantation method, and then patterned using photolithography technology and ion etching technology to form a polycrystalline silicon gate electrode. 605 is formed. When the drain region 606 and the source region 607 are formed by ion implantation of arsenic or phosphorus (for an N-type transistor) or boron or BF 2 (for a P-type transistor), a polycrystalline silicon thin film MO is formed.
The basic structure of the S transistor is formed. The structure shown in FIG. 6 is called an upper gate type because a gate electrode is provided on a polycrystalline silicon thin film which is a conductive portion. The electric field concentration at the drain end causes deterioration of transistor characteristics, particularly, an increase in leakage current. To avoid this, a method of providing an offset region 608 into which impurities are not implanted near the gate end is used. Thereafter, an interlayer film 609 is deposited, a contact hole 610 is formed, a wiring metal is deposited, and a drain electrode 611d and a source electrode 611S are formed.
【０００３】図７に下部ゲート型の薄膜ＭＯＳトラジス
タの構造を示す。FIG. 7 shows a structure of a lower gate type thin film MOS transistor.
【０００４】上部ゲート型の場合と同様に、シリコン基
板７０１上に二酸化シリコン膜７０２を形成したのち、
多結晶シリコンゲート電極７０５の形成を行い、ゲート
酸化膜７０４を形成し、その後でチャンネル部分に多結
晶シリコン薄膜７０３の形成を行うと図７のような構造
ができる。図６に対し、図７ではチャンネル部分である
多結晶シリコン薄膜の下にゲート電極が有ることから下
部ゲート型と呼ばれる。下部ゲート型の場合、ドレイン
領域７０６とソース領域７０７は、レジスト膜をマスク
にした高濃度イオン注入によって形成するが、その際ド
レイン側の不純物の注入領域をゲート端から離すことに
よって、上部ゲート型と同様、オフセット領域７０８を
設けることが行われている。As in the case of the upper gate type, after forming a silicon dioxide film 702 on a silicon substrate 701,
When a polycrystalline silicon gate electrode 705 is formed, a gate oxide film 704 is formed, and then a polycrystalline silicon thin film 703 is formed in a channel portion, a structure as shown in FIG. 7 is obtained. In contrast to FIG. 6, in FIG. 7, a gate electrode is provided under a polycrystalline silicon thin film which is a channel portion, and therefore, it is called a lower gate type. In the case of the lower gate type, the drain region 706 and the source region 707 are formed by high-concentration ion implantation using a resist film as a mask. Similarly to the above, the offset region 708 is provided.
【０００５】[0005]
【発明が解決しようとする課題】多結晶シリコン薄膜Ｍ
ＯＳトランジスタは、導電部が多結晶シリコンであるこ
とから単結晶と特性が較べると特性が劣る。特性が劣る
第１の原因は多結晶シリコン薄膜中の粒界であるといわ
れていて、大粒径化は粒界の密度を減らす点で有効であ
る。しかし、大粒径化を図ってもゲート端の電界集中部
に欠陥があると漏れ電流増加の原因になる。この漏れ電
流を避ける方法として従来例で述べたようなドレイン側
の不純物の注入領域をゲート端から離す（オフセット領
域を設ける）構造が有効であるが、オン電流が減った
り、あるいはサブスレッシュホールド特性が悪化するな
どの欠点があった。SUMMARY OF THE INVENTION Polycrystalline silicon thin film M
The characteristics of the OS transistor are inferior to those of a single crystal because the conductive portion is made of polycrystalline silicon. It is said that the first cause of the inferior characteristics is the grain boundary in the polycrystalline silicon thin film. Increasing the grain size is effective in reducing the density of the grain boundary. However, even if the grain size is increased, a defect in the electric field concentration portion at the gate end causes an increase in leakage current. As a method of avoiding the leakage current, a structure in which the impurity-implanted region on the drain side is separated from the gate end (provided with an offset region) as described in the conventional example is effective. However, the ON current is reduced or the sub-threshold characteristic is reduced. However, there were drawbacks such as worsening.
【０００６】[0006]
【課題を解決するための手段】本願発明によれば、ゲー
ト端部とドレイン領域との間に不純物を導入しないかあ
るいは不純物濃度を低くしたオフセット領域を有する絶
縁ゲート型電界効果トランジスタにおいて、前記オフセ
ット領域が絶縁膜のみを介して導電膜に接していて、前
記導電膜が前記ドレイン領域と電気的に接続しているか
あるいは前記ドレイン領域とほぼ同電位になっていて、
前記導電膜の電位によって前記オフセット領域のキャリ
ヤ濃度を制御し、それによってオン電流を増加させかつ
オフ電流を減少させたことを特徴とする絶縁ゲート電界
効果トランジスタが得られる。また本願発明によれば、
基板表面の絶縁領域上に選択的に形成された多結晶シリ
コン薄膜と、前記多結晶シリコン薄膜を被覆するゲート
絶縁膜と、前記ゲート絶縁膜を選択的に被覆するゲート
電極と、前記ゲート絶縁膜および前記ゲート電極上を被
覆する層間膜と、前記多結晶シリコン薄膜に前記ゲート
電極直下部を挟んで設けられたソース領域及びドレイン
領域とを有し、前記ドレイン領域が前記ゲート電極直下
部から所定寸法離れており前記ドレイン領域とゲート電
極直下部との間に不純物を導入しないかあるいは不純物
濃度を低くしたオフセット領域を有する絶縁ゲート型電
界効果トランジスタにおいて、前記ドレイン領域と電気
的に接続しているかあるいは前記ドレイン領域とほぼ同
電位になっている導電膜が前記ゲート絶縁膜および前記
層間膜を介して前記オフセット領域を被覆して設けら
れ、前記オフセット領域のキャリヤ濃度を制御し、それ
によってオン電流を増加させかつオフ電流を減少させた
ことを特徴とする絶縁ゲート電界効果トランジスタが得
られる。さらに本願発明によれば、基板表面の絶縁領域
上に選択的に形成されたゲート電極と、前記ゲート電極
を被覆するゲート絶縁膜と、前記ゲート絶縁膜を選択的
に被覆する多結晶シリコン薄膜と、前記多結晶シリコン
薄膜を選択的に被覆する層間膜と、前記多結晶シリコン
薄膜の前記ゲート電極を前記ゲート絶縁膜を介して被覆
する部分を挟んで設けられたソース領域及びドレイン領
域とを有し、前記ドレイン領域は前記ゲート電極から所
定寸法離れており前記ゲート電極とドレイン領域との間
には不純物を導入しないかあるいは不純物濃度を低くし
たオフセッ ト領域を設けた絶縁ゲート電界効果トランジ
スタにおいて、前記ドレイン領域と電気的に接続してい
るかあるいは前記ドレイン領域とほぼ同電位になってい
る導電膜が前記層間膜を介して前記オフセット領域を被
覆して設けられ、前記オフセット領域のキャリヤ濃度を
制御し、それによってオン電流を増加させかつオフ電流
を減少させたことを特徴とする絶縁ゲート電界効果トラ
ンジスタが得られる。また本願発明によれば、基板表面
の絶縁領域上に選択的に形成された導電膜と、前記導電
膜上に該導電膜と電気的に絶縁されて選択的に形成され
たゲート電極と、前記ゲート電極を被覆するゲート絶縁
膜と、前記ゲート絶縁膜を被覆する多結晶シリコン薄膜
と、前記多結晶シリコン薄膜の前記ゲート電極を前記ゲ
ート絶縁膜を介して被覆する部分を挟んで設けられたソ
ース領域及びドレイン領域とを有し、前記ドレイン領域
は前記ゲート電極から所定寸法離れており前記ゲート電
極とドレイン領域との間には不純物を導入しないかある
いは不純物濃度を低くしたオフセット領域を設けた絶縁
ゲート電界効果トランジスタにおいて、前記導電膜が前
記ドレイン領域と電気的に接続しているかあるいは前記
ドレイン領域とほぼ同電位になっていて前記オフセット
領域のキャリヤ濃度を制御し、それによってオン電流を
増加させかつオフ電流を減少させたことを特徴とする絶
縁ゲート電界効果トランジスタが得られる。さらに本願
発明によれば、基板表面の絶縁領域上に選択的に形成さ
れたゲート電極と、前記ゲート電極の両側に所定寸法離
して配置された第１の導電膜及び第２の導電膜と、前記
ゲート電極を被覆するゲート絶縁膜と、前記ゲート絶縁
膜を被覆しかつ前記第１の導電膜及び第２の導電膜上に
延在する多結晶シリコン薄膜とを有し、前記多結晶シリ
コン薄膜の前記第１の導電膜上の領域にはドレイン領域
が設けられ、前記多結晶シリコン薄膜のゲート端部より
も第２の導電膜側にはソース領域が設けられ、前記ゲー
ト端部と前記ドレイン領域との間には不純物を導入しな
いかあるいは不純物濃度を低くしたオフセット領域を設
け、該オフセット領域と前記第１の導電膜の間には絶縁
膜が介在している絶縁ゲート電界効果トランジスタにお
いて、前記第１の導電膜が前記ドレイン領域と電気的に
接続しているかあるいは前記ドレイン領域とほぼ同電位
になっていて前記オフセット領域のキャリヤ濃度を制御
し、それによってオン電流を増加させかつオフ電流を減
少させたことを特徴とする絶縁ゲート電界効果トランジ
スタが得られる。また本願発明によれば、基板表面の絶
縁領域上に所定寸法離れて選択的に形成された第１の導
電膜及び第２の導電膜と、前記第１の導電膜及び第２の
導電膜を被覆する絶縁膜と、前記絶縁膜を被覆しかつ前
記絶縁膜に設けられた開口部を介して前記第１の導電膜
及び第２の導電膜と接続する多結晶シリコン薄膜と、前
記多結晶シリコン薄膜を被覆するゲート絶縁膜と、前記
第１の導電膜の直上部を避けてゲート絶縁膜を選択的に
被覆するゲート電極とを有し、前記多結晶シリコン膜の
前記第１の導電膜上の領域には前記ゲート電極直下部か
ら所定寸法離れてドレイン領域が設けられ、前記多結晶
シリコン膜の前記第２の導電膜上の領域には前記ゲート
電極直下部を避けてソース領域が設けられ、前記ゲート
直下部と前記ドレイン領域との間には不純物を導入しな
いかあるいは不純物濃度を低くしたオフセット領域を設
けた絶縁ゲート電界効果トランジスタにおいて、前記第
１の導電膜が前記ドレイン領域と電気的に接続している
かあるいは前記ドレイン領域とほぼ同電位になっていて
前記オフセット領域のキャリヤ濃度を制御し、それによ
ってオン電流を増加させかつオフ電流を減少させたこと
を特徴とする絶縁ゲート電界効果トランジスタが得られ
る。According to the present invention, a game
Do not introduce impurities between the gate end and the drain region.
Or an offset region with a low impurity concentration.
In the edge gate type field effect transistor, the offset
Tsu DOO region is in contact with the conductive film through only the insulating film, the conductive film have almost the same potential as the drain region and the or the drain region is electrically connected,
An insulated gate field effect transistor is obtained, wherein the carrier concentration in the offset region is controlled by the potential of the conductive film , thereby increasing the on-current and decreasing the off-current. According to the present invention,
A polycrystalline silicon thin film selectively formed on an insulating region on a substrate surface, a gate insulating film covering the polycrystalline silicon thin film, a gate electrode selectively covering the gate insulating film , and the gate insulating film And the gate electrode is covered
An interlayer film to cover, a source region and a drain region provided on the polycrystalline silicon thin film with the immediately lower portion of the gate electrode interposed therebetween, wherein the drain region is separated from the immediately lower portion of the gate electrode by a predetermined dimension, and Area and gate voltage
Do not introduce impurities between immediately below and
Insulated gate electrode with low concentration offset region
In the field-effect transistor, a conductive film that is electrically connected to the drain region or substantially at the same potential as the drain region includes the gate insulating film and the conductive film.
An insulated gate field effect transistor, which is provided so as to cover the offset region via an interlayer film, and controls the carrier concentration of the offset region , thereby increasing the on-current and decreasing the off-current. can get. Further, according to the present invention, a gate electrode selectively formed on an insulating region on a substrate surface, a gate insulating film covering the gate electrode, and a polycrystalline silicon thin film selectively covering the gate insulating film are provided. , The polycrystalline silicon
An interlayer film for selectively covering the thin film, and a source region and a drain region provided with a portion for covering the gate electrode of the polycrystalline silicon thin film with the gate insulating film interposed therebetween; Is a predetermined distance from the gate electrode and is between the gate electrode and the drain region.
Do not introduce impurities or reduce the impurity concentration.
In an insulated gate field effect transistor provided with the offset region, the drain region and electrically said offset region being or conductive film are substantially the same potential as the drain region through the interlayer film connected An insulated gate field effect transistor is provided which is covered and controls the carrier concentration in the offset region , thereby increasing the on-current and decreasing the off-current. According to the present invention, a selectively formed conductive film on an insulating region of the substrate surface, the conductive
Selectively formed on the film while being electrically insulated from the conductive film.
A gate electrode, a gate insulating film covering the gate electrode, a polycrystalline silicon thin film covering the gate insulating film, and a portion of the polycrystalline silicon thin film covering the gate electrode via the gate insulating film. A source region and a drain region interposed therebetween, wherein the drain region
Is a predetermined distance from the gate electrode and
Do not introduce impurities between pole and drain region
Or insulation with offset region with low impurity concentration
In gate field effect transistor, wherein the conductive film have almost the same potential as the drain region and the or the drain region is electrically connected Offset
An insulated gate field effect transistor is obtained, characterized in that the carrier concentration in the region is controlled, thereby increasing the on-current and reducing the off-current. Further, according to the present invention, a gate electrode selectively formed on an insulating region of the substrate surface, a predetermined dimension away on both sides of the gate electrode
And a first conductive film and the second conductive film disposed, wherein
A gate insulating film that covers the gate electrode; and a gate insulating film that covers the gate insulating film and is formed on the first conductive film and the second conductive film.
And a extending polycrystalline silicon thin film, the polycrystalline silicon
A drain region is provided in a region of the capacitor thin film on the first conductive film.
Is provided, from the gate end of the polycrystalline silicon thin film.
Also, a source region is provided on the second conductive film side,
Do not introduce impurities between the gate end and the drain region.
Set an offset region with low or low impurity concentration.
Insulating between the offset region and the first conductive film
Insulated gate field effect transistor with an intervening film
There are, the first conductive film is the drain region and electrically
Connected or almost the same potential as the drain region
The insulated gate field effect transistor is characterized in that the carrier concentration in the offset region is controlled, thereby increasing the on-current and decreasing the off-current. According to the invention of the present application, the first conductor selectively formed at a predetermined distance from the insulating region on the substrate surface is provided.
A conductive film and the second conductive film, the first conductive film and the second
An insulating film covering the conductive film, and and before covering the insulating film
The first conductive film through an opening provided in the insulating film;
A polycrystalline silicon thin film connected to the second conductive film , a gate insulating film covering the polycrystalline silicon thin film, and a gate selectively covering the gate insulating film avoiding a portion immediately above the first conductive film. And an electrode of the polycrystalline silicon film.
In the region on the first conductive film, the region just under the gate electrode
A drain region is provided at a predetermined distance from
The gate on a region of the silicon film on the second conductive film
A source region is provided so as to avoid immediately below the electrode, and the gate is provided.
Do not introduce impurities between immediately below and the drain region.
Set an offset region with low or low impurity concentration.
In the insulated gate field effect transistor, the first conductive film is electrically connected to the drain region.
Or approximately the same potential as the drain region
An insulated gate field effect transistor is provided, wherein the carrier concentration in the offset region is controlled, thereby increasing the on-current and decreasing the off-current.
【０００７】[0007]
【作用】ゲート端部にオフセット領域を設けるか、ある
いは低不純物濃度の領域を設けた上で、その領域に絶縁
膜を介してドレインと同じ極性の電圧が加えられる構造
になっている。このような構造だと、ゲートに電圧（Ｎ
型トランジスタでは正、Ｐ型トランジスタでは負の電
圧）が加わるとオフセット領域がオンしやすい状態であ
り、同じゲート電圧でのオン電流が増加する。一方、ゲ
ートが０ボトルでは接合端での電界が緩和され、オフ電
流が減少するという効果が得られる。An offset region is provided at the end of the gate or a region having a low impurity concentration is provided, and a voltage having the same polarity as that of the drain is applied to the region via an insulating film. With such a structure, a voltage (N
When a positive voltage is applied to the p-type transistor and a negative voltage is applied to the p-type transistor), the offset region is easily turned on, and the on-current at the same gate voltage increases. On the other hand, when the gate is 0 bottle, the electric field at the junction end is relaxed, and the effect of reducing the off current is obtained.
【０００８】[0008]
【実施例】図１は本発明の第１の実施例を示す断面図で
ある。FIG. 1 is a sectional view showing a first embodiment of the present invention.
【０００９】次に、この実施例についてその製造工程に
沿って説明する。Next, this embodiment will be described along its manufacturing steps.
【００１０】シリコン基板１０１上に形成された二酸化
シリコン膜１０２の上に約５０ｎｍの多結晶シリコン薄
膜１０３を形成する。すなわち、非晶質シリコン膜を堆
積した後、６００℃、１０時間の熱処理によって多結晶
化する。ホトリソグラフィー技術とイオンエッチング技
術を用い多結晶シリコン薄膜１０３をアイランド化した
後、例えば厚さ５０ｎｍのゲート酸化膜１０４を形成
し、その上に多結晶シリコンゲート電極１０５を形成す
る。レジスト膜をマスクとしてＢＦ2 のイオン注入を行
い、ドレイン領域１０６とソース領域１０７を形成する
が、その際、多結晶シリコンゲート電極１０５とドレイ
ン領域１０６との間には、ＢＦ2 が注入されないオフセ
ット領域１０８を設ける。もちろんオフセット領域１０
８には低濃度に不純物（この場合はＰ型不純物）を注入
する場合もある。約１００ｎｍの層間膜１０９を堆積
し、コンタクトホール１１０を形成した後配線金属を堆
積し、パターニングしてドレイン電極１１１ｄ，ソース
電極１１１ｓを形成する。その際、ドレイン領域１０６
と接続している配線金属（ドレイン電極１１１ｄ）がオ
フセット領域１０８を被覆するようにすることによりド
レイン電圧ＶD ＝−５ボルトの下で、ゲート電圧ＶG ＝
−５ボルトでのオン電流が約５０％増加し、ゲート電圧
ＶG ＝０ボルトでのオフ電流は１／１０近くまで低減さ
れた。A polysilicon thin film 103 of about 50 nm is formed on a silicon dioxide film 102 formed on a silicon substrate 101. That is, after the amorphous silicon film is deposited, the film is polycrystallized by a heat treatment at 600 ° C. for 10 hours. After islanding the polycrystalline silicon thin film 103 using photolithography and ion etching, a gate oxide film 104 having a thickness of, for example, 50 nm is formed, and a polycrystalline silicon gate electrode 105 is formed thereon. BF 2 ions are implanted using the resist film as a mask to form a drain region 106 and a source region 107. At this time, an offset where BF 2 is not implanted is provided between the polysilicon gate electrode 105 and the drain region 106. An area 108 is provided. Of course, offset area 10
In some cases, an impurity (a P-type impurity in this case) is implanted at a low concentration. After forming an interlayer film 109 of about 100 nm and forming a contact hole 110, a wiring metal is deposited and patterned to form a drain electrode 111d and a source electrode 111s. At this time, the drain region 106
A wiring metal connected (drain electrode 111d) is under the drain voltage V D = -5 volts by so as to cover the offset region 108 and the gate voltage V G =
The on-current at -5 volts was increased by about 50%, and the off-current at gate voltage V G = 0 volts was reduced to nearly 1/10.
【００１１】図２は本発明の第２の実施例を示す断面図
である。FIG. 2 is a sectional view showing a second embodiment of the present invention.
【００１２】これは下部ゲートの例であるが、第１の実
施例と同様、ドレイン領域２０６と多結晶シリコンゲー
ト電極２０５との間にＢＦ2 が注入されないオフセット
領域１０８を設け、例えば厚さ１００ｎｍの層間膜２０
９を介して配線金属（ドレイン電極２１１ｄ）がオフセ
ット領域２０８を被覆している。下部ゲートの場合、配
線金属が下部ゲートの上にかかっている領域が増える
と、ゲート端での電界集中が起きたり、ゲート長Ｌを大
きめにする必要があるなどの問題が生じやすくなるの
で、多結晶シリコンゲート電極２０５と配線金属（２１
１ｄ）が重ならないように注意する必要がある。This is an example of a lower gate. As in the first embodiment, an offset region 108 into which BF 2 is not implanted is provided between a drain region 206 and a polysilicon gate electrode 205, for example, to a thickness of 100 nm. Interlayer film 20
The wiring metal (drain electrode 211 d) covers the offset region 208 via the wiring 9. In the case of the lower gate, if the area where the wiring metal is on the lower gate increases, problems such as electric field concentration at the gate end and the need to increase the gate length L are likely to occur. The polysilicon gate electrode 205 and the wiring metal (21
Care must be taken that 1d) does not overlap.
【００１３】図３は本発明の第３の実施例を示す断面図
である。FIG. 3 is a sectional view showing a third embodiment of the present invention.
【００１４】この実施例は下部ゲート型であるが、二酸
化シリコン膜３０２の上に導電膜３１２（たとえば不純
物をドープした多結晶シリコン膜）を形成し、更に、例
えば厚さ１００ｎｍの二酸化シリコン膜３１３を形成し
た後に従来例（図７）のトランジスタを形成するが、ゲ
ート酸化膜３０４形成後に、所定箇所にコンタクトホー
ル３１４を形成したのち非晶質シリコン膜を堆積し、熱
処理により多結晶シリコン薄膜３０３にっ変換する。ド
レイン領域３０６に接続された導電膜３１２による電界
がオフセット領域３０８に加わり、オン電流の増加とオ
フ電流の低減に有効となる。This embodiment is of a lower gate type. A conductive film 312 (for example, a polycrystalline silicon film doped with impurities) is formed on a silicon dioxide film 302, and a silicon dioxide film 313 having a thickness of, for example, 100 nm is formed. After the formation of the gate oxide film 304, the transistor of the conventional example (FIG. 7) is formed. After the formation of the gate oxide film 304, a contact hole 314 is formed at a predetermined position, an amorphous silicon film is deposited, and a polycrystalline silicon thin film 303 is formed by heat treatment. Convert to Ni. An electric field generated by the conductive film 312 connected to the drain region 306 is applied to the offset region 308, which is effective in increasing the on-current and reducing the off-current.
【００１５】図４は本発明の第４の実施例を示す断面図
である。FIG. 4 is a sectional view showing a fourth embodiment of the present invention.
【００１６】これも下部ゲート型であるが、ドレイン領
域４０６およびソース領域４０７の下には導電膜４１５
と４１６が形成されている。導電膜４１５，４１６を多
結晶シリコン膜で形成する場合、ドレイン領域と同じ導
電型にする必要があるが、トランジスタの型（Ｐ型かＮ
型か）やドープしておくべき不純物の型によっては、多
結晶シリコンゲート電極４０５と同時に形成することも
可能である。この実施例では、多結晶シリコン薄膜４０
３が導電膜４１５側面部にゲート酸化膜４０４を介して
接している部分にオフセット領域４０８が設けられてい
る。ドレイン領域４０６とほぼ同じ電位による電界がゲ
ート酸化膜４０４を介してオフセット領域４０８に加わ
る構造になっている。従来、チャンネルの膜厚が薄くな
ることによるソース／ドレイン領域の層抵抗増加やコン
タクト形成時でのシリコン層の打ち抜きを防止する目的
でソース／ドレイン領域下部に導電膜（多くは多結晶シ
リコン）を敷くことが試みられており、従って図４の構
造はそのような従来例とほとんどプロセス変更を必要と
しないと考えることができる。This is also a lower gate type, but a conductive film 415 is formed under the drain region 406 and the source region 407.
And 416 are formed. When the conductive films 415 and 416 are formed of a polycrystalline silicon film, they need to have the same conductivity type as the drain region.
Depending on the type) and the type of impurity to be doped, it can be formed simultaneously with the polycrystalline silicon gate electrode 405. In this embodiment, the polycrystalline silicon thin film 40
An offset region 408 is provided at a portion where the gate electrode 3 is in contact with the side surface of the conductive film 415 via the gate oxide film 404. An electric field having substantially the same potential as that of the drain region 406 is applied to the offset region 408 via the gate oxide film 404. Conventionally, a conductive film (often polycrystalline silicon) has been formed under the source / drain regions for the purpose of preventing the layer resistance of the source / drain regions from increasing due to the thinning of the channel and preventing punching of the silicon layer at the time of contact formation. An attempt has been made to lay it down, so that the structure of FIG. 4 can be considered to require little process modification from such a conventional example.
【００１７】図５は本発明の第５の実施例を示す断面図
である。FIG. 5 is a sectional view showing a fifth embodiment of the present invention.
【００１８】この実施例は、第４の実施例の上部ゲート
構造バージョンである。導電膜５１５による電界は絶縁
膜５１７を介してオフセット領域５０８に加わってい
る。導電性膜５１５と５１６のパターンを形成したあと
絶縁膜５１７を堆積し、平坦化することで絶縁膜５１７
の表面が平坦な図５の構造を作ることができる。導電膜
５１５と５１６の形成時あるいは直後に不純物をドープ
しておく（多結晶シリコンなどの場合）のではなく、ゲ
ート電極５０５を形成したあと導電膜５１５と５１６に
ヒ素やリン（Ｎ型の場合）あるいはボロンやＢＦ2 （Ｐ
型の場合）をイオン注入し、そこからの拡散によってソ
ース領域５０７，ドレイン領域５０６を形成することも
可能である。その場合、イオン注入深さにすることによ
って自己整合的に（ホトリソグラフィー工程無しに）オ
フセット領域５０８に低濃度に不純物をドープすること
も可能である。以上、導電膜がドレイン領域に接続され
ている例をあげたが、導電膜はドレイン領域とほぼ同電
位になっていればよい。This embodiment is a top gate structure version of the fourth embodiment. An electric field generated by the conductive film 515 is applied to the offset region 508 through the insulating film 517. After forming the patterns of the conductive films 515 and 516, the insulating film 517 is deposited and planarized to form the insulating film 517.
5 can be made flat. Rather than doping impurities (in the case of polycrystalline silicon or the like) at or immediately after the formation of the conductive films 515 and 516, arsenic or phosphorus (in the case of N-type) is formed on the conductive films 515 and 516 after forming the gate electrode 505. ) Or boron or BF 2 (P
(In the case of a mold), and the source region 507 and the drain region 506 can be formed by diffusion therefrom. In that case, it is possible to dope the offset region 508 with a low concentration of impurities in a self-aligned manner (without a photolithography step) by setting the ion implantation depth. As described above, the example in which the conductive film is connected to the drain region is given; however, the conductive film may have approximately the same potential as the drain region.
【００１９】[0019]
【発明の効果】以上述べたように本発明は、ゲート端部
のチャンネル領域が絶縁膜を介して導電膜に接し、その
導電膜がドレイン領域と電気的に接続しているかあるい
はドレイン領域とほぼ同電位になっている構造を有して
いるので、従来の構造に較ベオン電流が約５０％増加し
オフ電流は１／１０近くまで低減することができる。特
にオフ電流が１／１０に改善されたというのはオフセッ
ト構造を用いた場合との比較、すなわちゲート端での電
界集中による漏れ電流増加がない場合との比較であり、
オフセット構造でない場合との比較でいえば１／１００
近い改善になる。As described above, according to the present invention, the channel region at the end of the gate is in contact with the conductive film via the insulating film, and the conductive film is electrically connected to the drain region or substantially equal to the drain region. Since the structure has the same potential, the Beon current can be increased by about 50% and the off current can be reduced to nearly 1/10 as compared with the conventional structure. In particular, the fact that the off-state current is improved to 1/10 is compared with the case where the offset structure is used, that is, the case where there is no increase in leakage current due to electric field concentration at the gate end,
1/100 compared to the case without offset structure
It will be a near improvement.
【図１】本発明の第１の実施例を示す断面図である。FIG. 1 is a sectional view showing a first embodiment of the present invention.
【図２】本発明の第２の実施例を示す断面図である。FIG. 2 is a sectional view showing a second embodiment of the present invention.
【図３】本発明の第３の実施例を示す断面図である。FIG. 3 is a sectional view showing a third embodiment of the present invention.
【図４】本発明の第４の実施例を示す断面図である。FIG. 4 is a sectional view showing a fourth embodiment of the present invention.
【図５】本発明の第５の実施例を示す断面図である。FIG. 5 is a sectional view showing a fifth embodiment of the present invention.
【図６】従来の上部ゲート型薄膜ＭＯＳトランジスタを
示す断面図である。FIG. 6 is a sectional view showing a conventional upper gate thin film MOS transistor.
【図７】従来の下部ゲート型薄膜ＭＯＳトランジスタを
示す断面図である。FIG. 7 is a sectional view showing a conventional lower gate thin film MOS transistor.
１０１〜７０１ シリコン基板 １０２〜７０２ 二酸化シリコン膜 １０３〜７０３ 多結晶シリコン薄膜 １０４〜７０４ ゲート酸化膜 １０５〜７０５ 多結晶シリコンゲート電極 １０６〜７０６ ドレイン領域 ２０７〜７０７ ソース領域 １０８〜７０８ オフセット領域 １０９〜７０９ 層間膜 １１０〜７１０ コンタクトホール １１１ｄ〜７１１ｄ ドレイン電極 １１１ｓ〜７１１ｓ ソース電極（導電膜） ３１２ 導電膜 ３１３ 絶縁膜 ３１４ コンタクトホール ４１５ 導電膜 ４１６ 導電膜 ５１７ 絶縁膜 101-701 Silicon substrate 102-702 Silicon dioxide film 103-703 Polycrystalline silicon thin film 104-704 Gate oxide film 105-705 Polycrystalline silicon gate electrode 106-706 Drain region 207-707 Source region 108-708 Offset region 109-709 Interlayer film 110-710 Contact hole 111d-711d Drain electrode 111s-711s Source electrode (conductive film) 312 Conductive film 313 Insulating film 314 Contact hole 415 Conductive film 416 Conductive film 517 Insulating film
Claims (6)
物を導入しないかあるいは不純物濃度を低くしたオフセ
ット領域を有する絶縁ゲート型電界効果トランジスタに
おいて、前記オフセット領域が絶縁膜のみを介して導電
膜に接していて、前記導電膜が前記ドレイン領域と電気
的に接続しているかあるいは前記ドレイン領域とほぼ同
電位になっていて、前記導電膜の電位によって前記オフ
セット領域のキャリヤ濃度を制御し、それによってオン
電流を増加させかつオフ電流を減少させたことを特徴と
する絶縁ゲート電界効果トランジスタ。An impurity between a gate end and a drain region.
Offset with no substance introduced or low impurity concentration
Insulated gate field effect transistor with
Wherein the offset region is conductive only through an insulating film.
And in contact with the film, the conductive film have almost the same potential as the drain region and the or the drain region are electrically connected, the off by a potential of the conductive film
An insulated gate field effect transistor characterized by controlling the carrier concentration in the set region , thereby increasing the on-current and reducing the off-current.
れた多結晶シリコン薄膜と、前記多結晶シリコン薄膜を
被覆するゲート絶縁膜と、前記ゲート絶縁膜を選択的に
被覆するゲート電極と、前記ゲート絶縁膜および前記ゲ
ート電極上を被覆する層間膜と、前記多結晶シリコン薄
膜に前記ゲート電極直下部を挟んで設けられたソース領
域及びドレイン領域とを有し、前記ドレイン領域が前記
ゲート電極直下部から所定寸法離れており前記ドレイン
領域とゲート電極直下部との間に不純物を導入しないか
あるいは不純物濃度を低くしたオフセット領域を有する
絶縁ゲート型電界効果トランジスタにおいて、前記ドレ
イン領域と電気的に接続しているかあるいは前記ドレイ
ン領域とほぼ同電位になっている導電膜が前記ゲート絶
縁膜および前記層間膜を介して前記オフセット領域を被
覆して設けられ、前記オフセット領域のキャリヤ濃度を
制御し、それによってオン電流を増加させかつオフ電流
を減少させたことを特徴とする絶縁ゲート電界効果トラ
ンジスタ。2. A polycrystalline silicon thin film selectively formed on an insulating region on a substrate surface, a gate insulating film covering the polycrystalline silicon thin film, and a gate electrode selectively covering the gate insulating film. , The gate insulating film and the gate
An interlayer film covering the top of the gate electrode, and a source region and a drain region provided in the polycrystalline silicon thin film with the immediately below the gate electrode interposed therebetween, wherein the drain region has a predetermined size from immediately below the gate electrode. Drain away
Whether impurities are introduced between the region and the area immediately below the gate electrode
Or has an offset region with a low impurity concentration
In the insulated gate field effect transistor, a conductive film that is electrically connected to the drain region or substantially at the same potential as the drain region covers the offset region via the gate insulating film and the interlayer film. An insulated gate field effect transistor provided overlying and controlling the carrier concentration of said offset region , thereby increasing on current and decreasing off current.
れたゲート電極と、前記ゲート電極を被覆するゲート絶
縁膜と、前記ゲート絶縁膜を選択的に被覆する多結晶シ
リコン薄膜と、前記多結晶シリコン薄膜を選択的に被覆
する層間膜と、前記多結晶シリコン薄膜の前記ゲート電
極を前記ゲート絶縁膜を介して被覆する部分を挟んで設
けられたソース領域及びドレイン領域とを有し、前記ド
レイン領域は前記ゲート電極から所定寸法離れており前
記ゲート電極とドレイン領域との間には不純物を導入し
ないかあるいは不純物濃度を低くしたオフセット領域を
設けた絶縁ゲート電界効果トランジスタにおいて、前記
ドレイン領域と電気的に接続しているかあるいは前記ド
レイン領域とほぼ同電位になっている導電膜が前記 層間
膜を介して前記オフセット領域を被覆して設けられ、前
記オフセット領域のキャリヤ濃度を制御し、それによっ
てオン電流を増加させかつオフ電流を減少させたことを
特徴とする絶縁ゲート電界効果トランジスタ。3. A gate electrode which is selectively formed on an insulating region of the substrate surface, a gate insulating film covering the gate electrode, and a polycrystalline silicon thin film selectively covering the gate insulating film, wherein Selective coating of polycrystalline silicon thin film
And a source region and a drain region provided with a portion covering the gate electrode of the polycrystalline silicon thin film with the gate insulating film interposed therebetween, wherein the drain region is a predetermined distance from the gate electrode. before it is separated dimensions
An impurity is introduced between the gate electrode and the drain region.
Offset region with no or low impurity concentration
In the insulated gate field effect transistor provided, a conductive film which is electrically connected to the drain region or substantially at the same potential as the drain region is formed in the interlayer.
It provided to cover the offset region through a film, before
An insulated gate field effect transistor characterized by controlling the carrier concentration in the offset region , thereby increasing the on-current and decreasing the off-current.
れた導電膜と、前記導電膜上に該導電膜と電気的に絶縁
されて選択的に形成されたゲート電極と、前記ゲート電
極を被覆するゲート絶縁膜と、前記ゲート絶縁膜を被覆
する多結晶シリコン薄膜と、前記多結晶シリコン薄膜の
前記ゲート電極を前記ゲート絶縁膜を介して被覆する部
分を挟んで設けられたソース領域及びドレイン領域とを
有し、前記ドレイン領域は前記ゲート電極から所定寸法
離れており前記ゲート電極とドレイン領域との間には不
純物を導入しないかあるいは不純物濃度を低くしたオフ
セット領域を設けた絶縁ゲート電界効果トランジスタに
おいて、前記導電膜が前記ドレイン領域と電気的に接続
しているかあるいは前記ドレイン領域とほぼ同電位にな
っていて前記オフセット領域のキャリヤ濃度を制御し、
それによってオン電流を増加させかつオフ電流を減少さ
せたことを特徴とする絶縁ゲート電界効果トランジス
タ。4. A selectively formed conductive film on an insulating region of the substrate surface, electrically insulated from the conductive layer on the conductive layer
A gate electrode selectively formed by
A gate insulating film covering the pole, a polycrystalline silicon thin film covering the gate insulating film, and a source region provided with a portion of the polycrystalline silicon thin film covering the gate electrode with the gate insulating film interposed therebetween. And a drain region, wherein the drain region has a predetermined dimension from the gate electrode.
And the distance between the gate electrode and the drain region is large.
Off with no introduction of pure substance or low impurity concentration
Insulated gate field effect transistor with set area
Oite, the conductive film have almost the same potential as the drain region and the or the drain region is electrically connected to control the carrier concentration of the offset region,
An insulated gate field effect transistor characterized by increasing on current and decreasing off current.
れたゲート電極と、前記ゲート電極の両側に所定寸法離
して配置された第１の導電膜及び第２の導電膜と、前記
ゲート電極を被覆するゲート絶縁膜と、前記ゲート絶縁
膜を被覆しかつ前記第１の導電膜及び第２の導電膜上に
延在する多結晶シリコン薄膜とを有し、前記多結晶シリ
コン薄膜の前記第１の導電膜上の領域にはドレイン領域
が設けられ、前記多結晶シリコン薄膜のゲート端部より
も第２の導電膜側にはソース領域が設けられ、前記ゲー
ト端部と前記ドレイン領域との間には不純物を導入しな
いかあるいは不純物濃度を低くしたオフセット領域を設
け、該オフセット領域と前記第１の導電膜の間には絶縁
膜が介在している絶縁ゲート電界効果トランジスタにお
いて、前記第１の導電膜が前記ドレイン領域と電気的に
接続しているかあるいは前記ドレイン領域とほぼ同電位
になっていて前記オフセット領域のキャリヤ濃度を制御
し、それによってオン電流を増加させかつオフ電流を減
少させたことを特徴とする絶縁ゲート電界効果トランジ
スタ。5. A gate electrode selectively formed on an insulating region of the substrate surface, a predetermined dimension on both sides of the gate electrode away
And a first conductive film and the second conductive film disposed, wherein
A gate insulating film that covers the gate electrode; and a gate insulating film that covers the gate insulating film and is formed on the first conductive film and the second conductive film.
And a extending polycrystalline silicon thin film, the polycrystalline silicon
A drain region is provided in a region of the capacitor thin film on the first conductive film.
Is provided, from the gate end of the polycrystalline silicon thin film.
Also, a source region is provided on the second conductive film side,
Do not introduce impurities between the gate end and the drain region.
Set an offset region with low or low impurity concentration.
Insulating between the offset region and the first conductive film
Insulated gate field effect transistor with an intervening film
There are, the first conductive film is the drain region and electrically
Connected or almost the same potential as the drain region
An insulated gate field effect transistor wherein the carrier concentration in said offset region is controlled, thereby increasing the on-current and decreasing the off-current.
選択的に形成された第 １の導電膜及び第２の導電膜と、
前記第１の導電膜及び第２の導電膜を被覆する絶縁膜
と、前記絶縁膜を被覆しかつ前記絶縁膜に設けられた開
口部を介して前記第１の導電膜及び第２の導電膜と接続
する多結晶シリコン薄膜と、前記多結晶シリコン薄膜を
被覆するゲート絶縁膜と、前記第１の導電膜の直上部を
避けてゲート絶縁膜を選択的に被覆するゲート電極とを
有し、前記多結晶シリコン膜の前記第１の導電膜上の領
域には前記ゲート電極直下部から所定寸法離れてドレイ
ン領域が設けられ、前記多結晶シリコン膜の前記第２の
導電膜上の領域には前記ゲート電極直下部を避けてソー
ス領域が設けられ、前記ゲート直下部と前記ドレイン領
域との間には不純物を導入しないかあるいは不純物濃度
を低くしたオフセット領域を設けた絶縁ゲート電界効果
トランジスタにおいて、前記第１の導電膜が前記ドレイ
ン領域と電気的に接続しているかあるいは前記ドレイン
領域とほぼ同電位になっていて前記オフセット領域のキ
ャリヤ濃度を制御し、それによってオン電流を増加させ
かつオフ電流を減少させたことを特徴とする絶縁ゲート
電界効果トランジスタ。6. A predetermined distance above an insulating region on a substrate surface.
Selectively formedNo. 1st conductive film and 2nd conductive filmWhen,
SaidFirst conductive film and second conductive filmCoverInsulating film
And the saidInsulating filmCoveredAnd an opening provided on the insulating film.
The first conductive film and the second conductive film through an openingConnect with
A polycrystalline silicon thin film, and the polycrystalline silicon thin film
A gate insulating film to be covered, and a portion immediately above the first conductive film.
Avoid the gate electrode that selectively covers the gate insulating filmTo
And a region of the polycrystalline silicon film on the first conductive film.
In the region, a predetermined distance from the area immediately below the gate electrode
A second region of the polycrystalline silicon film.
In the region above the conductive film, avoid
And a drain region is provided.
Do not introduce impurities between the region and the impurity concentration
Insulated gate field effect with low offset region
In the transistor,The first conductive filmIs the dray
Electrically connected to the drain region or the drain
The potential of the offset regionKi
Control carrier concentration, thereby increasing on-current
Insulated gate characterized by reduced off-current
Field effect transistor.
Priority Applications (1)
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|---|---|---|---|
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-
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