JPH0413865B2 - - Google Patents
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Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は、MIS型トランジスタの破壊を防止
する入力保護回路に関し、特にMOSICあるいは
Bi−CMOSIC等の半導体装置の入力保護回路に
関する。[Detailed Description of the Invention] [Object of the Invention] (Industrial Application Field) The present invention relates to an input protection circuit that prevents destruction of MIS type transistors, and particularly relates to an input protection circuit that prevents destruction of MIS type transistors.
This invention relates to an input protection circuit for semiconductor devices such as Bi-CMOSIC.
（従来の技術）
最近の半導体装置は、特にMIS型トランジスタ
を用いて半導体装置においては、静電破壊から素
子を保護するために、入力パツドと入力回路間に
入力保護回路を挿入し、この保護回路で入力パツ
ドに印加された過電圧を吸収している。(Prior Art) In recent semiconductor devices, especially those using MIS transistors, an input protection circuit is inserted between the input pad and the input circuit in order to protect the elements from electrostatic damage. The circuit absorbs the overvoltage applied to the input pad.
第７図は入力保護回路の一例を示す構成図であ
る。同図に示す入力保護回路は、入力パツド１と
例えばCMOSからなる入力回路３との間に挿入
された保護抵抗５と、この保護抵抗５の入力回路
３側の一端にカソード端子が接続され、グランド
にアノード端子が接続されたダイオードから構成
されている。 FIG. 7 is a configuration diagram showing an example of an input protection circuit. The input protection circuit shown in the figure includes a protection resistor 5 inserted between the input pad 1 and an input circuit 3 made of, for example, CMOS, and a cathode terminal connected to one end of the protection resistor 5 on the input circuit 3 side. It consists of a diode whose anode terminal is connected to ground.
第８図は第７図に示したダイオード７の構造を
示す断面図である。同図において、ダイオード７
は、Ｐ型の基板９をアノード領域、入力回路３で
用いられるN+型の拡散層１１（例えばMOS型
FETのソース、ドレイン領域を形成する拡散層）
をカソード領域として形成されている。N+型の
拡散層１１は、SiO2の素子分離酸化膜１３によ
つて周辺領域と分離されている。 FIG. 8 is a sectional view showing the structure of the diode 7 shown in FIG. In the same figure, diode 7
The P type substrate 9 is used as an anode region, and the N + type diffusion layer 11 used in the input circuit 3 (for example, a MOS type
Diffusion layer that forms the source and drain regions of FET)
is formed as a cathode region. The N + type diffusion layer 11 is separated from the peripheral region by an element isolation oxide film 13 of SiO 2 .
このような構造においては、入力パツド１に過
電圧特に正の過電圧が印加されると、ダイオード
７は、その降伏特性にしたがつてブレークダウン
を起こし、過電圧による電荷を放電させる。これ
により、入力回路３を構成する例えばMOSFET
のゲート端子に加わる電圧を、ゲート耐圧以下の
電位に抑えて、入力パツド１に印加された過電圧
から入力回路３を保護している。 In such a structure, when an overvoltage, particularly a positive overvoltage, is applied to the input pad 1, the diode 7 causes a breakdown according to its breakdown characteristic, and discharges the charge caused by the overvoltage. This allows, for example, the MOSFET that constitutes the input circuit 3.
The input circuit 3 is protected from the overvoltage applied to the input pad 1 by suppressing the voltage applied to the gate terminal of the input pad 1 to a potential lower than the gate breakdown voltage.
（発明が解決しようとする問題点）
以上説明したように、第７図及び第８図に示し
た入力保護回路にあつては、ダイオード７のブレ
ークダウンを利用して過電圧を吸収している。(Problems to be Solved by the Invention) As explained above, in the input protection circuit shown in FIGS. 7 and 8, overvoltage is absorbed using the breakdown of the diode 7.
このブレークダウンは、第８図に示すように、
N+型の拡散層１１のプロフアイルが所定の曲率
を有し、電界が集中し易い素子分離酸化膜１３の
近傍で生じ、この領域でほとんどの放電が行なわ
れる。この時、アバランシユブレークダウンによ
つて発生したホツトキヤリアは、そのN+型の拡
散層１１の近傍の素子分離酸化膜１３及びその界
面に捕獲（トラツプ）されて、電荷として残る。
さらには、ホツトキヤリアは、拡散層１１の近傍
の素子分離酸化膜１３の界面に衝突して、所定の
エネルギーを持つたサーフエスステイト（suface
state）が、拡散層１１の近傍の素子分離酸化膜
１３の界面に発生する。 This breakdown, as shown in Figure 8,
The profile of the N + type diffusion layer 11 has a predetermined curvature, and the electric field is generated near the element isolation oxide film 13 where the electric field tends to concentrate, and most of the discharge occurs in this region. At this time, hot carriers generated by the avalanche breakdown are trapped in the element isolation oxide film 13 near the N + type diffusion layer 11 and its interface, and remain as charges.
Furthermore, the hot carrier collides with the interface of the element isolation oxide film 13 near the diffusion layer 11, and forms a surface with a predetermined energy.
state) occurs at the interface of the element isolation oxide film 13 near the diffusion layer 11.
捕獲された電荷、特に負の電荷は拡散層１１に
沿つて生じる空乏層を拡散層１１の近傍の素子分
離酸化膜１３に広げる。また、サーフエースステ
イトは電荷の発生中心及び再結合中心として作用
することになる。 The trapped charges, particularly negative charges, spread a depletion layer generated along the diffusion layer 11 to the element isolation oxide film 13 near the diffusion layer 11. Furthermore, the surface state acts as a charge generation center and a recombination center.
これは、ダイオード７の降伏特性を変化させ
て、逆方向電流を増大させる。すなわち、アバラ
ンシユブレークダウンを起こす逆方向電圧よりも
低い電圧で入力リークが発生して、ダイオード７
の特性が劣化するという問題があつた。 This changes the breakdown characteristics of diode 7 and increases the reverse current. In other words, input leakage occurs at a voltage lower than the reverse voltage that causes avalanche breakdown, and diode 7
There was a problem that the characteristics of the device deteriorated.
そこで、この発明は、上記に鑑みてなされたも
のであり、その目的とするところは、入力保護回
路を構成するダイオードの特性劣化を防止して、
信頼性を向上した半導体装置の入力保護回路を提
供することにある。 Therefore, the present invention has been made in view of the above, and its purpose is to prevent characteristic deterioration of diodes constituting an input protection circuit,
An object of the present invention is to provide an input protection circuit for a semiconductor device with improved reliability.
［発明の構成］
（問題点を解決するための手段）
上記目的を達成するために、この発明は、第１
導電型の半導体基板と、この半導体基板に緩やか
な拡散プロフアイルで形成された第２導電型の拡
散層と、この拡散層の下部に接するように前記半
導体基板に埋込まれ接合のプロフアイルが前記拡
散層のプロフアイルより急峻な第２導電型の埋込
み層と、前記拡散層の周囲にこの拡散層より不純
物濃度が低く形成された第２導電型のウエル領域
とによつて形成されたダイオードと、入力パツド
と入力回路との間に接続された抵抗とから構成さ
れている。[Structure of the invention] (Means for solving the problem) In order to achieve the above object, the present invention has the following features:
a semiconductor substrate of a conductivity type, a diffusion layer of a second conductivity type formed in the semiconductor substrate with a gentle diffusion profile, and a diffusion layer of a second conductivity type formed in the semiconductor substrate with a junction profile embedded in the semiconductor substrate so as to be in contact with the lower part of the diffusion layer. A diode formed by a buried layer of a second conductivity type whose profile is steeper than that of the diffusion layer, and a well region of a second conductivity type formed around the diffusion layer and having an impurity concentration lower than that of the diffusion layer. and a resistor connected between the input pad and the input circuit.
（作 用）
この発明の半導体装置の入力保護回路は、ダイ
オードのカソード領域を形成する拡散層の下部に
接するように埋込まれ、外縁部のプロフアイルが
急峻な埋込み層を形成して、この埋込み層の外縁
部と基板とで形成されるPN接合領域で、ダイオ
ードのブレークダウン時にホツトキヤリアを発生
させて、ホツトキヤリアの発生領域を基板表面に
形成された素子分離領域の界面から遠ざけるよう
にした。また、拡散層の周囲を取り囲むように拡
散層よりも濃度の低いウエル領域を形成して、ホ
ツトキヤリアの発生領域を基板表面に形成された
素子分離領域の界面から遠ざけ易くするようにし
ている。(Function) The input protection circuit of the semiconductor device of the present invention is buried so as to be in contact with the lower part of the diffusion layer forming the cathode region of the diode, and forms a buried layer having a steep outer edge profile. In the PN junction region formed between the outer edge of the buried layer and the substrate, hot carriers are generated when the diode breaks down, and the hot carrier generation region is moved away from the interface of the element isolation region formed on the substrate surface. Further, a well region having a lower concentration than the diffusion layer is formed so as to surround the diffusion layer, so that the hot carrier generation region can be easily moved away from the interface of the element isolation region formed on the substrate surface.
（実施例）
以下図面を用いてこの発明の実施例を説明す
る。(Example) Examples of the present invention will be described below with reference to the drawings.
第１図乃至第５図はそれぞれこの発明の第１の
実施例乃至第５の実施例に係る半導体装置の入力
保護回路の構造を示す断面図である。第１の実施
例乃至第５の実施例の入力保護回路は、第７図及
び第８図で示したと同様に、入力パツド１と入力
回路３間に挿入された保護抵抗５と、第７図で示
したダイオード７と同様に保護抵抗５と接続され
たダイオードとから構成されており、ダイオード
がブレークダウンして放電電流が発生する領域
を、Ｐ型基板９のバルク中として素子分離酸化膜
１３から遠ざけるようにしたものである。なお、
第１図乃至第５図において、第７図及び第８図と
同符号のものは同一機能を有するものである。そ
の説明は省略する。 1 to 5 are cross-sectional views showing structures of input protection circuits for semiconductor devices according to first to fifth embodiments of the present invention, respectively. The input protection circuits of the first to fifth embodiments include a protective resistor 5 inserted between the input pad 1 and the input circuit 3, as shown in FIGS. Like the diode 7 shown in , it is composed of a protective resistor 5 and a connected diode, and the region where the diode breaks down and a discharge current is generated is in the bulk of the P-type substrate 9 and is formed by an element isolation oxide film 13. It was designed to be kept away from. In addition,
1 to 5, the same reference numerals as in FIGS. 7 and 8 have the same functions. The explanation will be omitted.
第１図において、Ｐ型基板９には、第８図に示
した拡散層１１より深いN+型のdeep拡散層２１
が形成されており、このdeep拡散層２１は保護
抵抗５の一方の端子に接続されている。この
deep拡散層２１の下部には、deep拡散層２１よ
りも不純物濃度の高いN+型の押込み層２３が形
成されている。 In FIG. 1, a P-type substrate 9 has an N + type deep diffusion layer 21, which is deeper than the diffusion layer 11 shown in FIG.
is formed, and this deep diffusion layer 21 is connected to one terminal of the protective resistor 5. this
An N + type forced layer 23 having a higher impurity concentration than the deep diffusion layer 21 is formed below the deep diffusion layer 21 .
このようにして、入力保護回路を構成するダイ
オードは、そのアノード領域をＰ型基板９とし、
そのカソード領域をN+型のdeep拡散層２１と
N++型の埋込み層２３として、Ｐ型基板９に形成
されている。なお、このような構造において、素
子分離酸化膜１３の近傍のdeep拡散層２１とＰ
型基板９とで形成されるPN接合のプレークダウ
ン耐圧は、埋込み層２３とＰ型基板９とで形成さ
れるPN接合のブレークダウン耐圧よりも高くな
るようにすることが望ましい。 In this way, the diode constituting the input protection circuit has its anode region as the P-type substrate 9, and
The cathode region is an N + type deep diffusion layer 21.
An N ++ type buried layer 23 is formed on the P type substrate 9 . In addition, in such a structure, the deep diffusion layer 21 near the element isolation oxide film 13 and the P
It is desirable that the breakdown voltage of the PN junction formed between the buried layer 23 and the P-type substrate 9 be higher than that of the PN junction formed between the buried layer 23 and the P-type substrate 9.
このような構造において、ダイオードがブレー
クダウンすると、その逆方向電流は、電界が集中
し易いプロフアイルを持つ埋込み層２３の外縁部
で流れ、この部分でホツトキヤリアが発生する。
しかしながら、発生したホツトキヤリアは、拡散
の過程でそのエネルギーを放出するため、素子分
離酸化膜１３の近傍ではその運動エネルギーは小
さくなる。したがつて、ホツトキヤリアは素子分
離酸化膜１３に捕獲されず、また、素子分離酸化
膜１３にサーフエスステイトは形成されず、入力
リークは抑制される。このようなホツトキヤリア
の発生領域を素子分離酸化膜１３の界面から遠ざ
けることによつて、ブレークダウン時のホツトキ
ヤリアの発生によるダイオードの劣化を防止する
ことができるようになる。 In such a structure, when the diode breaks down, the reverse current flows at the outer edge of the buried layer 23, which has a profile where the electric field tends to concentrate, and hot carriers occur in this area.
However, since the generated hot carriers release their energy during the diffusion process, their kinetic energy becomes small in the vicinity of the element isolation oxide film 13. Therefore, hot carriers are not captured by the element isolation oxide film 13, and no surface state is formed in the element isolation oxide film 13, so that input leakage is suppressed. By keeping the region where such hot carriers occur away from the interface of the element isolation oxide film 13, it becomes possible to prevent deterioration of the diode due to the generation of hot carriers during breakdown.
第２図はこの発明の第２の実施例を示すもので
あり、その特徴とするところは、deep拡散層２
１を囲むように不純物濃度の低いN-型のウエル
領域２５を形成したことにある。このような構造
とすることによつて、埋込み層２３とＰ型基板９
とで形成されるPN接合のブレークダウン耐圧
は、deep拡散層２１とＰ型基板９とで形成され
るPN接合のブレークダウン耐圧よりも低くな
る。したがつて、ダイオードのブレークダウンは
前者のPN接合で起こり易くなり、ホツトキヤリ
アの発生領域を素子分離酸化膜１３から遠ざける
ことができ、第１の実施例と同様の効果を得るこ
とができる。 FIG. 2 shows a second embodiment of the present invention, which is characterized by a deep diffusion layer 2.
The reason is that an N - type well region 25 with a low impurity concentration is formed to surround 1. With such a structure, the buried layer 23 and the P-type substrate 9
The breakdown voltage of the PN junction formed by the deep diffusion layer 21 and the P-type substrate 9 is lower than that of the PN junction formed by the deep diffusion layer 21 and the P-type substrate 9. Therefore, breakdown of the diode is more likely to occur at the former PN junction, and the region where hot carriers occur can be kept away from the element isolation oxide film 13, making it possible to obtain the same effect as in the first embodiment.
第３図はこの発明の第３の実施例を示すもので
あり、その特徴とするところは、N++型の押込み
層２１を囲み外縁部に接するように、P+型の埋
込み層２７を形成したことにある。このような構
造にあつても、埋込み層２３とＰ型基板９とで形
成されるPN接合のブレークダウン耐圧は低くな
り、第２の実施例と同様の効果を得ることができ
る。 FIG. 3 shows a third embodiment of the present invention, which is characterized by a P + type buried layer 27 surrounding the N + type buried layer 21 and touching the outer edge thereof. It lies in the fact that it was formed. Even with this structure, the breakdown voltage of the PN junction formed between the buried layer 23 and the P-type substrate 9 is low, and the same effects as in the second embodiment can be obtained.
第４図はこの発明の第４の実施例を示すもので
あり、その特徴とするところは、P+型の埋込み
層２９をN++型の押込み層２３の下部に接するよ
うに形成したことにある。このような構造におい
ても、第２の実施例と同様の効果を得ることがで
きる。 FIG. 4 shows a fourth embodiment of the present invention, and its feature is that a P + type buried layer 29 is formed so as to be in contact with the lower part of an N ++ type buried layer 23. It is in. Even in such a structure, the same effects as in the second embodiment can be obtained.
第５図はこの発明の第５の実施例を示すもので
あり、その特徴とするところは、第１の実施例で
示した構造において、deep拡散層２１を２つの
島状の領域に分離し、一方の領域を入力パツド１
に接続し他方の領域を入力回路３に接続して、入
力保護回路の保護抵抗５の一部あるいはすべて
を、deep拡散層２１と埋込み層２３とで形成し
たことにある。このような構造とすることによ
り、保護抵抗５を例えばポリシリ層で形成したも
ので比べて、このポリシリ層の下に形成される素
子分離酸化膜の破壊を防止することができる。 FIG. 5 shows a fifth embodiment of the present invention, and its feature is that, in the structure shown in the first embodiment, the deep diffusion layer 21 is separated into two island-shaped regions. , enter one area on pad 1
and the other region is connected to the input circuit 3, and a part or all of the protection resistor 5 of the input protection circuit is formed by the deep diffusion layer 21 and the buried layer 23. By adopting such a structure, it is possible to prevent the element isolation oxide film formed under the polysilicon layer from being destroyed, compared to a case where the protective resistor 5 is formed of, for example, a polysilicon layer.
なお、上述したそれぞれの実施例の構造は、そ
れぞれ併用してもよいことは勿論である。 It goes without saying that the structures of the respective embodiments described above may be used in combination.
次に、第２の実施例、第３の実施例及び第５の
実施例を併用した構造の入力保護回路の製造工程
の一例を、第６図Ａ乃至第６図Ｇを参照して説明
する。 Next, an example of the manufacturing process of an input protection circuit having a structure using the second embodiment, the third embodiment, and the fifth embodiment will be explained with reference to FIGS. 6A to 6G. .
まず、アンチモンあるいはヒ素の不純物を、
0.6μm程度のSiO2酸化膜４１をマスクにして、気
相拡散または固相拡散あるいはイオン注入によつ
て、Ｐ型シリコン基板９に導入する（第６図Ａ）。 First, antimony or arsenic impurities are removed.
Using the SiO 2 oxide film 41 of about 0.6 μm as a mask, it is introduced into the P-type silicon substrate 9 by vapor phase diffusion, solid phase diffusion, or ion implantation (FIG. 6A).
次に、酸化膜４１をすべて除去後、900Å程度
の厚さの酸化膜４３を形成する。形成後、上記工
程で不純物を導入した領域の上部を被覆するよう
に、レジスト材４５をパターニングする。そし
て、例えばボロンの不純物を、加速電圧160
（KeV）、ドープ量４×1014（cm-2）でイオン注入
する（第６図Ｂ）。 Next, after removing all of the oxide film 41, an oxide film 43 with a thickness of about 900 Å is formed. After the formation, the resist material 45 is patterned so as to cover the upper part of the region into which impurities have been introduced in the above step. Then, for example, the impurity of boron is accelerated at an acceleration voltage of 160
(KeV) and a doping amount of 4×10 14 (cm -2 ) (FIG. 6B).
次に、酸化膜４３及びレジスト材４５をすべて
除去した後、Ｐ型のエピタキシヤル成長を行なう
ことによつて、Ｐ型基板９にN++型の埋込み層２
３と、この埋込み層２３の周縁部にP+型の押込
み層２７を形成する（第６図Ｃ）。 Next, after removing all the oxide film 43 and resist material 45, an N ++ type buried layer 2 is formed on the P type substrate 9 by performing P type epitaxial growth.
3, and a P + type indentation layer 27 is formed at the periphery of this embedded layer 23 (FIG. 6C).
次に、表面に900Å程度の厚さの酸化膜４７を
形成して、P+型の埋込み層２７の上部の酸化膜
４７を被覆するようにレジスト材４９をパターニ
ングする。その後、不純物として例えばリンを、
ドープ量１×1013（cm-2）でイオン注入する（第
６図Ｄ）。 Next, an oxide film 47 with a thickness of about 900 Å is formed on the surface, and the resist material 49 is patterned to cover the oxide film 47 on the top of the P + type buried layer 27. After that, for example, phosphorus is added as an impurity,
Ions are implanted at a doping amount of 1×10 13 (cm -2 ) (FIG. 6D).
次に、上記工程でイオン注入した領域を、例え
ば温度1100（℃）程度で熱拡散して、N-型のウエ
ル領域３１を形成する。その後、素子分離酸化膜
１３を、選択酸化法によつてウエル領域３１上部
のdeep拡散層２１が形成される領域以外の領域
に形成する（第６図Ｅ）。 Next, the region into which ions were implanted in the above step is thermally diffused at a temperature of about 1100 (° C.), for example, to form an N - type well region 31. Thereafter, an element isolation oxide film 13 is formed by selective oxidation in a region other than the region where the deep diffusion layer 21 is formed above the well region 31 (FIG. 6E).
次に、不純物として例えばリンを、セルフアラ
イン手法によつて上記工程で素子分離酸化膜１３
が形成されていない領域に、加速電圧100
（KeV）、ドープ量５×1015（cm-2）でイオン注入
する。これにより、N+型のdeep拡散層２１を埋
込み層２３に達する深さにそれぞれ形成する（第
６図Ｆ）。 Next, for example, phosphorus is added as an impurity to the element isolation oxide film 13 in the above process using a self-alignment method.
Acceleration voltage 100 is applied to the region where no
(KeV) and a doping amount of 5×10 15 (cm -2 ). As a result, N + type deep diffusion layers 21 are formed at a depth that reaches the buried layer 23 (FIG. 6F).
最後に、SiO2の酸化膜５１を表面に形成した
後、それぞれのdeep拡散層２１に接続されるAl
配線路５３を形成して、第５図に示すように完成
する（第６図Ｇ）。 Finally, after forming an SiO 2 oxide film 51 on the surface, an Al layer connected to each deep diffusion layer 21 is formed.
A wiring path 53 is formed to complete the process as shown in FIG. 5 (FIG. 6G).
このような製造工程は、その工程数が埋込み層
を用いるBi−CMOSの半導体装置の製断工程数
と同等になる。したがつて、この実施例の入力保
護回路は、Bi−CMOS半導体装置の製造工程に
よつて、その工程数を増加させることなく製造で
きるため、Bi−CMOS半導体装置の入力保護回
路として好適である。 The number of steps in such a manufacturing process is equivalent to the number of cutting steps for a Bi-CMOS semiconductor device using a buried layer. Therefore, the input protection circuit of this embodiment can be manufactured by the Bi-CMOS semiconductor device manufacturing process without increasing the number of steps, and is therefore suitable as an input protection circuit for Bi-CMOS semiconductor devices. .
［発明の効果］
以上説明したように、この発明によれば、ダイ
オードのカソード領域を形成する拡散層の下部に
接するように接合のプロフアイルが急峻な埋込み
層を形成したので、ホツトキヤリアの発生領域
を、半導体基板の表面に形成された素子分離領域
から遠ざけることができる。また、拡散層の周囲
に第２導電型で拡散層よりも濃度の低いウエル領
域を形成することにより、上述した効果をより確
実に得ることが可能となる。これらにより、ホツ
トキヤリアによる入力リークを抑制して、入力保
護回路を構成するダイオードの特性劣化を防止す
ることができる。[Effects of the Invention] As explained above, according to the present invention, a buried layer with a steep junction profile is formed so as to be in contact with the lower part of the diffusion layer forming the cathode region of the diode, so that the hot carrier generation region is reduced. can be kept away from the element isolation region formed on the surface of the semiconductor substrate. Further, by forming a well region of the second conductivity type and lower concentration than the diffusion layer around the diffusion layer, the above-mentioned effects can be more reliably obtained. As a result, input leakage due to hot carriers can be suppressed and deterioration of characteristics of diodes constituting the input protection circuit can be prevented.
第１図はこの発明の第１の実施例に係る半導体
装置の入力保護回路の構造を示す断面図、第２図
はこの発明の第２の実施例に係る半導体装置の入
力保護回路の構造を示す断面図、第３図はこの発
明の第３の実施例に係る半導体装置の入力保護回
路の構造を示す断面図、第４図はこの発明の第４
の実施例に係る半導体装置の入力保護回路の構造
を示す断面図、第５図はこの発明の第５の実施例
に係る半導体装置の入力保護回路の構造を示す断
面図、第６図Ａ乃至同図Ｇはこの発明の第２の実
施例、第３の実施例及び第５の実施例を併用した
構造の製造工程を示す断面図、第７図は半導体装
置の入力保護回路の一従来構成を示す回路図、第
８図は第７図に示した入力保護回路の一従来構造
を示す断面図である。
（図の主要な部分を表わす符号の説明）１…入
力パツド、５…保護抵抗、９…Ｐ型基板、１３…
素子分離酸化膜、２１…deep拡散層、２３…埋
込み層。
FIG. 1 is a sectional view showing the structure of an input protection circuit for a semiconductor device according to a first embodiment of the invention, and FIG. 2 shows a structure of an input protection circuit for a semiconductor device according to a second embodiment of the invention. FIG. 3 is a cross-sectional view showing the structure of an input protection circuit for a semiconductor device according to a third embodiment of the present invention, and FIG. 4 is a fourth embodiment of the present invention.
FIG. 5 is a cross-sectional view showing the structure of an input protection circuit of a semiconductor device according to a fifth embodiment of the present invention, and FIGS. Figure G is a sectional view showing the manufacturing process of a structure using the second embodiment, third embodiment, and fifth embodiment of the present invention, and FIG. 7 is a conventional configuration of an input protection circuit for a semiconductor device. FIG. 8 is a sectional view showing a conventional structure of the input protection circuit shown in FIG. (Explanation of symbols representing main parts in the diagram) 1...Input pad, 5...Protection resistor, 9...P-type board, 13...
Element isolation oxide film, 21...deep diffusion layer, 23...buried layer.
Claims (1)
に緩やかな拡散プロフアイルで形成された第２導
電型の拡散層と、この拡散層の下部に接するよう
に前記半導体基板に埋込まれ接合のプロフアイル
が前記拡散層のプロフアイルより急峻な第２導電
型の埋込み層と、前記拡散層の周囲にこの拡散層
より不純物濃度が低く形成された第２導電型のウ
エル領域とによつて形成されたダイオードと、 入力パツドと入力回路との間に接続された抵抗
と を有することを特徴とする半導体装置の入力保護
回路。[Scope of Claims] 1. A semiconductor substrate of a first conductivity type, a diffusion layer of a second conductivity type formed on the semiconductor substrate with a gentle diffusion profile, and the semiconductor substrate in contact with a lower part of the diffusion layer. a second conductivity type buried layer whose junction profile is steeper than that of the diffusion layer; and a second conductivity type well formed around the diffusion layer and having an impurity concentration lower than that of the diffusion layer. 1. An input protection circuit for a semiconductor device, comprising: a diode formed by a region; and a resistor connected between an input pad and an input circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62015164A JPS63184359A (en) | 1987-01-27 | 1987-01-27 | Input protective circuit of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62015164A JPS63184359A (en) | 1987-01-27 | 1987-01-27 | Input protective circuit of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63184359A JPS63184359A (en) | 1988-07-29 |
| JPH0413865B2 true JPH0413865B2 (en) | 1992-03-11 |
Family
ID=11881160
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62015164A Granted JPS63184359A (en) | 1987-01-27 | 1987-01-27 | Input protective circuit of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63184359A (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6206058B2 (en) * | 2013-10-02 | 2017-10-04 | サンケン電気株式会社 | Semiconductor device |
Citations (7)
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| JPS5085284A (en) * | 1973-11-29 | 1975-07-09 | ||
| JPS53145578A (en) * | 1977-05-25 | 1978-12-18 | Nec Corp | Diode varister |
| JPS5541770A (en) * | 1978-09-19 | 1980-03-24 | Nec Corp | Zener diode |
| JPS55103773A (en) * | 1979-02-05 | 1980-08-08 | Nec Corp | Semiconductor device |
| JPS5785266A (en) * | 1980-11-17 | 1982-05-27 | Toshiba Corp | Zener diode |
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| JPS60249375A (en) * | 1984-05-09 | 1985-12-10 | アナログ デバイセス インコーポレーテツド | Ion implanting method for forming ic wafer having buried zener diode and ic structure formed by same method |
-
1987
- 1987-01-27 JP JP62015164A patent/JPS63184359A/en active Granted
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Also Published As
| Publication number | Publication date |
|---|---|
| JPS63184359A (en) | 1988-07-29 |
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