JPH0413847Y2 - - Google Patents
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- JPH0413847Y2 JPH0413847Y2 JP1981184196U JP18419681U JPH0413847Y2 JP H0413847 Y2 JPH0413847 Y2 JP H0413847Y2 JP 1981184196 U JP1981184196 U JP 1981184196U JP 18419681 U JP18419681 U JP 18419681U JP H0413847 Y2 JPH0413847 Y2 JP H0413847Y2
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- signal
- data
- frequency division
- address signal
- counter
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- Expired
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- 238000010586 diagram Methods 0.000 description 3
- 101100524645 Toxoplasma gondii ROM5 gene Proteins 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000010355 oscillation Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
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- Inverter Devices (AREA)
- Recording Measured Values (AREA)
- Devices For Supply Of Signal Current (AREA)
- Control Of Ac Motors In General (AREA)
Description
【考案の詳細な説明】
本考案は交流信号発生器に係り、クロツクパル
スを分周するカウンタの分周比を可変制御して正
弦波信号等の交流信号の周波数を適宜可変し得、
しかも、発生に用いるメモリの容量を少なく構成
し得る交流信号発生器を提供することを目的とす
る。[Detailed Description of the Invention] The present invention relates to an alternating current signal generator, in which the frequency of an alternating current signal such as a sine wave signal can be varied as appropriate by variably controlling the frequency division ratio of a counter that divides a clock pulse.
Moreover, it is an object of the present invention to provide an AC signal generator that can be constructed with a reduced memory capacity used for generation.
第１図は本考案になる交流信号発生器の一実施
例のブロツク系統図を示す。同図において、クロ
ツク信号発生器１からとり出された数ＭHzのクロ
ツク信号はカウンタ２，３にて分周された後アツ
プダウンカウンタ４に供給され、ここで８ビツト
のアドレス信号とされて、リード・オンリ・メモ
リ（ROM）５及びコンパレータ８に供給され
る。カウンタ２，３は中央処理制御装置（CPU）
７からの制御信号によりその夫々の分周比を可変
される構成とされている。これにより、カウンタ
４からのアドレス信号の出力速度はこの分周比に
比例する。 FIG. 1 shows a block system diagram of an embodiment of the AC signal generator according to the present invention. In the figure, a several MHz clock signal taken out from a clock signal generator 1 is frequency-divided by counters 2 and 3 and then supplied to an up-down counter 4, where it is converted into an 8-bit address signal. The signal is supplied to a read-only memory (ROM) 5 and a comparator 8. Counters 2 and 3 are central processing control units (CPU)
The configuration is such that the respective frequency division ratios can be varied by control signals from 7. As a result, the output speed of the address signal from the counter 4 is proportional to this frequency division ratio.
ROM５には求める正弦波信号（数10Hz〜数ｋ
Hz）の細分化された夫々異なるレベルに対応して
設定された第２図に示す如き８ビツトのデータ
D0，D1，…DNが1/2周期分予めメモリされてい
る。このデータは、正弦波信号の振幅の中心値に
応じたデータで始まり（電圧1/2Vcc）、電圧＋Vcc
方向に増加して電圧＋Vccに至ると零Ｖとなり、
ここから電圧1/2Vcc方向に増加して振幅の中央値
に応じたデータで終るデータにて構成されてお
り、カウンタ４からのアドレス信号に夫々対応し
ている。 ROM5 contains the desired sine wave signal (several 10 Hz to several kilograms)
8-bit data as shown in Figure 2, set corresponding to each subdivided level (Hz).
D 0 , D 1 , . . . DN are stored in advance for 1/2 cycle. This data starts with data corresponding to the center value of the amplitude of the sine wave signal (voltage 1/2V cc ), and starts with data corresponding to the center value of the amplitude of the sine wave signal (voltage +V cc) .
When the voltage increases in the direction and reaches +V cc , it becomes zero V,
It consists of data that increases from there in the voltage 1/2V cc direction and ends with data corresponding to the median value of the amplitude, and corresponds to the address signal from the counter 4, respectively.
アツプダウンカウンタ４からのアドレス信号Ａ
はコンパレータ８に供給されてここにおいて設定
されている閾値アドレス信号AXと比較され、カ
ウンタ４は、アドレス信号Ａがアドレス信号AX
に達していない期間アツプモード、アドレス信号
Ａがアドレス信号AXに達した後正弦波信号の1/2
周期経過する迄の期間ダウンモード、その後1/2
周期の期間再びアツプモードを繰返される。
ROM５からはカウンタ４のモードに応じてその
データがとり出され、Ｄ／Ａ変換器６に供給され
てここでＤ／Ａ変換される。この場合、ROM５
からのデータの読出し速度はカウンタ４からのア
ドレス信号の出力周期（即ち、カウンタ２，３の
分周比）に比例する。 Address signal A from up-down counter 4
is supplied to the comparator 8 and compared with the threshold address signal A
1/2 of the sine wave signal after address signal A reaches address signal A
Down mode for a period of time until the cycle elapses, then 1/2
Up mode is repeated again for the duration of the cycle.
The data is taken out from the ROM 5 according to the mode of the counter 4, and is supplied to the D/A converter 6 where it is D/A converted. In this case, ROM5
The speed at which data is read from the counter 4 is proportional to the output cycle of the address signal from the counter 4 (ie, the frequency division ratio of the counters 2 and 3).
第２図に示す如く、アツプモードにおいて、正
弦波信号のレベル変化Daに対応したROM５から
のデータに応じて電圧1/2Vccから電圧＋Vcc方向
に増加する電圧（Daと同じ）がとり出され、ア
ドレス信号Ａが閾値アドレス信号AXになつてカ
ウンタ４がダウンモードになると、これ以後、レ
ベル変化Daに対応したROM５からのデータに応
じて電圧＋Vccから電圧1/2Vcc方向に減少する電
圧Db′及びレベル変化Dbに対応したデータに応じ
て電圧1/2Vccから零Ｖ方向に減少する電圧Da′が
とり出される。ダウンモードになつてから正弦波
信号の1/2周期分が経過すると再びアツプモード
になり、レベル変化Dbに対応したデータに応じ
て零レベルから電圧1/2Vcc方向に増加する電圧
Db″及びレベル変化Daに対応したデータに応じて
電圧1/2Vccから電圧＋Vcc方向に増加する電圧
Da″がとり出される。以後同様に繰返されて電圧
がとり出される。この電圧はDC成分除去回路９
にて零レベルを中心にしてレベル1/2Vcc，−1/2
Vccに最大振幅をもつ正弦波信号とされ、出力端
子１０よりとり出される。端子１０よりとり出さ
れた信号は、その時間軸方向に対するレベルの変
化はカウンタ２，３の分周比で決定され、従つ
て、CPU７による制御により出力信号の周波数
が可変される。 As shown in Figure 2, in the up mode, the voltage (same as D a ) increases from voltage 1/2 V cc to voltage +V cc in response to data from the ROM 5 corresponding to the level change D a of the sine wave signal. When the address signal A becomes the threshold address signal A A voltage D a ' that decreases in the direction of zero V is extracted from the voltage 1/2 V cc in accordance with data corresponding to the voltage D b ' that decreases in the direction and the level change D b . When 1/2 period of the sine wave signal has passed after entering the down mode, the up mode is entered again, and the voltage increases from zero level to 1/2 V cc in accordance with the data corresponding to the level change D b .
The voltage increases from voltage 1/2V cc to voltage +V cc according to the data corresponding to D b ″ and level change D a
D a ″ is taken out. After that, the same way is repeated and the voltage is taken out. This voltage is sent to the DC component removal circuit 9.
Level 1/2V cc centered around the zero level at , -1/2
The signal is a sine wave signal having a maximum amplitude at Vcc , and is taken out from the output terminal 10. The change in level of the signal taken out from the terminal 10 in the time axis direction is determined by the frequency division ratio of the counters 2 and 3, and therefore the frequency of the output signal is varied under control by the CPU 7.
なお、ROM５のデータは第２図に示す構成の
他、第３図に示す如く、正弦波信号の零Ｖに応じ
たデータで始まり、電圧1/2Vccを経て電圧＋Vcc
方向に増加して電圧＋Vccで終る1/2周期のデータ
D0′，D1′，…，DN′で構成してもよい。この場
合、正弦波信号の電圧1/2Vccに対応したデータか
らアツプモードにて動作開始し、電圧＋Vccに至
つた時点（カウンタ４からのアドレス信号Ａが閾
値アドレス信号AX′に一致した時点）でダウンモ
ードに移行し、1/2周期分経過した時点で再びア
ツプモードになる動作が繰返される。 In addition to the configuration shown in FIG. 2, the data in the ROM 5 starts with data corresponding to zero V of the sine wave signal, passes through voltage 1/2V cc , and then increases to voltage +V cc as shown in FIG.
1/2 period of data increasing in the direction and ending at voltage +V cc
It may be composed of D 0 ′, D 1 ′, ..., D N ′. In this case, operation starts in up mode from data corresponding to voltage 1/2V cc of the sine wave signal, and when the voltage reaches +V cc (address signal A from counter 4 matches threshold address signal A The operation is repeated by shifting to down mode at a certain point in time) and switching to up mode again after 1/2 cycle has elapsed.
なお、上記実施例は正弦波を以て説明したが、
他の波形例えばcos2波など対称性をもつものであ
れば全て適用でき、更に、正弦波の如き単一周波
数の他に複数の正弦波等を合成した波形、例えば
ワーブルトーン等にも全て適用できる。 Although the above embodiment was explained using a sine wave,
It can be applied to all waveforms that have symmetry, such as cos 2 waves, and can also be applied to waveforms that combine multiple sine waves, etc., such as warble tones, in addition to single frequency waves such as sine waves. .
又、コンパレータはゲート回路を用いた論理回
路でもよく、ROMはRAM又は電気的に消去制
御できるROMでもよく、この場合、CPUから波
形を指定できる。 Further, the comparator may be a logic circuit using a gate circuit, and the ROM may be a RAM or a ROM whose erasure can be controlled electrically. In this case, the waveform can be specified by the CPU.
本考案になる交流信号発生器は前記の如く構成
したので例えばマイクロコンピユータのCPU等
のデジタル制御装置からのデジタル制御信号によ
りカウンタの分周比を可変するだけでメモリから
のデータの読出し速度を可変して交流信号の周波
数を種々可変でき、この場合、データのビツト数
を多く設定する程高精度即ち低歪率のアナログ信
号を得ることができ、マイクロコンピユータ等の
簡単な制御で信号処理でき、正確な発振周波数が
瞬時に得られ、又、メモリ回路には交流信号の1/
２周期分のデータを収納しておくだけでよいので
容量の小さいROMで済み、データは1/2Vccを中
心にレベル変化させて、常に負にはならない値と
しているので、符号反転データの発生を不要にし
得、従つて特殊なＤ／Ａ変換器を用いる必要もな
いので安価に構成できる等の、優れた特長を有す
る。 Since the AC signal generator of the present invention is constructed as described above, the reading speed of data from the memory can be varied simply by varying the frequency division ratio of the counter using a digital control signal from a digital control device such as the CPU of a microcomputer. The frequency of the AC signal can be varied in various ways, and in this case, the higher the number of data bits is set, the higher the precision, that is, the lower the distortion rate, the analog signal can be obtained, and the signal can be processed with simple control using a microcomputer, Accurate oscillation frequency can be obtained instantaneously, and 1/1/2 of AC signal is stored in the memory circuit.
Since it is only necessary to store data for two cycles, a small ROM is required.The data level is changed around 1/2V cc , and the value is always non-negative, so sign-inverted data can be generated. It has excellent features such as being able to be constructed at low cost since there is no need to use a special D/A converter.
第１図は本考案信号発生器の一実施例のブロツ
ク系統図、第２図は正弦波信号とデータとの関係
を示す図である。
１……クロツク信号発生器、２，３……分周用
カウンタ、４……アツプダウンカウンタ、５……
リード・オンリ・メモリ、６……Ｄ／Ａ変換器、
７……中央処理制御装置、８……コンパレータ、
９……DC成分除去回路、１０……出力端子。
FIG. 1 is a block system diagram of an embodiment of the signal generator of the present invention, and FIG. 2 is a diagram showing the relationship between a sine wave signal and data. 1... Clock signal generator, 2, 3... Frequency division counter, 4... Up/down counter, 5...
Read-only memory, 6...D/A converter,
7...Central processing control unit, 8...Comparator,
9...DC component removal circuit, 10...Output terminal.
Claims (1)
と、 該クロツクパルスを供給され、外部からの制御
信号にて分周比を可変されて該制御信号に応じた
分周比でクロツクパルスを分周する分周用カウン
タと、 該分周用カウンタの出力を供給されて上記分周
比に応じた速度でアドレス信号を出力するアツプ
ダウンカウンタと、 該アツプダウンカウンタからのアドレス信号
を、求める交流信号の最大値及び最小値に対応し
て、予め設定されている基準アドレス信号と比較
してこれらが一致したときに上記アツプダウンカ
ウンタのモードを反転する制御回路と、 上記交流信号の中央値から最大値までの1/4周
期分のデータと最小値から中央値までの1/4周期
分のデータとが上記アドレス信号に対応してデイ
ジタルデータとして記憶されており、該アドレス
信号の出力速度に応じた速度で上記データを時系
列的に繰返し取出すメモリ回路と、 該メモリ回路からのデータをＤ／Ａ変換する
Ｄ／Ａ変換器と、 該Ｄ／Ａ変換器の出力信号中の直流成分を除去
して交流信号を得るDC成分除去回路とよりなり、 上記メモリ回路は該交流信号の振幅の中央値に
応じたデータから読出し開始するよう構成したこ
とを特徴とする交流信号発生器。[Claims for Utility Model Registration] A clock signal generator that generates clock pulses; and a clock signal generator that is supplied with the clock pulses, whose frequency division ratio is varied by an external control signal, and which generates clock pulses at a frequency division ratio that corresponds to the control signal. A frequency division counter that divides the frequency, an up-down counter that is supplied with the output of the frequency division counter and outputs an address signal at a speed according to the frequency division ratio, and an address signal from the up-down counter. a control circuit that compares the maximum and minimum values of the AC signal with a preset reference address signal and inverts the mode of the up-down counter when they match; and the median value of the AC signal. The data for 1/4 cycle from the maximum value to the maximum value and the data for 1/4 cycle from the minimum value to the median value are stored as digital data corresponding to the above address signal, and the output speed of the address signal a memory circuit that repeatedly retrieves the data in time series at a speed corresponding to the data; a D/A converter that converts the data from the memory circuit into a D/A converter; and a DC component in the output signal of the D/A converter. An alternating current signal generator comprising: a DC component removal circuit which obtains an alternating current signal by removing the alternating current signal, wherein the memory circuit is configured to start reading data from data corresponding to a median value of the amplitude of the alternating current signal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18419681U JPS5888410U (en) | 1981-12-10 | 1981-12-10 | AC signal generator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18419681U JPS5888410U (en) | 1981-12-10 | 1981-12-10 | AC signal generator |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5888410U JPS5888410U (en) | 1983-06-15 |
| JPH0413847Y2 true JPH0413847Y2 (en) | 1992-03-30 |
Family
ID=29984144
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18419681U Granted JPS5888410U (en) | 1981-12-10 | 1981-12-10 | AC signal generator |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5888410U (en) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4982215A (en) * | 1972-12-11 | 1974-08-08 |
-
1981
- 1981-12-10 JP JP18419681U patent/JPS5888410U/en active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4982215A (en) * | 1972-12-11 | 1974-08-08 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5888410U (en) | 1983-06-15 |
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