JPH0413300A

JPH0413300A - 半導体記憶装置

Info

Publication number: JPH0413300A
Application number: JP2112314A
Authority: JP
Inventors: Yoshinobu Komagata; 駒形　善信
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1990-04-28
Filing date: 1990-04-28
Publication date: 1992-01-17

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔概要〕半導体記憶装置に関し、試験用データの書き込みも高速化して、機能試験を高速
化できる半導体記憶装置を提供することを目的とし、行と列によりアドレス指定されるメモリセルマトリクス
と、アドレス信号に応じて前記メモリセルマトリクスの
行のうち１行を選択する行デコーダと、アドレス信号に
応じて前記メモリセルマトリクスの列のうち１列を選択
する列デコーダと、選択した行および列に対応するメモ
リセルのデータの書き込み／読み出しを制御するデータ
制御回路とを有し、前記データ制御回路は、テストモー
ドのとき、書き込み指示信号によってメモリセルマトリ
クスの特定の１行に書き込まれた１行分全てのデータを
行デコーダにより選択された他の行に転送する転送手段
と、読出し指示信号によって読み出されたメモリセルマ
トリクスの１行分のデータが前記特定の１行のデータと
一致するか否かを検出する比較手段と、から構成する。

また、前記半導体記憶装置において、前記列デコーダは
、すべての列を選択できる列選択手段とを有し、前記デ
ータ制御回路は、テストモードのとき、列選択手段によ
りメモリセルマトリクスの特定の１行及び他の１行のす
べてに書き込まれた同一データを、前記特定の１行のデ
ータを前記他の１行のデータとが一致するか否かを前記
比較手段で比較することを特徴とする。

〔産業上の利用分野〕

本発明は、半導体記憶装置に係り、詳しくは、機能試験
を高速化可能な半導体記憶装置に関する。

／−１−リＬＳＩは、メモリセルとその周辺回路が同一
チップに搭載されている。メモリＬＳＩの試験では、こ
れらの回路動作を試験する機能試験が最も重要な位置を
占めており、種々の試験パターンが用いられる。

〔従来の技術〕

従来の半導体記憶装置、例えばＲＡＭの試験を行う場合
、ＲＡＭ専用のパターン発生器によりアドレス、書き込
みデータ、書き込み／読み出し信号などの入カバターン
と出力期待値パターンとからなる試験パターンを発生し
、実行している。

例えば、２５６ＫｘｌビツトのＲＡＭの場合、すべての
メモリセルが０”と１”を保持できることを確認するた
めには、“０″の書き込みを２５６に回、“１”の書き
込みを２５６に回、“０”の読み出しを２５６に回、１
”の読み出しを２５６に回行っている。

〔発明が解決しようとする課題〕

しかしながら、このような従来の半導体記憶装置にあっ
ては、大容量ＲＡＭの試験を行う場合、すべてのメモリ
セルが０”と１”を保持できることを確認するためには
、“０”と１″の書き込みおよび読み出しをメモリセル
分だけ行う必要があり、試験に多くの時間がかかるとい
うという問題点があった。

一方、これに関連する従来技術として、例えば特開昭５
９−２０７４７７号公報に記載の半導体記憶装置がある
。この装置では、外部から与えられたビットパターンと
同一のビットパターンのデータが内部にあるか否かを検
出し、その結果を出力できるようにしている。しかし、
この装置はあくまでも指定の値が書き込まれているか否
かを高速に確認するもので、メモリセルマトリクス１行
分の値を一度に基準データと比較する方法である。この
公報ではＤＲＡＭの実施例を示しているが、ＤＲＡＭの
通常の書き込みは１行を読み出した後、その内の１列だ
けを変更し、元の行へ書き込むという手順で行う。この
場合、あくまでも１回のアクセスで変更されるのは、１
ビツトのみであり、ＤＲＡＭの書き込みに際して１行分
のデータを同時に書き込むことができるものではない、
したがって、データの読み出しに対して有効であるだけ
で、データの書き込みを高速化できるものではない。

また、特開昭５９−８２６９５号公報に記載のものもあ
るが、これも記憶データの検索を容易に行うことを目的
としたもので、同様の技術である。したがって、何れも
単にデータ検索用に考案されたもので、特に試験用デー
タの書き込みの高速化は全く実現できない。

そこで本発明は、試験用データの書き込みも高速化して
、機能試験を高速化できる半導体記憶装置を提供するこ
とを目的としている。

〔課題を解決するための手段〕本発明による半導体記憶装置は上記目的達成のため、請
求項１記載の発明では、行と列によりアドレス指定され
るメモリセルマトリクスと、アドレス信号に応じて前記
メモリセルマトリクスの行のうち１行を選択する行デコ
ーダと、アドレス信号に応じて前記メモリセルマトリク
スの列のうち１列を選択する列デコーダと、選択した行
および列に対応するメモリセルのデータの書き込み／読
み出しを制御するデータ制御回路とを有し、前記データ
制御回路は、テストモードのとき、書き込み指示信号に
よってメモリセルマトリクスの特定の１行に書き込まれ
た１行分全てのデータを行デコーダにより選択された他
の行に転送する転送手段と、読出し指示信号によって読
み出されたメモリセルマトリクスの１行分のデータが前
記特定の１行のデータと一致するか否かを検出する比較
手段と、から構成する。

また、請求項２記載の発明では、前記半導体記憶装置に
おいて、前記列デコーダは、すべての列を選択できる選
択手段とを有し、前記データ制御回路は、テストモード
のとき、列選択手段によりメモリセルマトリクスの特定
の１行及び他の１行のすべてに書き込まれた同一データ
を、前記特定の１行のデータを前記他の１行のデータと
が一致するか否かを前記比較手段で比較することをＶｆ
徴としている。

〔作用〕

請求項１記載の発明では、試験の際、すべての列がテス
トモードに設定され、試験データ書き込み時はメモリセ
ルマトリクスの特定の１行に書き込まれた試験データが
他の行に転送される。また、試験データ読み出し時はビ
ット線に読み出されたメモリセルマトリクスの１行分の
データが前記特定の１行のデータと一致するが否がか検
出され、その結果が出力される。

したがって、メモリセルマトリクスの１行分のデータを
一度に書き込んだ後、１行分のデータ比較を一度に行う
ことができ、試験時間が大幅に短縮して試験を高速化で
きる。

請求項２記載の発明では、試験の際、すべての列がテス
トモードに設定され、試験データ書き込み時はメモリセ
ルマトリクス１行すべてに同じ試験データが書き込まれ
る。また、試験データ読み出し時はビット線に読み出さ
れたメモリセルマトリクスの１行分のデータがすべて“
０”であるがまたは“ｌ”であるかが検出され、その結
果が出力される。

したがって、試験時間が大幅に短縮することに加えて、
試験用データを書き込むときに、入力したデータが指定
された行のすべての桁に同時に書き込まれるため、特に
試験の効率がよい。

〔実施例〕

以下、本発明を図面に基づいて説明する。

第１〜５図は本発明に係る半導体記憶装置の第１実施例
を示す図であり、ＲＡＭに適用した例である。

第１図はＲＡＭの全体構成図であり、この図において、
１〜４は行と列によりアドレス指定されるメモリセルマ
トリクス、５．６はアドレス信号に応して前記メモリセ
ルマトリクス１〜４の行のうちの１行を選択する行デコ
ーダ、７はアドレス信号に応じて前記メモリセルマトリ
クス１〜４の列のうちの１列を選択する列デコーダでセ
レクタを含むものである。ＲＡＭを構成するメモリセル
マトリクス１〜４は、チップの縦横比の調節やアクセス
時間の高速化のために適当に分割されており、本実施例
では２５６ＫＸ１のＲＡＭで４分割した例を示している
。この場合、行デコーダ５．６は行アドレスＡＩＯ〜Ａ
１７をデコードして２５６行の内の１行を選択し、列デ
コーダ７は列アドレスＡＯ−Ａ９をデコードして１行−
ＩＫと、ト中のｌビットを選択し、データの入出力を行
う。この内のある１ブロツクを示したのが第２図である
。１ブロツクは２５６　Ｘ２５６のメモリセルマトリク
スで構成される。

第２図に示す１ブロツクの具体的回路は第３図のように
示される。同図において、メモリセルマトリクス１は行
方向に行１〜行２５６で表されるワード線Ｗ１〜Ｗ２５
６および列方向にビット線Ｂ１〜８２５６と８１〜８２
５６がある。

ある１つの列ｊについて詳細な回路を説明すると、Ｍ　
１　、　　ｊ　−Ｍ２５６．　ｊ　　（ただし、ｊ　　
＝２５６）はメモリセル、Ｃ，Ａ　１　、　　ｊ　−Ｇ
Ａ２５６．　ｊおよびＧＢＩ。

ｊ　−Ｃｙ　Ｂ２５６．　ｊはトランスファゲートであ
り、これらは２５６個存在しているが、図中では必要部
分だけ描いている。１４はセンスアンプ、１５．１６は
ゲート、１７．１８はインバータ、１９はエクスクル−
シブオアゲート、２０は出力バッファ、２１はトランジ
スタである。また、Ｂｊ、Ｂｊはビット線、Ｃｊはゲー
ト１５の出力線、Ｄｊはセンスアンプ１４の出力線、Ｇ
ｌ　ｊ、Ｇ２　ｊはトランスファゲート、Ｓｌｊ、Ｓ２
ｊはセレクタ、ＤＩＯはデータ線である。信号を説明す
ると、ＷＥはライトイネーブル信号、ＲＥはリードイネ
−フル信号、Ｔ　Ｅ　Ｓ　Ｔ　ハチスト信号である。ま
た、上記において、各列１〜２５６のセンスアンプ１４
を含む以降の部分（センスア〉・ブより図中下側の部分
）は、トランジスタ２１とともに全体としてデータ制御
回路２２を構成している。

転送手段及び比較手段としての列デコーダ７について詳
細な回路は第４図のように示され、列デコーダ７は列ア
ドレスＡ　Ｏ−Ａ　７の内の２ビ・ントずつが人力する
４つのデコーダ３１〜３４、ナントゲート３５〜４０、
インバータ４１およびアンドゲート４２１〜４２−ｊ、
４３−１〜４３−ｊ　（ただし、ｊ　＝２５６）により
構成される。デコーダ３１は第５図に示すように２ビ、
トを４ビツトに変換してデコードするもので、インバー
タ５１．５２およびアンドゲート５３〜５６により構成
され、２ビツトの入力データＸＯ，ＸＩを４ビツトの出
力データ３０−５３に変換して出力する。他のデコーダ
３２〜３４にっしても同様である。

デコーダ３１〜３４の出力はナントゲート３５〜３７に
よりまとめられてナンド論理が取られてナントゲート３
８〜４０の一方の入力端子に入力される。ナントゲート
３８〜４０の他方の入力端子にはインバータ４１を介し
てＴＥＳＴ信号が入力されており、ＴＥＳＴ信号がアク
ティブ（ＴＥＳＴ＝１）のとき、ナントゲート３５〜３
７の出力レベルにかかわらずナントゲート３８〜４０の
出力は“１”となる。したがって、そのときのライトイ
ネーブル信号ＷＥおよびリードイネーブル信号ＲＥに対
応するレベルの信号がアンドゲート４２−１〜４２−ｊ
、４３−１〜４３−ｊからそれぞれ出力される。ナント
ゲート３５〜４０はすべての列を選択できる列選択手段
を構成する。すなわち、ＴＥＳＴ信号がアクティブにな
ると、ライトイネーブル信号ＷＥｉ（ｉ＝１〜２５６）
およびリードイネーブル信号ＲＥｉが全て１”になり、
試験書き込みおよび試験読み出しの状態となる。

次に、作用を説明する。

通常の動作と試験時の動作とに分け、第３図の回路を基
本として順次説明する。

」席」Ｌｂとへ通常書き込みはＴＥＳＴ信号をＴＥＳＴ＝Ｏとし、かつ
ライトイネーブル信号ＷＥ＠ＷＥ＝１として実行する。

書き込むべきをデータ線ＤｒＯに人力し、アドレス信号
を入力すると、行デコーダ５は行アドレスで指定された
１行（行ｉ）を選択し、その行に対応するワード線Ｗｉ
に“１″を出力する。これにより、ワード線Ｗｉにおけ
るトランスファゲートＣＡｉ、ｊ、ＣＢｉ、ｊが開く。

列デコーダ７は列アドレスで指定された１列（列Ｊ）を
選択し、その列に対応するデコード出力ＷＥｊに“１′
′を出力する。ＷＥ　ｊ　＝　ｌになると、トランスフ
ァゲートＣ１ｊ、０２　ｊがオンになる。

一方、セレクタＳｌｊ、Ｓ２ｊはＴＥＳＴ＝Ｏのときに
データ線ＤＩＯを選択する。これにより、書き込みデー
タはデータ線ＤＩＯからセレクタＳ１ｊ、トランスファ
ゲートＧｌｊ、Ｃ２ｊを通過してビット線Ｂｊ、Ｂ了に
出力される。なお、このとき、ゲート１６および、イン
バータ１８により書き込みデータは一方が反転してビッ
ト線Ｂｊ、Ｂ丁に出力される。ビット線Ｂｊ、Ｂｊ上の
データは行デコーダ５で選択されたメモリセルＭｉ、ｊ
に取り込まれる。以上の動作によりｉ行ｊ列のメモリセ
ルにデータが書き込まれる。

１常Ｈ立土旦通常読み出しはＴＥＳＴ信号をＴＥＳＴ＝Ｏとし、かつ
リードイネーブル信号ＲＥをＲＥ＝１として実行する。

行デコーダ５は行アドレスで指定された１行（行ｉ）を
選択し、その行に対応するワード線Ｗｉに“１”を出力
する。これにより、ワード線Ｗ−ｉにおけるトランスフ
ァゲートＧＡｉ。

ｊ、ＣＢ　ｉ＋　　Ｊが開き、選択された行のデータは
すべてのビット線Ｂｋ、Ｂｋ　（ただし、ｋ＝１〜２５
６）に読み出される。ビット線Ｂｋ、丁Ｔ上に読み出さ
れたデータはセンスアンプ１４で増幅され、セレクタＳ
２ｊを通過する。セレクタＳ２ｊはＴＥＳＴ＝Ｏのとき
はセンスアンプ１４の出力を選択する。一方、列デコー
ダ７は列アドレスで指定された１列（列ｊ）を選択し、
その列に対応するデコード出力ＲＥｊに＃１１＋を出力
する。ＲＥｊ＝１になることで、出力バッファ２０がオ
ンになり、セレクタＳ２ｊの出力値がデータ線ＤＩＯに
出力される。ただし、データ線ＤＩＯは予めプリチャー
ジされている。以上の動作によりｉ行ｊ列のメモリセル
の値がデータ線ＤＩＯに読み出される。

跋豆ｌｌ込み試験書き込みはＴＥＳＴ信号をＴＥＳＴ＝１とし、かつ
ライトイネーブル信号ＷＥをＷＥ＝１として実行する。

このときに行２５６のデータを行アドレスで選択した行
へ転送する。行デコーダ５は行アドレスで指定された１
行（行ｉ）を選択し、その行に対応するワード線Ｗｉに
“１”を出力する。一方、行２５６のデータはゲート１
５の出力線Ｃｊに出力されている。セレクタＳｌｊはＴ
ＥＳＴ＝１のときにはゲート１５の出力線Ｃｊを選択す
る。

列デコーダ７は列アドレスを無視し、すべてのデコード
出力ＷＥｊ（ただし、ｊ＝１〜２５６）に“１”を出力
する。ＷＥ　ｊ＝１になることで、トランスファゲート
ＣＩ　Ｌ　Ｇ２　ｊがオンになり、各列の行２５６のデ
ータがセレクタＳｌｊ経由でピッ）＆ＳＢｊ、Ｂｊに出
力され、行ｉのすべてのメモリセルへ書き込まれる。以
上の動作により行２５６のデータが行ｉへ転送される。

藍豆孟立土ρ 試験読み出しはＴＥＳＴ信号をＴＥＳＴ＝１とし、かつ
リードイネーブル信号ＲＥをＲＥ＝１として実行する。

このときに行２５６のデータと行アドレスで選択した行
のデータとの比較を行い、比較結果を出力する。行デコ
ーダ５は行アドレスで指定された１行（行ｉ）を選択し
、その行に対応するワード線Ｗｉに“１”を出力する。

選択された行のデータはすべてのビット線Ｂｊ、Ｂｊ　
（ただし、ｊ＝１〜２５６）に読み出される。ビット線
Ｂｊ、Ｂｊ上に読み出されたデータはセンスアンプ１４
で増幅され、その出力線Ｄｊに出力される。

一方、行２５６のデータはゲート１５の出力線Ｃｊに出
力されている。出力線ＣｊとＤｊのデータはエクスクル
−シブオアゲート１９によりエクスクル−シブオア論理
が取られ、比較結果としてセレクタＳ２ｊによって選択
され、出力バッファ２０経出でデータ線ＤＩＯに出力さ
れる。この比較結果としては上記両者が一致したときに
“１”が出力される。

列デコーダ７はＴＥＳＴ＝１となることにより、列アド
レスを無視してすべてのデコード出力Ｒ，Ｅｊ（ただし
、ｊ＝１〜２５６）を“１”にする。その結果、すべて
の列の出力バッファ２０がオンになり、データ線ＤＩＯ
上ですべての列の比較結果のワイヤードアンドが得られ
る。ただし、データ線ＤＩＯは予めプリチャージされて
いる。以上の動作により行２５６と行ｉのデータが一致
しているか否かを示す比較結果がデータ線ＤＩＯに出力
される。

次に、ＲＡＭ全体についての試験動作を説明する。

（１）通常書き込みで行２５６にすべて“０”を書き込
む。行２５６は基準となる行である。

（ｎ）試験書き込みで行２５６の値を他のすべての偶数
番号の行へ転送する。

（Ｉ［［）通常書き込みで行２５６にすべて“１”を書
き込む。

（ＩＶ）試験書き込みで行２５６の値を他のすべての奇
数番号の行へ転送する。なお、同一データを１行おきに
するのは行間のレベル干渉を検出するためである。

（Ｖ）試験読み出しで行２５６とすべての奇数番号の行
の値が一致しているか否かをチエツクする。

（”ｖＴ）通常書き込みで行２５６にすべて“０゛を書
き込む。

（■）試験読み出しで行２５６と他のすべての偶数番号
の行の値が一致しているか否かをチエツクする。

この動作を”０”と“１”とを入れ換えて再度行うこと
により、すべてのメモリセルに０”と“１″を書き込み
、それをチエツクしたことになる。このように、本実施
例ではメモリセルマトリクスの１行分のデータを一度に
書き込んだ後、１行分のデータ比較を一度に行うことが
できる。したがって、従来に比してＲＡＭの試験時間を
大幅に短縮して試験を高速化することができる。例えば
、２５６ＫＸ１ビツト（７）ＲＡＭで、１行＝ＩＫビッ
トの場合、従来のＲＡ　Ｍに比べ試験時間が約千分の１
になる。また、１行分のデータを一度に比較するだけの
機能のみを追加したＲＡＭに比べ試験時間が約半分にな
る。

次Ｓこ、第６図は本発明の第２実施例を示す図である。

前記実施例では試験用データを書き込むときに、行２５
６に１列毎に設定する必要がある。１行にすべて“１”
またはすべて“Ｏ”を書き込むのであれば、行２５６の
値を転送するよりも、入力したデータをすべての列に書
き込んだ方が効率がよい。

したがって、本実施例は試験用データを書き込むときに
入力したデータを指定された行のすべての桁二二同時に
書き込むようにしたものである。その回路図は第６図の
ように示される。同図において、２９はエクスクル−シ
ブオアゲート、Ｓｊはセレクタであり、エクスクル−シ
ブオアゲート２９に一方の入力端子には列アドレスＬＳ
Ｂが入力される。

列アドレスＬＳＢは試験のための比較基準値となるもの
で、試験の状態により“０”または“１”となる。前記
実施例と同様に各列ｌ〜２５６のセンスアンプ１４を含
む以降の部分は、トランジスタ２１とともに全体として
データ制御回路２３を構成している。その他は前記実施
例と同様である。

動作は次の通りであるが、通常書き込みと通常読み出し
は前記実施例と同じであるため、その説明を省略する。

跋肢ｌｌ囚点試験書き込みはＴＥＳＴ信号をＴＥＳＴ＝１とし、かつ
ライトイネーブル信号ＷＥをＷＥ＝１として実行する。

まず、書き込むべきデータをデータ線ＤＩＯに入力する
。行デコーダ５は行アドレスで指定された１行（行ｉ）
を選択し、その行に対応するワード線Ｗｉに“１”を出
力する。列デコーダ７は列アドレスを無視し、すべての
デコード出力ＷＥｊに１”を出力する。ＷＥｊ＝ｌにな
ることで、トランスフアゲ−）Ｇ１　ｊ、　０２　ｊが
オンになる。これにより、書き込みデータがデータ線Ｄ
ＩＯからトランスフアゲ−）ＧＩ　Ｌ　Ｇ２ｊを通過し
て各列のビ、７ト線Ｂｊ、Ｂ丁に出力される。各列のビ
ット線Ｂｊ、Ｂｊ上のデータは行デコーダ５で選択され
たメモリセルに取り込まれる。以上の動作によりｉ行の
すべてのメモリセルに同し値が書き込まれる。

基１１ノ１超。

試験読み出しはＴＥＳＴ信号をＴＥＳＴ＝１とし、かつ
リードイネーブル信号ＲＥをＲＥ＝１として実行する。

このときに行アドレスで指定した行がすべて“１”また
は“０°“であるが否かを判定し、結果を出力する。行
デコーダ５は行アドレスで指定された１行（行ｉ）を選
択し、その行に対応するワード線Ｗｉに“ｌ”を出力す
る。選択された行のデータはすべてのビット線Ｂｊ、Ｂ
ｊに読み出される。ビット線Ｂｊ、Ｂ丁上に読み出され
たデータはセンスアンプ１４で増幅され、その出力線Ｄ
ｊに出力される。次いで、出力線Ｄｊのデータと列アド
レスＬＳＢのデータはエクスクル−シブオアゲート２９
によりエクスクル−シブオア論理が取られ、比較結果と
してセレクタＳｊによって選択され、出力ハフファ２０
経由でデータ線ＤＩＯに出力される。列アドレスＬＳＢ
＝１のときは読み出した値が“０”なら正しい値と判定
する。

正しい値であれば、出力バッファ２０から“１″が出力
される。

列デコーダ７はＴＥＳＴ＝１となることにより、列アド
レスを無視してすべてのデコード出力ＲＥｊを“１”に
する。その結果、すべての列の出力バッファ２０がオン
になり、データ線ＤＩＯ上ですべての列の判定結果のワ
イヤードアンドが得られる。ただし、データ線ＤＩＯは
予めプリチャージされている。以上の動作により行ｉの
データがすべて正しい値であるか否かを示す結果がデー
タ線ＤＩＯに出力される。

次に、ＲＡＭ全体についての試験動作を説明する。

（１）試験書き込みで“０”をすべての偶数番号の行へ
転送する。

（ｎ）試験書き込みで“１”をすべての奇数番号の行へ
転送する。

（１ｔ［）試験読み出しで偶数番号の行の値がすべて“
０パであるか否かをチエツクする。

（ＩＶ　）試験読み出して奇数番号の行の値がすべて“
１°゛であるか否かをチエツクする。

この動作を“０”と“１”とを入れ換えて再度行うこと
により、すべてのメモリセルに“ＯＮと“１”を書き込
み、それをチエツクしたことになる。ここで、同一行の
すべての列に同し値を書き込んだ試験では隣接する列の
ビット線のショートを発見できないのではないかという
懸念がある。

これは、ＲＡＭのレイアウトに依存するが、通常は非反
転ビット線Ｂｊと反転ビット線Ｂｊが交互に並ぶので、
同し各列に同じ値を書き込んだ方が隣接する列のビット
線のショートは発見できる。

したがって、本実施例では試験用データを書き込むとき
に人力したデータを指定された行のすべての桁に同時に
書き込むことができ、試験の効率がよいという利点があ
る。

〔発明の効果〕

本発明によれば、メモリセルマトリクスの１行分のデー
タを一度に書き込んだ後、１行分のデータ比較を一度に
行うことができ、従来に比して半導体記憶装置の試験時
間を大幅に短縮して試験を高速化することができる。

【図面の簡単な説明】

第１〜５図は本発明に係る半導体記憶装置の一実施例を
示す図であり、第１図はその全体構成図、第２図はその１ブロツクの構成図、第３図はそのエプロツクの具体的回路を示す図、第４図
はその列デコーダの回路を示す図、第５図はその列デコ
ーダにおける１つのデコーダの回路を示す図、第６図は本発明に係る半導体記憶装置の他の実施例を示
すその１ブロツクの具体的回路を示す図である。１〜４・・・・・・メモリセルマトリクス、５．６・・
・・・・行デコーダ、７・・・・・・列デコーダ（転送手段、比較手段）、Ｍ
　ｉ　、　　ｊ　−Ｍ２５６．　ｊ・・・・−・メモリ
セル、ＧＡＩ、　　ｊ〜Ｇ　Ａ２５６．　ｊ　。（ＪＢ　１．　　ｊ−ＧＢ２５６．　ｊ　　・・・・・
・トランスファゲート、１４・−・・・センスアンプ、１５．１６・−・・・・ゲート、１７．１８．４１．５１．５２・・−・−・インバータ
、１９．２９・・・・・・ユクスクルーシブオアゲート
、２０・・・・・・出力バンファ、２１・・・・・・トランジスタ、２２．２３・・−・・・データ制御回路、３１〜３４・
・・・・・デコーダ、３５〜４０・−・・・−ナントゲート（列選択手段）、
Ｂｊ、Ｂｊ・・・・−・ビット線、Ｃｊ、Ｄｊ−・・・・・出力線、Ｇｌｊ、Ｇ２ｊ・−・・・・トランスファゲート１Ｓｌ
ｊ、Ｓ２ｊ、Ｓｊ・−・・・・セレクタ、ＤＩ○・・・
−・・データ線。

Claims

【特許請求の範囲】

（１）行と列によりアドレス指定されるメモリセルマト
リクスと、アドレス信号に応じて前記メモリセルマトリクスの行の
うち１行を選択する行デコーダと、アドレス信号に応じ
て前記メモリセルマトリクスの列のうち１列を選択する
列デコーダと、選択した行および列に対応するメモリセ
ルのデータの書き込み／読み出しを制御するデータ制御
回路とを有し、前記データ制御回路は、テストモードのとき、書き込み
指示信号によってメモリセルマトリクスの特定の１行に
書き込まれた１行分全てのデータを行デコーダにより選
択された他の行に転送する転送手段と、読出し指示信号によって読み出されたメモリセルマトリ
クスの１行分のデータが前記特定の１行のデータと一致
するか否かを検出する比較手段と、から構成されること
を特徴とする半導体記憶装置。
（２）前記半導体記憶装置において、前記列デコーダは
、すべての列を選択できる列選択手段とを有し、前記データ制御回路は、テストモードのとき、列選択手
段によりメモリセルマトリクスの特定の１行及び他の１
行のすべてに書き込まれた同一データを、前記特定の１
行のデータを、前記他の１行のデータとが一致するか否
かを前記比較手段で比較することを特徴とする半導体記
憶装置。