JPH04132093A

JPH04132093A - Semiconductor memory device

Info

Publication number: JPH04132093A
Application number: JP2250154A
Authority: JP
Inventors: Kazunori Sekido; 一紀関戸
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1990-09-21
Filing date: 1990-09-21
Publication date: 1992-05-06

Abstract

PURPOSE:To perform the read and write of data simultaneously with the refresh of a DRAM by detecting the incoincidence between the data of a data storage means including the DRAM during refresh operation and the code data of a code storage means and outputting N-bit width data inversing data corresponding to the DRAM during refresh operation. CONSTITUTION:When the bit of the Mth DRAM of the data storage means composed of DRAM11-1 to 11-64 holding respective bits of the data with N-bit width is lost by refresh, the incoincidence between the data for remaining bit and a prescribed code corresponding to the data with N-bit width which is written in the data storage means in advance is detected to obtain the value of this bit. Thus, the data can be read out even during the refresh period and the deterioration of performance can be reduced.

Description

【発明の詳細な説明】［発明の目的コ（産業上の利用分野）本発明は、リフレッシュ動作が必要なり　ＲＡ　Ｍ　（Ｄｙｎａｍｉｃ　Ｒａｎｄａｓ　Ａｃ
ｃｅｓｓ　Ｍｅｍｏｒｙ）より構成され、１語Ｎビット
幅で読み出し／書き込みを行う半導体記憶装置に関する
ものである。[Detailed Description of the Invention] [Purpose of the Invention (Industrial Application Field) The present invention requires a refresh operation,
The present invention relates to a semiconductor memory device that is configured with a cess memory (process memory) and performs reading/writing with a width of one word of N bits.

（従来の技術）最近のデータ処理装置は、データの記憶手段としてビッ
ト単価の安いＤＲＡＭを使った半導体記憶装置が多く用
いられている。(Prior Art) Recent data processing devices often use semiconductor storage devices using DRAM, which has a low bit unit price, as a data storage means.

ところで、このようなりＲＡＭは、メモリセル内の容量
に蓄積された電荷の消えるまでの過渡的な記憶であるた
め、リフレッシュと呼ばれる、保持されている全データ
を書き直す動作を定期的に必要とし、このリフレッシュ
動作中は保持されているデータの読み出し／書き込みが
できないようになっている。By the way, since such a RAM is a transient memory until the charge accumulated in the capacitance in the memory cell disappears, it requires a periodic operation called refresh to rewrite all the data held. During this refresh operation, the retained data cannot be read or written.

そこで、従来、ＤＲＡＭより構成され、１語Ｎビット幅
で読み出し／書き込みを行う半導体記憶装置では、リフ
レッシュ期間と通常のアクセス期間を区別し、リフレッ
シュ期間中は、１語の各ビットを記憶する全てのＤＲＡ
Ｍを一斉にリフレッシュ動作させるとともに、このリフ
レッシュ期間中にアクセスがあっても、そのアクセスを
待たせるような制御を行っている。Conventionally, semiconductor memory devices constructed from DRAMs that read/write data with a width of N bits per word distinguish between a refresh period and a normal access period, and during the refresh period, all bits of one word are DRA of
M is refreshed all at once, and even if there is an access during this refresh period, control is performed such that the access is made to wait.

第７図は、従来のＤＲＡＭより構成される半導体記憶装
置の一例で、ここでは６４ビット幅のものを示している
。FIG. 7 shows an example of a semiconductor memory device constructed from a conventional DRAM, and here a 64-bit width device is shown.

図において、１−１．１−２、・・・　１−６４は６４
ビット幅データの各ビットを記憶するためのＤＲＡＭ、
２はＤＲＡＭの仕様で定められた一定期間毎に、ＤＲＡ
ＭＩ−１〜１−６４に対してリフレッシュ制御信号を発
生するとともに、リフレッシニ中信号をアクセス制御部
３および上位装置４に対して出力するリフレッシュ制御
部、３は上位装置４からのアクセス要求を受けて、リフ
レッシュ制御部２がリフレッシュをしていない期間中に
ＤＲＡＭＩ　−１〜１−６４に対して読み出し／書き込
みの制御信号を発生するアクセス制御部である。In the figure, 1-1.1-2,... 1-64 is 64
DRAM for storing each bit of bit width data;
2 is a DRAM
A refresh control unit that generates refresh control signals for MI-1 to MI-1-64 and outputs a refreshing signal to the access control unit 3 and the host device 4; This is an access control section that generates read/write control signals for DRAM I-1 to DRAM I-1-64 during a period when the refresh control section 2 is not refreshing.

このように構成された半導体記憶装置では、通常のアク
セス期間、つまりリフレッシュ制御部２がＤＲＡＭＩ　
−１〜１−６４に対しリフレッシュ制御信号を発生して
いない期間に、上位装置４からアクセス要求が出される
と、アクセス制御部３よりＤＲＡＭＩ−１〜１−６４に
要求された読み出しまたは書き込みの制御信号が出力さ
れる。In the semiconductor memory device configured in this way, during the normal access period, that is, the refresh control section 2
-1 to 1-64, when an access request is issued from the host device 4 during a period when refresh control signals are not being generated, the access control unit 3 performs the requested read or write to DRAMI-1 to 1-64. A control signal is output.

そして、この制御信号を受けてＤＲＡＭＩ−１〜１−６
４により、各々が担当するビットの上位装置４のデータ
ラインに対して読み出しデータを出力したり、データラ
インの書き込みデータを取り込むようになる。Then, in response to this control signal, DRAM-1 to DRAM-6
4, each bit outputs read data to the data line of the upper device 4 of the bit it is in charge of, and takes in write data of the data line.

一方、リフレッシュ制御部２よりリフレッシュ制御信号
を発生しているリフレッシュ期間中は、全てのＤＲＡＭ
Ｉ−１〜１−６４に対してリフレッシュ制御信号が与え
られ、この制御信号を受けてＤＲＡＭｌ−１〜１−６４
の各々が担当するビットのリフレッシュが実行される。On the other hand, during the refresh period when the refresh control unit 2 generates the refresh control signal, all DRAM
A refresh control signal is given to the DRAMs I-1 to I-1-64, and in response to this control signal, the DRAMs I-1 to I-1-64
Refreshing of the bits each of these is responsible for is executed.

この期間中は、上位装置４からアクセス要求を受は取っ
ても、リフレッシュ制御部２から出力されているリフレ
ッシュ中信号により、アクセス制御部３よりＤＲＡＭＩ
−１〜１−６４に対するアクセス制御は阻止され、アク
セスは待たされる。同時に、上位装置４に対してもリフ
レッシュ制御部２よりリフレッシュ中信号が与えられ、
アクセスが待たされていることを知らされる。During this period, even if an access request is received from the host device 4, the access control unit 3 will issue a DRAMI
Access control for -1 to 1-64 is blocked and access is made to wait. At the same time, a refresh in progress signal is also given to the host device 4 from the refresh control unit 2,
You will be notified that access is pending.

第８図は、このような半導体記憶装置の動作のタイミン
グチャートで、ここでは、上位装置４から連続してデー
タ読みだし要求が出力された場合の各部の処理内容を示
している。FIG. 8 is a timing chart of the operation of such a semiconductor memory device, which shows the processing contents of each part when data read requests are continuously output from the host device 4.

この場合、上位装置４から時刻ｔ１にデータ読みだし要
求ｒｅａｄｌ、時刻ｔ２にデータ読みだし要求ｒｅａｄ
　２が出力されると、アクセス制御部３からの読み出し
信号によりＤＲＡＭＩ−１〜１−６４は、データ読みだ
し要求ｒｅａｄ　１に対する読み出し、データ読みだし
要求ｒｅａｄ　２・に対する読み出しが実行される。そ
して、時刻ｔ３になってリフレッシュ制御部２よりリフ
レッシュ制御信号が発生され、リフレッシュ期−間に入
ると、全てのＤＲＡＭｌ−１〜１−６４でのリフレッシ
ュが実行され、この時点の上位装置４より出ていたデー
タ読みだし要求ｒｅａｄ　３に対する実行は待たされ、
その後、時刻ｔ４から１タイミングずつ遅らせてデータ
読み出し要求ｒｅａｄ　３、ｒｅａｄ４、ｒｅａｄ　５
、・・・に対する読み出しが実行されるようになる。In this case, the data read request readl is issued from the host device 4 at time t1, and the data read request read is issued at time t2.
2 is output, the read signal from the access control unit 3 causes the DRAM I-1 to 1-64 to perform reading in response to data read request read 1 and read in response to data read request read 2. Then, at time t3, a refresh control signal is generated from the refresh control unit 2, and when the refresh period begins, all DRAMs l-1 to 1-64 are refreshed, and the host device 4 at this time Execution of the data read request read 3 that was issued has to wait,
Thereafter, data read requests read 3, read 4, read 5 are made with a delay of one timing from time t4.
,... will now be read.

このようにして、従来のＤＲＡＭから構成される半導体
記憶装置では、リフレッシュ制御部２よリフレッシュ制
御手段が発生されると、全てのＤＲＡＭＩ−１〜１−６
４が一斉にリフレッシュ動作を行うようになっているた
め、この期間中はデータの読み出し／書き込みが全くで
きないことになり、このような期間の存在が半導体記憶
装置としての性能の低下を招き、かかる半導体記憶装置
を使用したデータ処理装置の運転効率を高める上で障害
になる欠点があった。また、リフレッシュ期間に入ると
、アクセス要求を阻止するとともに、この要求を遅れて
実行させるなどの複雑な制御を行うようになるため、か
かるアクセス制御回路が複雑になる欠点があった。In this manner, in a semiconductor memory device constituted by a conventional DRAM, when the refresh control unit 2 generates a refresh control means, all DRAMI-1 to DRAMI-1-6
4 perform refresh operations at the same time, data cannot be read or written at all during this period, and the existence of such a period causes a decline in the performance of the semiconductor memory device. There have been drawbacks that have been a hindrance to increasing the operating efficiency of data processing devices using semiconductor storage devices. Furthermore, when the refresh period begins, complex control such as blocking access requests and executing these requests with a delay is performed, which has the disadvantage that the access control circuit becomes complex.

（発明が解決しようとする課題）このように、従来のＤＲＡＭから構成される半導体記憶
装置では、全てのＤＲＡＭが一斉にリフレッシュ動作を
行うことから読み出し／書き込みが出来ない期間が存在
するため、半導体記憶装置としての性能の低下を招き、
かかる半導体記憶装置を使用したデータ処理装置の運転
効率を高める上で障害になり、また、リフレッシュ期間
に入ると、アクセス要求を阻止するとともに、この要求
を遅れて実行させるなどの複雑な制御を必要とするため
、かかるアクセス制御回路が複雑になる欠点があった。(Problems to be Solved by the Invention) As described above, in a semiconductor memory device composed of conventional DRAMs, there are periods when reading/writing is not possible because all DRAMs perform refresh operations at the same time. This leads to a decline in performance as a storage device,
This becomes an obstacle to increasing the operating efficiency of data processing equipment using such semiconductor storage devices, and also requires complex control such as blocking access requests and executing these requests with a delay when the refresh period begins. Therefore, there is a drawback that such an access control circuit becomes complicated.

本発明は、上記事情に鑑みてなされたもので、ＤＲＡＭ
のリフレッシュを行いながら、データの読み出し、書き
込みを行うことができる半導体記憶装置を提供すること
を目的とする。The present invention has been made in view of the above circumstances, and
An object of the present invention is to provide a semiconductor memory device that can read and write data while refreshing the data.

［発明の構成］（課題を解決するための手段）本発明の半導体記憶装置は、Ｎビット幅のデータを保持
可能にしたリフレッシュ動作が必要なＮ個の１ビット幅
ＤＲＡＭから構成されるデータ記憶手段と、データ記憶
手段に書き込まれるＮビット幅のデータに相当する所定
の符号を生成する符号生成手段と、符号生成手段より生
成された符号データを保持するＤＲＡＭから構成される
符号記憶手段と、データ記憶手段および符号記憶手段を
構成する各ＤＲＡＭのリフレッシュを少なくとも１つず
つ相異なるタイミングで実行させるリフレッシュ制御手
段と、データ記憶手段および符号記憶手段を構成する各
ＤＲＡＭのデータ読み出しを実行させるアクセス手段と
を有し、アクセス手段により読み出されるリフレッシュ
動作中ＤＲＡＭを含むデータ記憶手段からのデータと上
記符号記憶手段からの符号データの不一致を検出すると
上記リフレッシュ動作中ＤＲＡＭに対応するデータを反
転させた上記データ記憶手段からのＮビット幅データを
出力するようにしたものである。[Structure of the Invention] (Means for Solving the Problems) A semiconductor memory device of the present invention is a data storage device composed of N 1-bit wide DRAMs that are capable of holding N-bit wide data and that require a refresh operation. code generating means for generating a predetermined code corresponding to N-bit width data written in the data storing means; and a code storing means comprising a DRAM for holding code data generated by the code generating means; Refresh control means for refreshing each DRAM constituting the data storage means and code storage means at least one at different timing; and access means for executing data read from each DRAM constituting the data storage means and code storage means. and, upon detecting a mismatch between the data from the data storage means including the DRAM during the refresh operation read by the access means and the code data from the code storage means, the data corresponding to the DRAM during the refresh operation is inverted. N-bit width data from the data storage means is output.

また、本発明の半導体記憶装置は、Ｎビット幅のデータ
を保持可能にしたリフレッシュ動作が必要なＮ個の１ビ
ット幅ＤＲＡＭから構成されるデータ記憶手段と、デー
タ記憶手段に書き込まれるＮビット幅のデータのデータ
書き込み時の１ビット喪失を検出訂正するとともに読み
出し時のもう１ビット喪失を訂正するための所定ビット
幅の符号を生成する符号生成手段と、符号生成手段より
生成された所定ビット幅の符号データを保持するＤＲＡ
Ｍから構成される符号記憶手段と、データ記憶手段およ
び符号記憶手段を構成する各ＤＲＡＭのりフレッシユを
少なくとも１つずつ相異′なるタイミングで実行させる
リフレッシュ制御手段と、データ記憶手段および符号記
憶手段を構成する各ＤＲＡＭへのデータの書き込み読み
出しを実行させるアクセス手段とを有し、データ読み出
し時にリフレッシュ動作中のＤＲＡＭが保持しているビ
ットを喪失ビットとして読み出すとともにこの喪失ビッ
トを含む上記データ記憶手段のデータとこのデータに対
応する上記符号記憶手段の符号データから上記データ読
み出し時リフレッシュ動作中のＤＲＡＭに対応するデー
タを訂正するとともに該読み出しデータの書き込み時に
リフレッシュ動作中のＤＲＡＭが保持しているビットを
喪失ビットとして読み出すとともにこの喪失ビットを含
む上記データ記憶手段のデータとこのデータに対応する
上記符号記憶手段の符号データから上記データの書き込
み時リフレッシュ動作中のＤＲＡＭに対応するデータを
検出訂正するようにしたものである。Further, the semiconductor memory device of the present invention includes a data storage means composed of N 1-bit wide DRAMs that can hold data of N bit width and requires a refresh operation, and a data storage means of N bit width written to the data storage means. a code generating means for generating a code of a predetermined bit width for detecting and correcting the loss of one bit when writing the data and correcting the loss of another bit when reading the data; and a predetermined bit width generated by the code generating means. DRA that holds code data of
code storage means constituted by M, refresh control means for executing at least one refresh of each DRAM constituting the data storage means and the code storage means at different timings, and the data storage means and the code storage means. an access means for writing and reading data to each of the constituent DRAMs; when reading data, the data storage means reads out the bits held by the DRAM in refresh operation as lost bits, and the data storage means including the lost bits; Correct the data corresponding to the DRAM in the refresh operation when reading the data from the code data in the code storage means corresponding to the data and correct the bits held by the DRAM in the refresh operation when writing the read data. The data corresponding to the DRAM in the refresh operation is detected and corrected when reading the data as a lost bit from the data in the data storage means including the lost bit and the code data in the code storage means corresponding to this data. This is what I did.

（作用）この結果、本発明によれば、Ｎビット幅のデータの各ビ
ットを保持するＤＲＡＭで構成されるデータ記憶手段の
Ｍ番目のＤＲＡＭのビットがリフレッシュにより喪失さ
れると、このビットの値を求めるために残りビット分の
データと、予めデータ記憶手段に書き込まれるＮビット
幅のデータに相当する所定の符号との不一致が検出され
ると、リフレッシユ中のＤＲＡＭのデータを反転するこ
とにより、正しいＮビットデータを出力できるようにな
る。(Function) As a result, according to the present invention, when a bit of the M-th DRAM of the data storage means configured of DRAMs holding each bit of N-bit width data is lost due to refresh, the value of this bit is When a mismatch between the remaining bits of data and a predetermined code corresponding to N-bit width data written in advance in the data storage means is detected, the data in the DRAM being refreshed is inverted. It becomes possible to output correct N-bit data.

また、本発明によれば、データ読み出し時にリフレッシ
ュ動作中のＤＲＡＭを含むデータ記憶手段からのデータ
と符号記憶手段の符号データからデータ読み出し時リフ
レッシュ動作中のＤＲＡＭに対応するデータの訂正が可
能となり、また、この読み出しデータの書き込み時にリ
フレッシュ動作中のＤＲＡＭを含むデータ記憶手段から
の□データと符号記憶手段の符号データからデータの書
き込み時リフレッシュ動作中のＤＲＡＭに対応するデー
タの訂正が可能になるので、リフレッシュ期間中でもデ
ータの書き込みおよび読み出しをそれぞれ行うことがで
きるよ−うになる。Further, according to the present invention, it is possible to correct data corresponding to the DRAM in the refresh operation at the time of data read from the data from the data storage means including the DRAM in the refresh operation at the time of data read and the code data of the code storage means, Furthermore, when writing this read data, it is possible to correct the data corresponding to the DRAM that is undergoing a refresh operation when writing data from the □ data from the data storage means including the DRAM that is undergoing a refresh operation and the code data of the code storage means. , data can be written and read even during the refresh period.

（実施例）以下、本発明の一実施例を図面にしたがい説明する。(Example) An embodiment of the present invention will be described below with reference to the drawings.

第１図は、本発明を、６４ビット幅の半導体記憶装置に
適用した場合の回路構成を示すものである。図において
、１１−１．１１−２、・・・　１１−６４はＤＲＡＭ
で、これらＤＲＡＭＩ　１−１．１１−２、・・・　１
１−６４は、上位装置１２より書き込みデータ１０１と
して与えられる１語６４ビット幅データの各ビットを保
持するようにしている。この場合、ＤＲＡＭＩ　１−１
〜１１−６４では、アクセス信号とリフレッシュ信号を
タイミン゛グで区別するようになるので、リフレッシュ
信号がある場合にはリフレッシュ信号を、それ以外はア
クセス信号を選択するセレクト回路を有するようになっ
ている。FIG. 1 shows a circuit configuration when the present invention is applied to a 64-bit wide semiconductor memory device. In the figure, 11-1, 11-2, ... 11-64 are DRAMs.
So, these DRAMI 1-1.11-2,... 1
1-64 is designed to hold each bit of one word 64-bit width data given as write data 101 from the host device 12. In this case, DRAMI 1-1
In ~11-64, access signals and refresh signals are distinguished by timing, so a select circuit is provided that selects the refresh signal when there is a refresh signal, and selects the access signal otherwise. There is.

また、上位装置１２からの書き込みデータは、符号生成
部１３にも送られる。この符号生成部１３は、１語６４
ビット幅のデータの１ビット喪失を訂正可能ならしめる
符号を生成するもので、ここでは符号としてイーブンパ
リティ　（以下、単にパリティと呼ぶ）、つまり６４ビ
ットデータのうちの「１」のビットの数をかぞえ、偶数
ならば０、奇数ならば１となる符号を生成するようにな
っている。The write data from the host device 12 is also sent to the code generator 13 . This code generation unit 13 has 64 bits per word.
It generates a code that can correct the loss of one bit in bit-width data.Here, we use even parity (hereinafter simply referred to as parity) as a code, that is, the number of 1 bits in 64-bit data. When counted, a code is generated that is 0 if the number is even and 1 if the number is odd.

そして、この符号生成部１３で生成されたＤＲＡＭＩ　
１−１〜１１−６４の各語に対応する符号は、ＤＲＡＭ
Ｉ４で保持するようにしている。Then, the DRAM generated by this code generation unit 13
The codes corresponding to each word from 1-1 to 11-64 are DRAM
I try to hold it at I4.

ＤＲＡＭＩ　１−１〜１１−６４、ＤＲＡＭ１４は、リ
フレッシュ制御部１５よりリフレッシュ制御信号が与え
られる。この場合、リフレッシュ制御部１５は、ＤＲＡ
ＭＩ　１−１〜１１−６４、ＤＲＡＭｌ４を１つずつ相
異なるタイミングでリフレッシュさせるようなリフレッ
シュ制御信号１０２を出力するようにしている。DRAMIs 1-1 to 11-64 and the DRAM 14 are provided with a refresh control signal from the refresh control section 15. In this case, the refresh control unit 15
A refresh control signal 102 is outputted to refresh the MIs 1-1 to 11-64 and the DRAM 14 one by one at different timings.

第２図は、このようなリフレッシュ制御部１５の回路構
成を示すもので、この場合、１５１はリフレッシュ制御のタイミング基準
を発生する発信回路、１５２は発信回路１５１に同期し
てＤＲＡＭのリフレッシュ信号１０２を発生するリフレ
ッシュ信号回路、１５３は発信回路１５１の出力からリ
フレッシュ期間を計時するとともに、各ＤＲＡＭのセレ
クト信号を発生するカウンタ、１５４はカウンタ１５３
がリフレッシュ期間にあると、その時のセレクト信号に
したがってリフレッシュ信号回路１５２の発生する信号
をＤＲＡＭＩ　１−１〜１１−６４、ＤＲＡＭｌ４へ順
に出力するデマルチプレクサである。FIG. 2 shows the circuit configuration of such a refresh control unit 15. In this case, 151 is an oscillation circuit that generates a timing reference for refresh control, and 152 is a oscillation circuit that generates a DRAM refresh signal 102 in synchronization with the oscillation circuit 151. 153 is a counter that measures the refresh period from the output of the oscillation circuit 151 and generates a select signal for each DRAM; 154 is a counter 153;
When is in the refresh period, the demultiplexer sequentially outputs the signal generated by the refresh signal circuit 152 to the DRAMIs 1-1 to 11-64 and DRAM14 in accordance with the select signal at that time.

また、第１図に戻ってＤＲＡＭＩＩ−１〜１１−６４、
ＤＲＡＭｌ４は、アクセス制御部１６よりアクセス制御
信−号１０３が与えられる。Also, returning to Figure 1, DRAMII-1 to 11-64,
An access control signal 103 is applied to the DRAM 14 from the access control section 16.

アクセス制御部１６は、上位装置１２のアクセス要求１
０４に従ってＤＲＡＭｌ−１〜６４およびＤＲＡＭｌ４
に読み出し／書き込みを行わせるためのものである。The access control unit 16 receives the access request 1 from the host device 12.
DRAMl-1~64 and DRAMl4 according to 04
This is for reading/writing.

そして、ＤＲＡＭｌｌ−１〜１１−６４、ＤＲＡＭｌ４
からの読み出しデータは、訂正部１７に送られる。この
訂正部１７は、リフレッシュ動作中、のＤＲＡＭが保持
しているビットを喪失ビットとして含むＤＲＡＭＩ　１
−１〜１１−６４からの読み出しデータの符号とＤＲＡ
Ｍｌ４から読み出した符号を用いて喪失ピッ、トを訂正
し上位装置１２に読み出しデータ１０５を送り出すよう
にしている。And DRAMll-1 to 11-64, DRAMl4
The read data is sent to the correction unit 17. This correction unit 17 corrects DRAM 1 which includes bits held by DRAM 1 as lost bits during refresh operation.
- Code and DRA of read data from 1 to 11-64
The lost pits are corrected using the code read from Ml4, and the read data 105 is sent to the host device 12.

第３図は、このような訂正部１７の回路構成を示すもの
である。FIG. 3 shows the circuit configuration of such a correction section 17.

１７１はＤＲＡＭＩ　１−１〜１１−６４のパリティを
生成するパリティ生成回路、１７２はリフレッシュ制御
部１５から送られてくるリフレッシュ中のビット番号を
デコードするデコート回路、１７３はＤＲＡＭｌ４に保
持されているパリティとパリティ生成回路１７１で生成
されるパリティを比較し不一致を検出する比較回路、１
７４−１．１７４−２、・・・１７４−６４はパリティ
が不一致でリフレッシュ中のとき出力「１」となるＡＮ
Ｄ回路、１７５−１．１７５−２、・・・１７５−６４
は各々ＡＮＤ回路１７４−１〜１７４−６４が１のとき
ＤＲＡＭからのデータを反転する反転回路である。171 is a parity generation circuit that generates parity for DRAMIs 1-1 to 11-64, 172 is a decoding circuit that decodes the bit number being refreshed sent from the refresh control unit 15, and 173 is a parity held in DRAM14. and a comparison circuit 1 for comparing the parity generated by the parity generation circuit 171 and detecting a mismatch.
74-1.174-2, . . . 174-64 are ANs that output "1" when parity does not match and refresh is in progress.
D circuit, 175-1.175-2,...175-64
are inverting circuits that invert data from the DRAM when each of the AND circuits 174-1 to 174-64 is 1.

この場合、パーリティが６４ビットデータの１ビット喪
失を訂正可能ならしめる符号であることは次の理由から
である。いま、６４ビット内のＮ番目のビットが喪失さ
れたとすると、このビットの値を求めるために残り６３
ビット分のパリティを計算して全体のパリティと比較す
る。もし、これらが一致すれば喪失したビットは０で、
一致しなければ喪失したビットは１でなければデータと
パリティの関係が成り立たない。このことから、パリテ
ィを用いて１ビット喪失の訂正が可能になるわけで、訂
正部１７において、ＤＲＡＭＩＩ−１〜１１−６４のパ
リティとＤＲＡＭｌ４の全体パリティを比較し、不一致
が検出されればリフレッシュ中のＤＲＡＭのデータを反
転すれば、正しいデータを出力できることになる。In this case, the parity is a code that can correct the loss of 1 bit in 64-bit data for the following reason. Now, if the Nth bit out of 64 bits is lost, the remaining 63 bits are needed to find the value of this bit.
Calculate the parity for each bit and compare it with the overall parity. If these match, the lost bit is 0,
If they do not match, the lost bit must be 1, otherwise the relationship between data and parity will not hold. This makes it possible to correct the loss of one bit using parity.The correction unit 17 compares the parity of DRAMII-1 to 11-64 with the overall parity of DRAM14, and if a mismatch is detected, refreshes. If the data in the DRAM inside is inverted, correct data can be output.

なお、ＤＲＡＭＩＩ−１〜１１−６４およびＤＲＡＭｌ
４はリフレッシュ制御部１５とアクセス制御部１６から
同時に制御信号を受は取った場合は、リフレッシュ制御
部１５のリフレッシュ制御信号を優先するようになって
いる。In addition, DRAMII-1 to 11-64 and DRAM1
4 is configured to give priority to the refresh control signal of the refresh control section 15 when it receives control signals from the refresh control section 15 and the access control section 16 at the same time.

次に、以上のように構成した実施例の動作を説明する。Next, the operation of the embodiment configured as above will be explained.

まず、通常のアクセス期間、つまりフレッシュ制御部１
５より各ＤＲＡＭＩＩ−１〜１１−６４およびにＤＲＡ
Ｍｌ４に対しリフレッシュ制御信号１０２を発生してい
ない期間では、上位装置１２からアクセス要求１０４が
発生すると、アクセス制御部１６より各ＤＲＡＭＩＩ−
１〜１１−６４に対して読み出しまたは書き込みの制御
信号１０３が出力される。この制御信号１０３を受けて
ＤＲＡＭＩＩ−１〜１１−６４では、各々が担当するビ
ットのデータラインに対して読み出しデータを出力した
り、データライン上のデータを書き込んだりする。First, during the normal access period, that is, the fresh control unit 1
5 to each DRAM II-1 to 11-64 and DRA
During the period when the refresh control signal 102 is not generated for Ml4, when an access request 104 is generated from the host device 12, the access control unit 16 sends each DRAMII-
A read or write control signal 103 is outputted to the signals 1 to 11-64. In response to this control signal 103, DRAM II-1 to DRAM II-11-64 output read data to the data line of the bit they are in charge of, or write data on the data line.

この場合、データの書き込み時は、書き込みデータ１０
１に対する符号が符号生成部１３で生成されＤＲＡＭＩ
４に同時に書き込まれるが、訂正部１７は、リフレッシ
ュ制御部１５がリフレッシュ信号を発生していないと、
ＤＲＡＭＩＩ−１〜１１−６４からのデータが、そのま
ま読み出しデータ１０５として上位装置１２のデータラ
インに出力されるようになる。In this case, when writing data, write data 10
The code for 1 is generated by the code generation unit 13 and the code for DRAM
However, if the refresh control unit 15 does not generate the refresh signal, the correction unit 17
Data from DRAM II-1 to DRAM II-11-64 is output as read data 105 to the data line of the host device 12.

次に、リフレッシュ期間中、つまり、リフレッシュ制御
部１５より各ＤＲＡＭＩＩ−１〜１１−６４およびＤＲ
ＡＭＩ４に対しリフレッシュ制御信号１０２を発生する
期間では、ＤＲＡＭｌｌ−１〜１１−６４およびＤＲＡ
ＭＩ４に対して１つずつへ相異なるタイミングでリフレ
ッシュを行わせるリフレッシュ制御信号１０２が出力さ
れる。Next, during the refresh period, that is, the refresh control unit 15 controls each DRAM II-1 to 11-64 and DR
During the period in which refresh control signal 102 is generated for AMI4, DRAMll-1 to 11-64 and DRA
A refresh control signal 102 is outputted to each MI4 to refresh the MI4 at different timings.

この場合、第２図に示すリフレッシュ制御部１５では、
リフレッシュ制御のタイミング基準を発生する発信回路
１５１の出力に同期してリフレッシュ信号回路１５２よ
りリフレッシュ信号が発生すると、発信回路１５１の出
力に基づいてリフレッシニ期間が計時されるとともに、
各ＤＲＡＭのセレクト信号を発生するカウンタ１５３の
セレクト信号にしたがって、リフレッシュ信号回路１５
２のリフレッシ制御信号がデマルチプレクサ１５４を介
して各ＤＲＡＭＩ　１−１〜１１−６４およびＤＲＡＭ
Ｉ４に対し１つずつ相異なるタイミングで出力されるこ
とになる。In this case, the refresh control section 15 shown in FIG.
When a refresh signal is generated from the refresh signal circuit 152 in synchronization with the output of the oscillation circuit 151 that generates the timing reference for refresh control, a refresh period is measured based on the output of the oscillation circuit 151, and
In accordance with the select signal of the counter 153 that generates the select signal of each DRAM, the refresh signal circuit 15
2 refresh control signals are sent to each DRAMI 1-1 to 11-64 and DRAM via a demultiplexer 154.
The signals are outputted one by one to I4 at different timings.

このリフレッシュ制御信号１０２を受けて各ＤＲＡＭＩ
　１−１〜１１−６４およびＤＲＡＭＩ４は、各々が担
当するビットおよび符号のリフレッシュを行うようにな
る。In response to this refresh control signal 102, each DRAM
1-1 to 11-64 and DRAMI4 refresh the bits and codes that they are each responsible for.

このリフレッシュ期間中に、上位装置１２から読み出し
要求を受は取ると、アクセス制御部１６はＤＲＡＭＩＩ
−１〜１１−６４およびＤＲＡＭＩ４に対し要求された
読み出し制御信号１０３を発生する。During this refresh period, when a read request is received from the host device 12, the access control unit 16
-1 to 11-64 and the requested read control signal 103 to DRAMI4.

すると、リフレッシュ制御部１６からリフレッシュ制御
信号１０２を受けていないＤＲＡＭｌｌ−１〜１１−６
４及びＤＲＡＭＩ４は、各々が担当するビットおよび符
号のデータラインに対し読み出しデータを出力する。こ
の場合、リフレッシュ制御部１５からリフレッシュ制御
信号を受けているＤＲＡＭは、データ読み出しに□優先
してリフレッシュを行うようになる。Then, the DRAMs ll-1 to 11-6 that have not received the refresh control signal 102 from the refresh control unit 16
4 and DRAM 4 output read data to the data lines of the bits and codes that they are responsible for. In this case, the DRAM receiving the refresh control signal from the refresh control unit 15 performs refresh with priority over data reading.

ここで、リフレッシュ制御部１５はＤＲＡＭｌｌ−１〜
１１−６４およびＤＲＡＭＩ４に対して１つずつ相異な
るタイミングでリフレッシュ制御信号を発生するが、か
かるリフレッシュ期間中にリフレッシュを行っているＤ
ＲＡＭは１個で、それ以外のＤＲＡＭは各々が担当する
データビットおよび符号を出力している。そして、これ
ら出力されたビットおよび符号は、訂正部１７に送られ
る。Here, the refresh control unit 15 controls the DRAMll-1 to
Refresh control signals are generated for each DRAM11-64 and DRAM4 at different timings.
There is only one RAM, and the other DRAMs each output their own data bits and codes. Then, these output bits and codes are sent to the correction section 17.

この場合、訂正部１７では、ＤＲＡＭＩ　１−１〜１１
−６４のパリティをパリティ生成回路１７１で生成し、
これを比較回路１７３に与え、ＤＲＡＭＩ４に保持され
ているパリティと比較し、不一致を検出する。ここで、
ＤＲＡＭＩ　１−１〜１１−６４のうちの一つがリフレ
ッシュ中で、ＤＲＡＭＩ４からの全体パリティと不一致
になると、ＡＮＤ回路１７４−１．１７４−２、・・・
１７４−６４の一方の入力端子に出力「１」が与えられ
る。この状態で、デコート回路１７２によりリフレッシ
ュ制御部１５から出力されるリフレッシュ中のビット番
号がデコードされるが、ここで、ＤＲＡＭＩ　１−１が
リフレッシュ中で、デコート回路１７２のデコード出力
としてＡＮＤ回路１７４−１の他方入力端子に出力「１
」が与えられると、このＡＮＤ回路１７４−１の出力が
「１」となり、ＤＲＡＭＩ　１−１からのデータのみが
反転回路１７５−１を通して反転され、その他のＤＲＡ
ＭＩＩ−２〜１１−６４からのデータはそのまま出力さ
れ、全体として正しい読み出しデータ１０５が上位装置
１２に対して出力されるようになる。In this case, in the correction unit 17, the DRAMIs 1-1 to 11
-64 parity is generated by the parity generation circuit 171,
This is given to the comparison circuit 173 and compared with the parity held in the DRAM I4 to detect a mismatch. here,
If one of DRAMIs 1-1 to 11-64 is being refreshed and the parity does not match the overall parity from DRAMI4, AND circuits 174-1, 174-2, . . .
An output "1" is given to one input terminal of 174-64. In this state, the decoding circuit 172 decodes the bit number being refreshed that is output from the refresh control unit 15. Here, while the DRAMI 1-1 is being refreshed, the AND circuit 174- Output “1” to the other input terminal of “1”
”, the output of this AND circuit 174-1 becomes “1”, and only the data from DRAMI 1-1 is inverted through the inversion circuit 175-1, and the data from other DRAM
The data from MII-2 to MII-11-64 are output as they are, and overall correct read data 105 is output to the host device 12.

勿論、リフレッシュ中がＤＲＡＭＩＩ−１以外の場合に
も同様である。また、リフレッシュ中がＤＲＡＭＩ４の
場合は、比較回路１７３からの出力は無視され、ＤＲＡ
ＭＩＩ−１〜１１−６４のデータがそのまま出力される
ようになる。Of course, the same applies to cases other than DRAM II-1 that are being refreshed. Furthermore, if DRAM4 is being refreshed, the output from the comparator circuit 173 is ignored, and DRAM14 is being refreshed.
The data of MII-1 to 11-64 will be output as is.

第４図は、このような実施例のタイミングチャートで、
ここでは、上位装置１２から連続してデータ読みだし要
求が出力された場合の各部の処理内容を示している。FIG. 4 is a timing chart of such an embodiment.
Here, the processing contents of each unit when data read requests are continuously output from the host device 12 are shown.

この場合、上位装置１２から時刻１）にデータ読みだし
要求ｒｅａｄｌ、時刻ｔ２にデータ読みだし要求ｒｅａ
ｄ　２が出力されると、アクセス制御部１６からの読み
出し信号によりＤＲＡＭＩＩ−１〜１１−６４は、デー
タ読みだし要求ｒｅａｄ　１に対する読み出し、データ
読みだし要求ｒｅａｄ　２に対する読み出しが実行され
る。そして、時刻ｔ３以降になるとリフレッシュ制御部
１５よりリフレッシュ制御信号が発生され、リフレッシ
ュ期間に入りＤＲＡＭＩ　１−１〜１１−６４が順番に
リフレッシュが実行される。この場合、ｒｅａｄ３に対
してはＤＲＡＭｌｌ−２〜１１−６４とＤＲＡＭＩ４の
データが読み出され、訂正部１７にて、これらデータか
らＤＲＡＭＩＩ−１が保持していたデータが求められ、
上位装置１２に正しいデータが出力される。同様に、時
刻ｔ４ではＤＲＡＭｌｌ−２のりフレッシユが実行され
るが、ｒｅａｄ４に対してＤＲＡＭＩＩ−１，１１−３
〜１１−６４とＤＲＡＭＩ４のデータが読み出され、訂
正部１７でＤＲＡＭＩＩ−２の保持していたデータが求
められ、上位装置１２に対して正しい読み出しデータ１
０５が出力されるようになる。In this case, the host device 12 sends a data read request readl at time 1) and a data read request rea at time t2.
When d2 is output, the read signal from the access control unit 16 causes DRAM II-1 to DRAM II-11-64 to execute reading for data read request read 1 and read for data read request read 2. Then, after time t3, a refresh control signal is generated from the refresh control unit 15, and a refresh period begins, in which DRAMIs 1-1 to 11-64 are refreshed in order. In this case, for read3, the data of DRAMII-2 to 11-64 and DRAMI4 are read, and the correction unit 17 calculates the data held by DRAMII-1 from these data.
Correct data is output to the host device 12. Similarly, at time t4, DRAMII-2 is refreshed, but DRAMII-1, 11-3 is refreshed for read4.
~11-64 and the data of DRAM I4 are read out, the correction unit 17 obtains the data held in DRAM II-2, and sends the correct read data 1 to the host device 12.
05 will now be output.

以下、同様にして各ＤＲＡＭのりフレッシユと同時に要
求されるｒｅａｄ　５、ｒｅａｄ６、・・・に対しても
正しいデータが出力されるようになる。Thereafter, in the same way, correct data will be output for read 5, read 6, . . . which are requested at the same time as each DRAM is refreshed.

したがって、このようにすれば６４ビットデータの各ビ
ットを保持するＤＲＡＭｌｌ−１〜１１−６４のＮ番目
のビットがリフレッシュにより喪失されると、このビッ
トの値を求めるために残り６３ビット分のパリティと全
体のパリティと比較し、これらが一致すれば喪失したビ
ットは０で、一致しなければ喪失したビットは１でなけ
ればデータとパリティの関係が成り立たたないことに着
目して、不一致が検出されればリフレッシュ中のＤＲＡ
Ｍのデータを反転して、ＤＲＡＭｌｌ−１〜１１−６４
からの正しい６４ビットデータとして出力するようにで
きるので、従来のりフレッシニ制御信号が発生されると
、全てのＤＲＡＭのリフレッシュを一斉に行うため、こ
の期間中にデータの読み出しが全くできなくなるものに
比べ、このような不要な期間をなくすことが可能となり
、半導体記憶装置としての性能の低下を防止でき、かか
る半導体記憶装置を使用したデータ処理装置の運転効率
を高めることができる。Therefore, in this way, if the Nth bit of DRAMll-1 to 11-64 that holds each bit of 64-bit data is lost due to refresh, the remaining 63 bits of parity are used to find the value of this bit. and the overall parity, and if they match, the lost bit is 0, and if they do not match, the lost bit is 1, otherwise the relationship between data and parity does not hold, and a mismatch is detected. If it is, the DRA is being refreshed.
Invert the data of M and write it to DRAMll-1 to 11-64.
This allows the data to be output as correct 64-bit data, compared to the conventional system in which all DRAMs are refreshed at the same time when the NoriFresini control signal is generated, making it impossible to read data at all during this period. , it is possible to eliminate such unnecessary periods, it is possible to prevent the performance of the semiconductor memory device from deteriorating, and it is possible to increase the operating efficiency of a data processing device using such a semiconductor memory device.

また、フレッシュ期間に入りでも、アクセス要求が待さ
れることがなくなることから、かかる要求を実行させる
ためのアクセス制御回路を簡単なものにすることもでき
る。Further, since no access request is kept waiting even in the fresh period, the access control circuit for executing such a request can be simplified.

次に、本発明の他の実施例を説明する。Next, another embodiment of the present invention will be described.

上述した実施例は、リフレッシュ期間中でのデータの読
み出しを可能にしたもので、データの書き込みについて
は何等述べていないが、同他の実施例では、リフレッシ
ュ期間中でのデータの書き込みも可能にしたものである
。The above-mentioned embodiments enable data to be read during the refresh period and do not mention anything about data writing; however, other embodiments also enable data to be written during the refresh period. This is what I did.

第５図も、本発明を６４ビット幅の半導体記憶装置に適
用した場合の回路構成図で、第１図と同一部分には同符
号を付して示している。FIG. 5 is also a circuit configuration diagram when the present invention is applied to a 64-bit wide semiconductor memory device, and the same parts as in FIG. 1 are designated by the same reference numerals.

この場合、上位装置１２より書き込みデータ１０１とし
て与えられる１語６４ビット幅データの各ビットは、Ｄ
ＲＡＭＩＩ−１，１１−２、・・・１１−６４に与えら
れると同時に、符号生成部２１に与えられるようになっ
ている。In this case, each bit of one word 64-bit width data given as write data 101 from the host device 12 is D
It is provided to the code generation unit 21 at the same time as it is provided to the RAM II-1, 11-2, . . . 11-64.

この符号生成部２１は、１語６４ビット幅のデータを書
込む際に、そのデータに相当する所定の符号をチエツク
ビットとして生成するもので、ここでは書き込み時の１
ビット喪失を検出訂正し、読み出し時もう１ビット喪失
の訂正を可能ならしめるにビット幅の符号、つまり、ハ
ミング距離が４のＳ　Ｅ　Ｃ−Ｄ　Ｅ　Ｄ　（Ｓｉｎｇ
ｌｅ−Ｅｒｒｏｒ　Ｃｏｒｒｅｃｔｌｏｎａｎｄ　Ｄｏ
ｕｂｌｅ−Ｅｒｒｏｒ　Ｄｅｔｅｃｔｉｏｎ）符号が用
いられる。This code generation unit 21 generates a predetermined code corresponding to the data as a check bit when writing data with a width of 64 bits per word.
A code with a bit width, that is, a S
le-Error Correct and Do
Error Detection) code is used.

かかる５ＥＣ−ＤＥＤ符号は、データ書き込み時の１ビ
ット喪失をエラービットとして取り扱い、データ読み出
し時に、符号のＳＥＣ機能を用いて検出訂正可能とし、
一方、読み出し時の１ビット喪失は、符号のＤＥＤ機能
を用いて検出訂正可能としたものである・。Such a 5EC-DED code handles the loss of one bit during data writing as an error bit, and allows detection and correction using the code's SEC function when reading data.
On the other hand, the loss of one bit during reading can be detected and corrected using the code's DED function.

符号生成部２１のにビット幅のチエツクビットは、ＤＲ
ＡＭ２２−１〜２２−Ｋに与えられ保持されるようにな
っている。The bit width check bit of the code generation unit 21 is DR
It is provided to AM22-1 to AM22-K and held there.

ＤＲＡＭＩＩ−１〜１１−６４およびＤＲＡＭ２２−１
〜２２−には、リフレッシュ制御部１５のリフレッシュ
制御信号１０２により１つずつ相異なるタイミングでリ
フレッシュが実行される。また、アクセス制御部１６の
読み出し／書き込み制御信号１０３によりＤＲＡＭｌｌ
−１〜１１−６４およびＤＲＡＭ２２−１〜２２−にの
データの読み出し、書き込みが行われる。DRAM II-1 to 11-64 and DRAM22-1
~22-, refresh is executed one by one at different timings by the refresh control signal 102 of the refresh control unit 15. In addition, the read/write control signal 103 of the access control unit 16 causes the DRAMll
-1 to 11-64 and DRAMs 22-1 to 22- are read and written.

そして、これらＤＲＡＭｌｌ　−１〜１１−６４および
ＤＲＡＭ２２−１〜２２−ｋに保持されたデータは、検
出訂正部２３に送られる。The data held in these DRAMs 11-1 to 11-64 and DRAMs 22-1 to 22-k are sent to the detection and correction section 23.

この検出訂正部２３は、データ読み出し時にＤＲＡＭＩ
Ｉ−１〜１１−６４の中でリフレッシュ中のＤＲＡＭが
保持しているビットを喪失ビットとして、読み出しデー
タの他のビットとＤＲＡＭ２２−１〜２２−ｋから読み
出したデータに対応する符号から喪失ビットを訂正する
とともに、読み出しデータの書き込み時にリフレッシュ
動作中であるＤＲＡＭが保持しているビットを書き込み
時喪失ビットとして、読み出しデータの他のビットとＤ
ＲＡＭ２２−１〜２２−ｋからの読み出しデータに対応
する符号から検出訂正するようにしている。This detection correction unit 23 detects the DRAM when reading data.
The bit held by the DRAM being refreshed among I-1 to 11-64 is considered a lost bit, and the lost bit is determined from the other bits of the read data and the code corresponding to the data read from DRAM22-1 to 22-k. At the same time, the bit held by the DRAM that is in the refresh operation at the time of writing the read data is treated as a lost bit during writing, and the bit is
Detection and correction is performed starting from the code corresponding to the read data from the RAMs 22-1 to 22-k.

ここで、検出訂正部２３は、第６図に示すように構成し
ている。Here, the detection and correction section 23 is configured as shown in FIG.

図において、２３１はリフレッシュ制御部１５から送ら
れてくるリフレッシュ中のビット番号をデコードするデ
コード回路、２３’２−１〜２３２−　（６４＋ｋ）は
デコード回路２３１でデコードされたビットデータの反
転を行う反転−回路、２３３．２３４は各々ＤＲＡＭか
ら読み出されたデータとリフレッシュ中のビットを反転
したデータに対する、５ＥＣ−ＤＥＤ符号検出訂正回路
、２３５はダブルエラーが起こっていない方を調べる組
み合わせ回路、２３６は組み合わせ回路２３５の指示に
したがって５ＥＣ−ＤＥＤ符号検出訂正回路２３３．２
３４の出力を選択するデータセレクタである。In the figure, 231 is a decoding circuit that decodes the bit number being refreshed sent from the refresh control unit 15, and 23'2-1 to 232- (64+k) inverts the bit data decoded by the decoding circuit 231. 233 and 234 are 5EC-DED code detection and correction circuits for the data read from the DRAM and the bit-inverted data being refreshed, respectively; 235 is a combination circuit for checking which side has not caused a double error; 236 is the 5EC-DED code detection and correction circuit 233.2 according to the instruction of the combinational circuit 235.
This is a data selector that selects 34 outputs.

なお、ＤＲＡＭＩＩ−１〜６４およびＤＲＡＭ２２−１
〜２２−にはリフレッシュ制御部１５とアクセス制御部
１６から同時に制御信号を受は取った場合には、リフレ
ッシュ制御部１５の動作をするものとする。In addition, DRAM II-1 to DRAM II-64 and DRAM22-1
In ~22-, when control signals are received from the refresh control unit 15 and the access control unit 16 at the same time, the refresh control unit 15 operates.

次に、このように構成した実施例の動作を説明する。Next, the operation of the embodiment configured as described above will be explained.

この場合、通常のアクセス期間およびリフレッシュ期間
中のデータ読み出し期間での動作は、上述した実施例と
同様なのでここでの説明は省略する。In this case, the operations during the normal access period and the data read period during the refresh period are the same as those in the above-described embodiment, and therefore will not be described here.

次に、リフレッシュ期間中のデータ書き込みの場合は、
まず、リフレッシュ制御部１５よりＤＲＡＭｌｌ−１〜
１１−６４およびＤＲＡＭ２２−１〜２２−ｋに対して
１つずつ相異なるタイミングでリフレッシュ制御信号が
発生する。Next, when writing data during the refresh period,
First, the refresh control unit 15 selects the DRAMll-1 to
Refresh control signals are generated for each of DRAMs 11-64 and DRAMs 22-1 to 22-k at different timings.

この制御信号を受けて各ＤＲＡＭ１１＝１〜１１−６４
およびＤＲＡＭ２２−１〜２２−にで各々が担当するビ
ットおよび符号ビットのリフレッシュが実行される。In response to this control signal, each DRAM11=1 to 11-64
The bits and code bits each of the DRAMs 22-1 to 22- are responsible for are refreshed.

そして、このリフレッシュ期間中に上位装置１２からデ
ータ書き込み要求１０４があると、アクセス制御部１６
よりＤＲＡＭＩＩ−１〜１１−６４およびＤＲＡＭ２２
−１〜２２−ｋに対してデータ書き込みの制御信号１０
３が出力される。この制御信号を受けて、リフレッシュ
制御部１５のリフレッシュ制御信号１０２を受けていな
いＤＲＡＭＩＩ−１〜１１−６４およびＤＲＡＭ２２−
１〜２２−には、各々が担当するビットおよび符号ビッ
トのデータラインからのデータを書き込むようになる。When a data write request 104 is received from the host device 12 during this refresh period, the access control unit 16
From DRAM II-1 to 11-64 and DRAM22
-1 to 22-k data write control signal 10
3 is output. In response to this control signal, the DRAM II-1 to DRAM II-11-64 and DRAM 22- which have not received the refresh control signal 102 of the refresh control unit 15
1 to 22- are written with data from the data line of the bit and sign bit that each corresponds to.

なお、リフレッシュ制御部１５からリフレッシュ制御信
号１０２を受けたＤＲＡＭはリフレッシュが優先して実
行される。Note that the DRAM that receives the refresh control signal 102 from the refresh control unit 15 is refreshed with priority.

ここで、ＤＲＡＭｌｌ−１〜１１−６４およびＤＲＡＭ
２２−１〜２２−には、リフレッシュ制御部１５の１つ
ずつに相異なるタイミングのリフレッシュ制御信号１０
２によりリフレッシュが行われ、このリフレッシュが行
われているＤＲＡＭを除く他のＤＲＡＭには、各々が担
当するデータビットおよび符号ビットが書き込まれるの
で、このデータ書き込み時のビット喪失は、１と・ソト
に抑えられる。Here, DRAMll-1 to 11-64 and DRAM
22-1 to 22- are provided with refresh control signals 10 having different timings for each of the refresh control units 15.
Refreshing is performed by 2, and the data bits and code bits that each DRAM is in charge of are written to the other DRAMs except the DRAM being refreshed, so bit loss when writing data is equal to 1 and soto. can be suppressed to

一方、ＤＲＡＭｌｌ−１〜１１−６４に１語６４ビット
幅のデータが書き込まれると同時に、符号生成部２１よ
りデータの書き込み時の１ビット喪失が検出訂正され、
データ読み出し時に、もう１ビット喪失の訂正を可能な
らしめるにビ・ソト幅の符号が生成される。On the other hand, at the same time that data of 64-bit width per word is written to DRAMll-1 to 11-64, the code generation unit 21 detects and corrects the loss of 1 bit during data writing.
When reading data, a code is generated that is wide enough to allow correction of one more lost bit.

そして、このようにして書き込まれたデータビットおよ
び符号ビットが読み出される際に、ＤＲＡＭから出力さ
れるデータビットおよび符号ビットと、リフレッシュ制
御部１５より知らされるリフレッシュ中のＤＲＡＭのビ
ット位置から、検出訂正部２３で、データ書き込み時に
リフレッシュ中のＤＲＡＭのデータと、データ読み出し
時にリフレッシュ中のＤＲＡＭのデータが求められ、上
位装置１２へ正しいデータが読み出しデータ１０５とし
て出力できるようになる。つまり、ＤＲＡＭｌｌ−１〜
１１−６４に１語６４ビット幅のデータが書き込まれる
と、これと同時に、符号生成部２１よりデータの書き込
み時の１ビット喪失を検出訂正し、読み出し時もう１ビ
ット喪失の訂正を可能ならしめるにビット幅の符号が、
ハミング距離が４の５ＥＣ−ＤＥＤ符号として生成され
、ＤＲＡＭ２２−１〜２２−ｋに書き込まれる。When the data bits and code bits written in this way are read out, detection is performed based on the data bits and code bits output from the DRAM and the bit position of the DRAM that is being refreshed as notified by the refresh control unit 15. The correction unit 23 determines the data in the DRAM that is being refreshed when writing data and the data in the DRAM that is being refreshed when reading data, so that correct data can be output as read data 105 to the host device 12. In other words, DRAMll-1~
When data with a width of 64 bits per word is written to 11-64, at the same time, the code generation unit 21 detects and corrects the loss of 1 bit when writing the data, and makes it possible to correct the loss of another bit when reading the data. The sign of the bit width is
A 5EC-DED code with a Hamming distance of 4 is generated and written to the DRAMs 22-1 to 22-k.

これらＤＲＡＭＩＩ−１〜１１−６４およびＤＲＡＭ２
２−１〜２２−にのデータは、検出訂正部２３め５ＥＣ
−ＤＥＤ符号検出訂正回路２３３．２３４にそれぞれ送
られる。この場合、５ＥＣ−ＤＥＤ符号検出訂正回路２
３４については、リフレッシュ制御部１５から送られて
くるりフレッシュ中ビット番号をデコードするデコード
回路２３１の出力に応じてデータ読み出し時リフレッシ
ュ中ＤＲＡＭのビットを反転して与えている。そして、
これら５ＥＣ−ＤＥＤ符号検出訂正回路２３３．２３４
によりデータ書き込み時の１ビットの喪失は、これをエ
ラービットとして取り扱い、データ読み出し時に、この
符号のＳＥＣ機能を用いて検出訂正し、さらに、データ
読み出し時の１ビット喪失は、この符号のＤＥＤ機能を
用いて、読み出し時リフレッシュ中のＤＲＡＭのビット
位置が１であるデータと０であるデータの両方の検出訂
正が試みられ、ここでダブルエラーが起こっていないこ
とを組み合わせ回路２３５で調べ、ダブルエラーが起き
ない方の訂正データをデータセレクタ２３６を通して選
ぶことにより正しい出力が得られるようになる。These DRAM II-1 to 11-64 and DRAM2
The data from 2-1 to 22- is sent to the detection correction unit 23rd 5EC.
-DED code detection and correction circuits 233 and 234, respectively. In this case, 5EC-DED code detection and correction circuit 2
Regarding No. 34, the bits of the refresh DRAM are inverted when reading data in accordance with the output of the decoding circuit 231 that decodes the refresh bit number sent from the refresh control unit 15. and,
These 5EC-DED code detection and correction circuits 233.234
Therefore, when one bit is lost when writing data, it is treated as an error bit, and when reading data, it is detected and corrected using the SEC function of this code.Furthermore, when one bit is lost when reading data, it is detected and corrected using the DED function of this code. is used to detect and correct both data whose bit position is 1 and data whose bit position is 0 in the DRAM during refresh at the time of reading, and the combinational circuit 235 checks that a double error has not occurred. Correct output can be obtained by selecting corrected data that does not occur through the data selector 236.

なお、５ＥＣ−ＤＥＤ符号には“ＥＲＲＯＲ−ＣＯＮＴ
ＲＯＬＣＯＤＥＩＮＧ　ＦＯＲＣＯＭＰＵＴＥＲＳＹＳ
ＴＥＭ　　：　Ｔ、Ｒ，Ｎ、ＲＡＯ／Ｅ、ＦＵＪＩＷＡ
ＲＡ著ＰＲＥＮＴＩＣＥ　ＨＡＬＬ社刊”で述べられて
いるようなものが考えられており、符号生成部２１およ
び検出訂正回路２３３．２３４については、その著書に
詳しいので、ここでは詳述しない。Note that the 5EC-DED code includes “ERROR-CONT”.
ROLCODEING FOR COMPUTERSYS
TEM: T, R, N, RAO/E, FUJIWA
The code generator 21 and the detection/correction circuits 233 and 234 are described in detail in that book, so they will not be described in detail here.

したがって、このようにすればＤＲＡＭＩ　１−１〜１
１−６４に１語６４ビット幅のデータを書き込むと同時
に、符号生成部２１よりデータの書き込み時の１ビット
喪失を検出訂正し、データ読み出し時に、もう１ビット
喪失の訂正を可能ならしめるにビット幅の符号を生成し
、このようにして書き込まれたデータビットおよび符号
ビットを読み出すのに、ＤＲＡＭＩ　１−１〜１１−６
４から出力されるデータビットおよび符号化されたビッ
トと、リフレッシュ制御部１５より知らされるリフレッ
シュ中のＤＲＡＭのビット位置から、データ書き込み時
リフレッシュ中のＤＲＡＭのデータおよびデータ読み出
し時リフレッシュ中のＤＲＡＭのデータを求めることが
できるので、リフレッシュ期間中でもデータの書き込み
および読み出しを行うことができるようになり、上述し
た実施例と同様な効果を期待することができるようにな
る。Therefore, if you do this, DRAMI 1-1~1
At the same time when writing data with a width of 64 bits per word to 1-64, the code generator 21 detects and corrects the loss of 1 bit when writing the data, and when reading the data, it detects and corrects the loss of 1 bit. DRAMI 1-1 to 11-6 are used to generate the width code and read the data bits and code bits written in this way.
4 and the bit position of the DRAM being refreshed that is informed by the refresh control unit 15, the data of the DRAM being refreshed when writing data and the data of the DRAM being refreshed when reading data are calculated. Since data can be obtained, data can be written and read even during the refresh period, and the same effects as in the embodiments described above can be expected.

なお、本発明は、上記実施例にのみ限定されず、要旨を
変更しない範囲で適宜変形して実施できる。Note that the present invention is not limited to the above-mentioned embodiments, but can be implemented with appropriate modifications within the scope without changing the gist.

例えば、上述した実施例では、ガロア体ＧＦ　（２）の
上でデータを考えていた、つまりＤＲＡＭを１つずつリ
フレッシュする場合を述べたが、複数個ずつリフレッシ
ュする場合にもＧＦ（２”）のガロアたいを考えること
により本発明を適用することができる。For example, in the above-mentioned embodiment, data was considered on the Galois field GF (2), that is, the case where DRAMs were refreshed one by one, but GF (2”) is also used when refreshing multiple DRAMs one by one. The present invention can be applied by considering the Galois equation.

［発明の効果］本発明によれば、Ｎビット幅のデータの各ビットを保持
するＤＲＡＭで構成されるデータ記憶手段のＭ番目のＤ
ＲＡＭのビットがリフレッシュにより喪失されると、こ
のビットの値を求めるために残りビット分のデータと、
予めデータ記憶手段に書き込まれるＮビット幅のデータ
に相当する所定の符号との不一致が検出されると、リフ
レッシュ中のＤＲＡＭのデータを反転することにより、
正しいＮビットデータを出力できるようになるので、リ
フレッシュ期間中でもデータの読み出しができ、性能の
低下を軽減できるとともに、リフレッシュにより読み出
し要求が待たされることもなくなり、上位装置の半導体
記憶装置へのアクセス制御回路を簡単にすることも可能
になる。[Effects of the Invention] According to the present invention, the M-th D
When a bit of RAM is lost due to refresh, in order to find the value of this bit, the remaining bits of data and
When a mismatch with a predetermined code corresponding to N-bit width data written in advance in the data storage means is detected, by inverting the data in the DRAM that is being refreshed,
Since correct N-bit data can be output, data can be read even during the refresh period, reducing performance degradation, and read requests no longer have to wait due to refresh, making it easier to control access to semiconductor memory devices in host devices. It also becomes possible to simplify the circuit.

また、本発明によれば、データ読み出し時にリフレッシ
ュ動作中のＤＲＡＭを含むデータ記憶手段からのデータ
と符号記憶手段の符号データからデータ読み出し時リフ
レッシュ動作中のＤＲＡＭに対応するデータの訂正が可
能となり、また、この読み出しデータの書き込み時にリ
フレッシュ動作中のＤ　ＲＡ　Ｍを含むデータ記憶手段
からのデータと符号記憶手段の符号データからデータの
書き込み時リフレッシュ動作中のＤＲＡＭに対応するデ
ータの訂正が可能になるので、リフレッシュ期間中でも
データの書き込みおよび読み出しをそれぞれ行うことが
できるようになるので、リフレッシュ期間中でもデータ
の読み出しは勿論、データの書き込みもできるようにな
り、上述と同様に、性能の低下を軽減できるとともに、
リフレッシュによりデータの書き込み、読み出し要求が
待たされることもなくなり、上位装置の半導体記憶装置
へのアクセス制御回路を簡単にすることができる。Further, according to the present invention, it is possible to correct data corresponding to the DRAM in the refresh operation at the time of data read from the data from the data storage means including the DRAM in the refresh operation at the time of data read and the code data of the code storage means, Furthermore, when writing this read data, it is possible to correct data corresponding to the DRAM that is undergoing a refresh operation when writing data from the data from the data storage means including the DRAM that is undergoing a refresh operation and the code data of the code storage means. Therefore, it becomes possible to write and read data respectively during the refresh period, so it becomes possible to read and write data even during the refresh period, and as mentioned above, it is possible to reduce performance degradation. With,
Refreshing eliminates the need to wait for data write and read requests, and it is possible to simplify the access control circuit for the semiconductor memory device of the host device.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は、本発明の一実施例の回路構成を示すブロック
図、第２図は、同実施例に用いられるリフレッシニ制御
部の回路構成を示すブロック図、第２３図は、同実施例
に用いられる訂正部の回路構成を示すブロック図、第４
図は、同実施例の動作を説明するためのタイミングチャ
ート、第５図は、本発明の他の実施例の回路構成を示す
ブロック図、第６図は、同地の実施例に用いられる検出
訂正部の回路構成を示すブロック図、第７図は、従来の
半導体記憶装置の一例を示すブロック図、第８図は、同
装置の動作を説明するためのタイミングチャートである
。１１−１〜１１−６４．１４・・・ＤＲＡＭ。１２・・・上位装置、１３．２１・・・符号生成装置、
１５・・・リフレッシニ制御部、１６・・・アクセス制
御部、１７・・・訂正部、２３・・・検出訂正部。出願人代理人　弁理士　鈴江武彦箪画FIG. 1 is a block diagram showing the circuit configuration of an embodiment of the present invention, FIG. 2 is a block diagram showing the circuit configuration of a reflexini control section used in the embodiment, and FIG. Block diagram showing the circuit configuration of the correction unit used, No. 4
The figure is a timing chart for explaining the operation of the same embodiment, FIG. 5 is a block diagram showing the circuit configuration of another embodiment of the invention, and FIG. 6 is a detection diagram used in the same embodiment. FIG. 7 is a block diagram showing the circuit configuration of the correction section, FIG. 7 is a block diagram showing an example of a conventional semiconductor memory device, and FIG. 8 is a timing chart for explaining the operation of the device. 11-1 to 11-64.14...DRAM. 12... Upper device, 13.21... Code generation device,
15... Reflexini control unit, 16... Access control unit, 17... Correction unit, 23... Detection and correction unit. Applicant's agent Patent attorney Illustration by Takehiko Suzue

Claims

【特許請求の範囲】[Claims]

（１）フレッシュ動作が必要なＮ個の１ビット幅ＤＲＡ
Ｍから構成されるデータ記憶手段と、このデータ記憶手
段に書き込まれるＮビット幅のデータに相当する所定の
符号を生成する符号生成手段と、この符号生成手段より生成された符号データを保持する
ＤＲＡＭから構成される符号記憶手段と上記データ記憶
手段および符号記憶手段を構成する各ＤＲＡＭのリフレ
ッシュを少なくとも１つずつ相異なるタイミングで実行
させるリフレッシュ制御手段と、上記データ記憶手段および符号記憶手段を構成する各Ｄ
ＲＡＭのデータ読み出しを実行させるアクセス手段と、このアクセス手段により読み出されるリフレッシュ動作
中ＤＲＡＭを含むデータ記憶手段からのデータと上記符
号記憶手段からの符号データの不一致を検出すると上記
リフレッシュ動作中ＤＲＡＭに対応するデータを反転さ
せた上記記憶手段からのＮビット幅データを出力する訂
正手段とを具備したことを特徴とする半導体記憶装置。(1) N 1-bit wide DRAs that require fresh operation
M data storage means, code generation means that generates a predetermined code corresponding to N-bit width data written to the data storage means, and a DRAM that holds the code data generated by the code generation means. a refresh control means for executing at least one refresh of each DRAM constituting the data storage means and the code storage means at different timings; and a refresh control means comprising the data storage means and the code storage means. Each D
an access means for reading data from the RAM; and when detecting a mismatch between the data read by the access means from the data storage means including the DRAM during the refresh operation and the code data from the code storage means, the access means corresponds to the DRAM during the refresh operation. and correction means for outputting N-bit width data from the storage means which is an inversion of the data.

（２）リフレッシュ動作が必要なＮ個の１ビット幅ＤＲ
ＡＭから構成されるデータ記憶手段と、このデータ記憶
手段に書き込まれるＮビット幅のデータのデータ書き込
み時の１ビット喪失を検出訂正するとともに読み出し時
のもう１ビット喪失を訂正するための所定ビット幅の符
号を生成する符号生成手段と、この符号生成手段より生成された所定ビット幅の符号デ
ータを保持するＤＲＡＭから構成される符号記憶手段と
、上記データ記憶手段および符号記憶手段を構成する各Ｄ
ＲＡＭのリフレッシュを少なくとも１つずつ相異なるタ
イミングで実行させるリフレッシュ制御手段と、上記データ記憶手段および符号記憶手段を構成する各Ｄ
ＲＡＭへのデータの書き込み読み出しを実行させるアク
セス手段と、データ読み出し時にリフレッシュ動作中のＤＲＡＭが保持しているビットを喪失ビットとして読み
出すとともにこの喪失ビットを含む上記データ記憶手段
のデータとこのデータに対応する上記符号記憶手段の符
号データから上記データ読み出し時リフレッシュ動作中
のＤＲＡＭに対応するデータを訂正するとともに該読み
出しデータの書き込み時にリフレッシュ動作中のＤＲＡ
Ｍが保持しているビットを喪失ビットとして読み出すと
ともにこの喪失ビットを含む上記データ記憶手段のデー
タとこのデータに対応する上記符号記憶手段の符号デー
タから上記データの書き込み時リフレッシュ動作中のＤ
ＲＡＭに対応するデータを検出訂正する検出訂正手段と
を具備したことを特徴とする半導体記憶装置。(2) N 1-bit width DRs that require refresh operations
A data storage means constituted by an AM, and a predetermined bit width for detecting and correcting the loss of one bit during data writing and correcting the loss of another bit during reading of N-bit wide data written to the data storage means. code generation means for generating a code of , code storage means constituted by a DRAM that holds code data of a predetermined bit width generated by the code generation means, and each DRAM forming the data storage means and the code storage means.
refresh control means for executing at least one refresh of the RAM at different timings; and each D constituting the data storage means and code storage means.
an access means for writing and reading data to and from the RAM, and reading a bit held by the DRAM during a refresh operation at the time of data reading as a lost bit, and corresponding to data in the data storage means including the lost bit and this data. Corrects the data corresponding to the DRAM that is in the refresh operation when reading the data from the code data of the code storage means and corrects the data that corresponds to the DRAM that is in the refresh operation when the read data is written.
The bit held by M is read out as a lost bit, and the data in the data storage means including this lost bit and the code data in the code storage means corresponding to this data are read out from D during the refresh operation when writing the data.
1. A semiconductor memory device comprising: detection and correction means for detecting and correcting data corresponding to a RAM.