JPH04132084A - 半導体装置 - Google Patents
半導体装置Info
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- JPH04132084A JPH04132084A JP2252473A JP25247390A JPH04132084A JP H04132084 A JPH04132084 A JP H04132084A JP 2252473 A JP2252473 A JP 2252473A JP 25247390 A JP25247390 A JP 25247390A JP H04132084 A JPH04132084 A JP H04132084A
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- power supply
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- memory cell
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Landscapes
- Power Sources (AREA)
- Static Random-Access Memory (AREA)
- Direct Current Feeding And Distribution (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体装置に関し、特に、目的とする機能を
達成するために常時その構成回路のすべてを直接使用す
るわけではなく、時に応じ選択的に使用されたシされな
かったシする回路部分を有する構成の半導体装置に関す
る。
達成するために常時その構成回路のすべてを直接使用す
るわけではなく、時に応じ選択的に使用されたシされな
かったシする回路部分を有する構成の半導体装置に関す
る。
この種の装置として典型的々ものく半導体記憶装置があ
る。第7図にその一例を示す。同図において、1は行ア
ドレス入力端子、2は行アドレスデータ信号を増幅また
は反転するための行アドレスバッファ、3は行アドレス
データ信号を復号化するための行アドレスデコーダ、4
は列アドレス入力端子、5は列アドレスデータ信号を増
幅または反転するための列アドレスバッファ、6L列ア
ドレスデータ信号を復号化するための列アドレスデコー
ダである。1は情報を記憶するメモリセルがマトリクス
状に配列されたメモリセルアレイ、8はマルチプレクサ
、9は小振幅の読み出し電圧を感知増幅するセンスアン
プ、10はセンスアンプ9の出力をさらにこの半導体記
憶装置の外部に出力するレベルまで増幅するための出力
データバソファ、ト1は読比しデータ出力端子、12は
書込みデータ入力端子、13は書込みデータ信号を増幅
するための入力データバッファである。14はチップ選
択入力端子、15は読出し/書込み制御入力端子、16
はチップの選択/非選択とデータの読出し/書込みモー
ドに応じてセンスアンプ9、出力データバツファ1G、
書込みデータバッファ13などを制御する胱出し/書込
み制御回路である。
る。第7図にその一例を示す。同図において、1は行ア
ドレス入力端子、2は行アドレスデータ信号を増幅また
は反転するための行アドレスバッファ、3は行アドレス
データ信号を復号化するための行アドレスデコーダ、4
は列アドレス入力端子、5は列アドレスデータ信号を増
幅または反転するための列アドレスバッファ、6L列ア
ドレスデータ信号を復号化するための列アドレスデコー
ダである。1は情報を記憶するメモリセルがマトリクス
状に配列されたメモリセルアレイ、8はマルチプレクサ
、9は小振幅の読み出し電圧を感知増幅するセンスアン
プ、10はセンスアンプ9の出力をさらにこの半導体記
憶装置の外部に出力するレベルまで増幅するための出力
データバソファ、ト1は読比しデータ出力端子、12は
書込みデータ入力端子、13は書込みデータ信号を増幅
するための入力データバッファである。14はチップ選
択入力端子、15は読出し/書込み制御入力端子、16
はチップの選択/非選択とデータの読出し/書込みモー
ドに応じてセンスアンプ9、出力データバツファ1G、
書込みデータバッファ13などを制御する胱出し/書込
み制御回路である。
第8図に、第7図の半導体記憶装置のメモリセル周辺部
を示す。ここでは簡単のため2行2列の構成のものを示
している。第8図において、ZOa。
を示す。ここでは簡単のため2行2列の構成のものを示
している。第8図において、ZOa。
20bと216 、21bとはそれぞれ対応するビット
線対であり、22と23はワード線、241〜24dは
メモリセル、25m 、 25bと2sa 、 26b
は一端を電源端子(電圧Vce)1Bに他端をビット線
に接続されたビット線負荷である。27m 、 27b
と28m 、28bはマルチプレクサ8を構成するトラ
ンス7アゲトで、そのソースまたはドレインが入/出力
線(以後I10線という)対zsa 、 29bに共通
に接続すれており、センスアンプ9はこれらのI10線
対29m 、 29bの電位差を検出する。
線対であり、22と23はワード線、241〜24dは
メモリセル、25m 、 25bと2sa 、 26b
は一端を電源端子(電圧Vce)1Bに他端をビット線
に接続されたビット線負荷である。27m 、 27b
と28m 、28bはマルチプレクサ8を構成するトラ
ンス7アゲトで、そのソースまたはドレインが入/出力
線(以後I10線という)対zsa 、 29bに共通
に接続すれており、センスアンプ9はこれらのI10線
対29m 、 29bの電位差を検出する。
メモリセル24には、例えば第9図(a)に示すような
高抵抗負荷形Nチャネル(以後N−chという)MOS
メモリセルや、第9図伽)に示すような相補形MO8(
以後CMO8という)メモリ4ルが用いられる。第9図
(&) 、 (b)において、41m 、 41bはド
レインを記憶ノード45m 、 45bに、ゲートを互
いに他方のドレインに、ソースを接地端子19に接続し
たN−Chのドライバトランジスタ、428 、42b
はN−ehのアクセストランジスタ、431 、43b
は負荷抵抗、44m 、 44b Id Pチャネル形
(以後P−Chという) MOSFETである。
高抵抗負荷形Nチャネル(以後N−chという)MOS
メモリセルや、第9図伽)に示すような相補形MO8(
以後CMO8という)メモリ4ルが用いられる。第9図
(&) 、 (b)において、41m 、 41bはド
レインを記憶ノード45m 、 45bに、ゲートを互
いに他方のドレインに、ソースを接地端子19に接続し
たN−Chのドライバトランジスタ、428 、42b
はN−ehのアクセストランジスタ、431 、43b
は負荷抵抗、44m 、 44b Id Pチャネル形
(以後P−Chという) MOSFETである。
第1θ図に、センスアンプおよびI10線駆動回路50
を示す。センスアンプ9において、−対O差動入力N−
e hMO8FET 59 、60のソース端子はそれ
ぞれ共通に接続され、他端にはカレントミラー回路を構
成するP−ekMO8FET57,58のドレイン端子
がそれぞれ接続される。これらのMO8FETS7,5
8のゲート共通接続点にIIiMoSFl’l’ 5
Fと59との接続点が接続される。そして、ss、so
の接続点から増幅出力を得る。61はパワーダウン用N
−chMO8Fg丁である。また、メモリセル24の選
択用MO8F茸〒27,211の各ソースに接続された
一対のI10線29aおよび29bが、それぞれ一対の
能動負荷としてのN−ehMO8FET55,5gのソ
ース・ドレインを介して電源端子(Yec)1gに接続
される。51.52はトランスファゲート27.28か
らの接続端子である。
を示す。センスアンプ9において、−対O差動入力N−
e hMO8FET 59 、60のソース端子はそれ
ぞれ共通に接続され、他端にはカレントミラー回路を構
成するP−ekMO8FET57,58のドレイン端子
がそれぞれ接続される。これらのMO8FETS7,5
8のゲート共通接続点にIIiMoSFl’l’ 5
Fと59との接続点が接続される。そして、ss、so
の接続点から増幅出力を得る。61はパワーダウン用N
−chMO8Fg丁である。また、メモリセル24の選
択用MO8F茸〒27,211の各ソースに接続された
一対のI10線29aおよび29bが、それぞれ一対の
能動負荷としてのN−ehMO8FET55,5gのソ
ース・ドレインを介して電源端子(Yec)1gに接続
される。51.52はトランスファゲート27.28か
らの接続端子である。
次に動作について、第11図の動作タイミング図を参照
し説明する。同図においてム□はアドレスバッファに入
力するアドレスデータ信号、ム(III?はアドレスバ
ッファ出力、WLはワード線の電位、IloはI10線
の電位、Sム。、?はセンスアンプ出力、D、II?は
データ出力を示す。例えばメモリセル24&を選択する
場合には、行アドレス入力端子1から選択すべきメモリ
セル24Fが位置する行に対応した行アドレスデータ信
号が入力され、これによプメモリセル24mが接続され
たワード線22が選択(例えば、高)レベルにな夛、他
のワード線23は非選択(例えば、低)レベルにされる
。
し説明する。同図においてム□はアドレスバッファに入
力するアドレスデータ信号、ム(III?はアドレスバ
ッファ出力、WLはワード線の電位、IloはI10線
の電位、Sム。、?はセンスアンプ出力、D、II?は
データ出力を示す。例えばメモリセル24&を選択する
場合には、行アドレス入力端子1から選択すべきメモリ
セル24Fが位置する行に対応した行アドレスデータ信
号が入力され、これによプメモリセル24mが接続され
たワード線22が選択(例えば、高)レベルにな夛、他
のワード線23は非選択(例えば、低)レベルにされる
。
同様にピット線の選択に関して奄、列アドレス入力端子
4から選択すべきメモリセル24&とそのメモリセル2
4&が接続されたビット線対zoa 、 20bとが位
置する列に対応した列アドレスデータ信号が入力され、
そのビット線対zoa 、 20bに接続されたトラン
スフアゲ−) 27m 、 27bのみが導通するので
、選択されたビット線対20m 、 20bのみがI
10線対29m 、 21bK接続され、他のビット線
対21m 、 21bti非選択となりI10線対zs
a 、29bから切夛離される。
4から選択すべきメモリセル24&とそのメモリセル2
4&が接続されたビット線対zoa 、 20bとが位
置する列に対応した列アドレスデータ信号が入力され、
そのビット線対zoa 、 20bに接続されたトラン
スフアゲ−) 27m 、 27bのみが導通するので
、選択されたビット線対20m 、 20bのみがI
10線対29m 、 21bK接続され、他のビット線
対21m 、 21bti非選択となりI10線対zs
a 、29bから切夛離される。
選択されたメモリセル24mの読み出し動作につき次に
説明する。いまメモリセルの記憶ノード45aが高レベ
ルであり、記憶ノード45bが低レベルであるとする。
説明する。いまメモリセルの記憶ノード45aが高レベ
ルであり、記憶ノード45bが低レベルであるとする。
この時、メモリセルの一方のドライバトランジスタ41
mは非導通状態にあ夛、他方のドライバトランジスタ4
1bは導通状態にある。
mは非導通状態にあ夛、他方のドライバトランジスタ4
1bは導通状態にある。
ワード線22が高レベルの選択された状態にあるから、
メモリセルのアクセストランジスタ42m。
メモリセルのアクセストランジスタ42m。
42bは共に導通状態にある。したがって、電源端子(
Wee)18→ビツト線負荷25b→ビツト線20b→
アクセストランジスタ42b→ドラ“イルトランジスタ
41b→接地端子1!9の経路に直流電流が発生する。
Wee)18→ビツト線負荷25b→ビツト線20b→
アクセストランジスタ42b→ドラ“イルトランジスタ
41b→接地端子1!9の経路に直流電流が発生する。
これに対し、他方の経路、電源端子(Wee)18→ビ
ツト線負荷258→ビツト線20a→アクセストランジ
スタ421→ドライバトランジスタ41a→接地趨子1
9の経路では、ドライバトランジスタ41&が非導通で
あるので直流電流は流れない。
ツト線負荷258→ビツト線20a→アクセストランジ
スタ421→ドライバトランジスタ41a→接地趨子1
9の経路では、ドライバトランジスタ41&が非導通で
あるので直流電流は流れない。
この時直流電流の流れない方のビット線20轟の電位は
、ビット線負荷ト2ンジスタzsa 、 25b 。
、ビット線負荷ト2ンジスタzsa 、 25b 。
26& 、 2@bのしきい値電圧をvthとすると〔
電源電位−Vth )となる。また、直流電流の流れる
方のビット線20bの電位は、ドライバトランジスタ4
1b 、アクセストランジスタ42bとビット線負荷2
5&との導通抵抗で抵抗分割されて、(電源電位−Vt
h)からノVだけ電位が低下し、〔電源電位−Vth−
)V〕になる。ζこでΔVは、ビット線振幅と呼ばれ、
通常50!IIV〜500mV程度であ夛、ビット線負
荷の大きさにより調整される。このビット線振幅はトラ
ンスフアゲ−) 27m 、 27bを介L? Ilo
線2!Im 、 2!b KILわれる。I10線2
88 、211bは予め〔電源電位−Vth ) 0電
位に設定されているので、〔電源電位−Vth )と〔
電源電位−vth−)V〕のそれぞれが、読み出し増幅
器の初段センスアンプ90両入力MOBFET5s。
電源電位−Vth )となる。また、直流電流の流れる
方のビット線20bの電位は、ドライバトランジスタ4
1b 、アクセストランジスタ42bとビット線負荷2
5&との導通抵抗で抵抗分割されて、(電源電位−Vt
h)からノVだけ電位が低下し、〔電源電位−Vth−
)V〕になる。ζこでΔVは、ビット線振幅と呼ばれ、
通常50!IIV〜500mV程度であ夛、ビット線負
荷の大きさにより調整される。このビット線振幅はトラ
ンスフアゲ−) 27m 、 27bを介L? Ilo
線2!Im 、 2!b KILわれる。I10線2
88 、211bは予め〔電源電位−Vth ) 0電
位に設定されているので、〔電源電位−Vth )と〔
電源電位−vth−)V〕のそれぞれが、読み出し増幅
器の初段センスアンプ90両入力MOBFET5s。
60のゲートに供給される。この場合、端子62からセ
ンスアンプ9に供給されるチップイネイブル(cg)信
号が高レベルとされて、パワーダウン用MO8FET!
1がオン状態と1k〕、センスアンプ9が動作状態とさ
れている。こO入力信号の差動信号〔)V〕が増幅され
て、センスアンプ9の不平衡出力信号として出力端子6
3から出力バッファ10に供給され、さらにそこで増幅
されてデータ出力端子11から読み出される。なお、胱
出しのjJI合Ka入力データバツフ713拡読出し/
書込み制御回路16によシ!10線対zsa 、 29
bを駆動しないようにされている。
ンスアンプ9に供給されるチップイネイブル(cg)信
号が高レベルとされて、パワーダウン用MO8FET!
1がオン状態と1k〕、センスアンプ9が動作状態とさ
れている。こO入力信号の差動信号〔)V〕が増幅され
て、センスアンプ9の不平衡出力信号として出力端子6
3から出力バッファ10に供給され、さらにそこで増幅
されてデータ出力端子11から読み出される。なお、胱
出しのjJI合Ka入力データバツフ713拡読出し/
書込み制御回路16によシ!10線対zsa 、 29
bを駆動しないようにされている。
書込みの場合には、低レベルに対応するデータを書き込
む側のビット線の電位を強制的に低電位に引き下げ、他
方のビット線の電位を高電位に引き上ける。例えば、メ
モリセル24mに反転データを書込むには、入力データ
バッファ13によシー方のI/Q線29&を低レベルに
、他方のIlo 線2Sbt高レベルにし、一方のビッ
トII zoaを低レベルに1他方のビット線20bを
高レベルにする。
む側のビット線の電位を強制的に低電位に引き下げ、他
方のビット線の電位を高電位に引き上ける。例えば、メ
モリセル24mに反転データを書込むには、入力データ
バッファ13によシー方のI/Q線29&を低レベルに
、他方のIlo 線2Sbt高レベルにし、一方のビッ
トII zoaを低レベルに1他方のビット線20bを
高レベルにする。
以上、説明を簡単にするために4ビツト構成の半導体記
憶装置に関して述べたが、現在の半導体記憶装置、例え
ば、スタチック劾1では100万以上のメモリセルの集
積化が実現されている。このような集積化は、半導体プ
ロ竜ス技術の進展によるトランジスタの微細化によって
達成されているが、微細化に伴い、その信頼性を確保す
るためトランジスタの動作電圧を低くする必要が生じて
きている。一方、装置に印加する電源電圧自体は従来(
例えば5V)のままとするのが、従来製品との整合性の
面よシ便利である。このために、例えばIIEKジャー
ナル オン ソリツドーステートサーキツツ24巻5号
の1173頁(IEEE JO−URNAL OF
80LID −5TATE CIRCUITS。
憶装置に関して述べたが、現在の半導体記憶装置、例え
ば、スタチック劾1では100万以上のメモリセルの集
積化が実現されている。このような集積化は、半導体プ
ロ竜ス技術の進展によるトランジスタの微細化によって
達成されているが、微細化に伴い、その信頼性を確保す
るためトランジスタの動作電圧を低くする必要が生じて
きている。一方、装置に印加する電源電圧自体は従来(
例えば5V)のままとするのが、従来製品との整合性の
面よシ便利である。このために、例えばIIEKジャー
ナル オン ソリツドーステートサーキツツ24巻5号
の1173頁(IEEE JO−URNAL OF
80LID −5TATE CIRCUITS。
VOL、24.No、5.O@t、1989.p117
3) K記載された降圧システム(Voltage −
Dawn Conv*−rsiom System)の
ように、外部から装置に供給された電源電圧を装置内部
で降圧する手法が提案されている。
3) K記載された降圧システム(Voltage −
Dawn Conv*−rsiom System)の
ように、外部から装置に供給された電源電圧を装置内部
で降圧する手法が提案されている。
第7図に示した半導体記憶装置にこの手法を適用した例
を第12図に示す。外部電源端子71から供給された電
源電圧を降圧する電圧変換回路T2およびその出力線7
2mを備え、行・列アドレスバッファ2,5などとメモ
リセルアレイ1などとでは印加される電源電圧のレベル
が異なっているを除いて、その構成および動作とも第7
図のものと基本的に全く同じである。なお、第7図社電
源系統を省略しであるが、電源端子18から各構成回路
に一様に電源電圧が供給されていることはいうまで亀な
い。
を第12図に示す。外部電源端子71から供給された電
源電圧を降圧する電圧変換回路T2およびその出力線7
2mを備え、行・列アドレスバッファ2,5などとメモ
リセルアレイ1などとでは印加される電源電圧のレベル
が異なっているを除いて、その構成および動作とも第7
図のものと基本的に全く同じである。なお、第7図社電
源系統を省略しであるが、電源端子18から各構成回路
に一様に電源電圧が供給されていることはいうまで亀な
い。
上述しえような半導体記憶装置においては、あるワード
線が選択されて高レベルとなった場合、そのワード線に
つながるメモリセルのアクセストランジスタはすべて導
通状態となる。例えば、第8図においてメモリセル24
m 、 24bがそれぞれ高レベルデータ、低レベルデ
ータを記憶しているものとして、メモリセル24aにア
クセスする場合、ワード線22が選択されることによシ
、電源端子(Yec)18=ビツト線負荷25b→ビツ
ト! 20b→アクセストランジスタ42b→ドライバ
トランジスタ41b→接地喝子19の経路に直流電流が
発生する。今、直接便用するメモリセルは24mのみで
あシ、メモリセル24bはと9あえず不要である。
線が選択されて高レベルとなった場合、そのワード線に
つながるメモリセルのアクセストランジスタはすべて導
通状態となる。例えば、第8図においてメモリセル24
m 、 24bがそれぞれ高レベルデータ、低レベルデ
ータを記憶しているものとして、メモリセル24aにア
クセスする場合、ワード線22が選択されることによシ
、電源端子(Yec)18=ビツト線負荷25b→ビツ
ト! 20b→アクセストランジスタ42b→ドライバ
トランジスタ41b→接地喝子19の経路に直流電流が
発生する。今、直接便用するメモリセルは24mのみで
あシ、メモリセル24bはと9あえず不要である。
しかし、ワード線22が選択されると、この最終的に選
択されないメモリセル24bKも、その構成上必然的に
電源端子(Vee)18→ビツト線負荷26a→ビツト
線211→アクセストランジスタ421→ドライバトラ
ンジスタ41.a→接地端子19の経路で電流が流れる
。逆にメモリセル24bにアクセスしたい場合も、メモ
リセル24bへのアクセスという最終的に達成したい機
能とは直接関係しない回路部分であるメモリセル24m
にメモリセル24bと同様の電流が流れてしまう。この
関係は、第12図のように電源電圧レベルを低く抑えた
ものにおいても全く同様である。
択されないメモリセル24bKも、その構成上必然的に
電源端子(Vee)18→ビツト線負荷26a→ビツト
線211→アクセストランジスタ421→ドライバトラ
ンジスタ41.a→接地端子19の経路で電流が流れる
。逆にメモリセル24bにアクセスしたい場合も、メモ
リセル24bへのアクセスという最終的に達成したい機
能とは直接関係しない回路部分であるメモリセル24m
にメモリセル24bと同様の電流が流れてしまう。この
関係は、第12図のように電源電圧レベルを低く抑えた
ものにおいても全く同様である。
この発明の目的は、上述したメモリセルアレイ1のよう
に、その構成回路のすべてを常に直接使用するわけでな
く、時に応じ選択的に使用される回路部分を有する半導
体装置において、各回路部分が直接使用される場合とそ
うでない場合とで同じような電流消費が行なわれるのを
防ぐことにある。
に、その構成回路のすべてを常に直接使用するわけでな
く、時に応じ選択的に使用される回路部分を有する半導
体装置において、各回路部分が直接使用される場合とそ
うでない場合とで同じような電流消費が行なわれるのを
防ぐことにある。
この発明は、外部から装置に供給される電源電圧を異な
るレベルの電圧に変換する電圧変換回路として、外部供
給電源電圧から相互にレベルの異なる複数の電圧を作成
する回路と、作成された各レベルの電圧を装置の各構成
回路に、時に応じその時に直接使用される回路部分とそ
の他の回路部分の少なくとも一部とでレベルが異なるよ
うに振シ分岐供給する回路とを備えた電圧変換回路を用
いたものである。
るレベルの電圧に変換する電圧変換回路として、外部供
給電源電圧から相互にレベルの異なる複数の電圧を作成
する回路と、作成された各レベルの電圧を装置の各構成
回路に、時に応じその時に直接使用される回路部分とそ
の他の回路部分の少なくとも一部とでレベルが異なるよ
うに振シ分岐供給する回路とを備えた電圧変換回路を用
いたものである。
その時に達成したい機能、例えば特定のメモリセルへの
アクセスに直接使用する回路部分にはそれに必要なレベ
ルの電圧を供給する一方、直接関係しない回路部分の全
部または少なくとも一部にはその回路部分が維持すべき
機能、例えば記憶データの保持を損わ、ない範囲で極力
低く抑えた電圧を供給することによシ(後者の回路部分
における消費電流が低減される。
アクセスに直接使用する回路部分にはそれに必要なレベ
ルの電圧を供給する一方、直接関係しない回路部分の全
部または少なくとも一部にはその回路部分が維持すべき
機能、例えば記憶データの保持を損わ、ない範囲で極力
低く抑えた電圧を供給することによシ(後者の回路部分
における消費電流が低減される。
以下、この発明の一実施例を図について説明する。
第1図はこの発明の一実施例を示す半導体記憶装置のブ
ロック図である。同図において、101は外部電源端子
11から供給される電源電圧を相互に異なる2レベルの
電圧に変換して電源端子1018゜101bに出力する
電圧変換回路、102m 、 102bはこれら2つの
変換電圧のうちいずれを端子101aに出力し、いずれ
を端子101bに出力するかを制御する信号がのる選択
信号線である。103はメモリセルアレイ、104はセ
ンスアンプでちゃ、その化第7図と同一符号を付した部
分は同一もしくは相当部分を示す。
ロック図である。同図において、101は外部電源端子
11から供給される電源電圧を相互に異なる2レベルの
電圧に変換して電源端子1018゜101bに出力する
電圧変換回路、102m 、 102bはこれら2つの
変換電圧のうちいずれを端子101aに出力し、いずれ
を端子101bに出力するかを制御する信号がのる選択
信号線である。103はメモリセルアレイ、104はセ
ンスアンプでちゃ、その化第7図と同一符号を付した部
分は同一もしくは相当部分を示す。
第2図に電圧変換回路101の構成例を示す。電源端子
101m 、 101bti、それぞれトランジスタ1
08m 、 108bのゲートおよびスイッチトランジ
スタ106& 、 106eを経由して、電圧レベル変
換トランジスタ群105m 、 105bに接続されて
いる。一方、トランジスタ108& 、 1◎8bのゲ
ートには、スイッチトランジスタ106m 、 106
eと並列にスイッチトランジスタ1G6b 、 1ai
dが接続されておシ、スイッチトランジスタ1osa
、 106eのゲートがインバータtora 、 1G
7bを介して制御信号線102m、102bに接続され
るのに対し、スイッチトランジスタ106b 、 10
6dは制御信号線1021 、102bに直接接続され
ている。このため、制御信号jlt102&、102b
の信号によシ、スイッチトランジスタ106mト106
bあるいはtoseと10610オン・オフが相補的に
制御できる。
101m 、 101bti、それぞれトランジスタ1
08m 、 108bのゲートおよびスイッチトランジ
スタ106& 、 106eを経由して、電圧レベル変
換トランジスタ群105m 、 105bに接続されて
いる。一方、トランジスタ108& 、 1◎8bのゲ
ートには、スイッチトランジスタ106m 、 106
eと並列にスイッチトランジスタ1G6b 、 1ai
dが接続されておシ、スイッチトランジスタ1osa
、 106eのゲートがインバータtora 、 1G
7bを介して制御信号線102m、102bに接続され
るのに対し、スイッチトランジスタ106b 、 10
6dは制御信号線1021 、102bに直接接続され
ている。このため、制御信号jlt102&、102b
の信号によシ、スイッチトランジスタ106mト106
bあるいはtoseと10610オン・オフが相補的に
制御できる。
第3図に、メモリセルアレイ1030ビツト線負荷トラ
ンジスタzsa 、 25b 、 zsa 、 26b
と電圧変換回路101の電源端子to1m 、 101
bとの接続例を示す。第8図においてはビット線対2o
a 、 20bと21m 、 21bとはともに同一の
電源端子18に接続されていたのに対し、本実施例では
それぞれ異なったレベルの電圧が相補的に出力される電
源端子101aと101bとに分けて接続されている。
ンジスタzsa 、 25b 、 zsa 、 26b
と電圧変換回路101の電源端子to1m 、 101
bとの接続例を示す。第8図においてはビット線対2o
a 、 20bと21m 、 21bとはともに同一の
電源端子18に接続されていたのに対し、本実施例では
それぞれ異なったレベルの電圧が相補的に出力される電
源端子101aと101bとに分けて接続されている。
次に、動作について説明する。メモリセルアレイ中の1
個のメモリセルの読み出しおよび書き込みの各動作は、
以下に説明するビット線負荷トランジスタへの電源電圧
印加方法が異なる点を除いて、従来技術について先に説
明したところと全く同じである。したがって、ここでは
電源電圧印加方法に関して説明する。従来技術と同じく
、メモリセル24&を選択する場合には、行アドレス入
力端子1から選択すべきメモリセル24mが位置する行
に対応した行アドレスデータ信号が入力され、メモリセ
ル241が接続されたワード線22が選択(例えば高)
レベルになシ、他のワード線23は非選択(例えば低)
レベルにされる。同時に、列アドレスデコーダ6よシ、
ビット線負荷の電源端子の電位を制御する信号を発生す
る。具体的には、選択信号線102&を高レベルとし、
102bを低レベルとする。信号線102mが高レベル
であるのでスイッチトランジスタ10@bはオン、to
saはオフとなシ、電源端子1011 Kは外部電源端
子71からある電位(外部供給電源電圧をvecとし、
トランジスタ106b 、 1011mのしきい値電圧
をvth 1 。
個のメモリセルの読み出しおよび書き込みの各動作は、
以下に説明するビット線負荷トランジスタへの電源電圧
印加方法が異なる点を除いて、従来技術について先に説
明したところと全く同じである。したがって、ここでは
電源電圧印加方法に関して説明する。従来技術と同じく
、メモリセル24&を選択する場合には、行アドレス入
力端子1から選択すべきメモリセル24mが位置する行
に対応した行アドレスデータ信号が入力され、メモリセ
ル241が接続されたワード線22が選択(例えば高)
レベルになシ、他のワード線23は非選択(例えば低)
レベルにされる。同時に、列アドレスデコーダ6よシ、
ビット線負荷の電源端子の電位を制御する信号を発生す
る。具体的には、選択信号線102&を高レベルとし、
102bを低レベルとする。信号線102mが高レベル
であるのでスイッチトランジスタ10@bはオン、to
saはオフとなシ、電源端子1011 Kは外部電源端
子71からある電位(外部供給電源電圧をvecとし、
トランジスタ106b 、 1011mのしきい値電圧
をvth 1 。
Vth2とするとvth 1 +Vth2 )だけ落ち
た電位(Wee vth 1−Vth 2 ) fi
現われる。一方、を源端子101bにはレベル変換トラ
ンジスタ群105bのひとつのトランジスタのしきい値
電圧をVth3として、Vee 3 XVt113
vth I Vth 2の電位が発生する。
た電位(Wee vth 1−Vth 2 ) fi
現われる。一方、を源端子101bにはレベル変換トラ
ンジスタ群105bのひとつのトランジスタのしきい値
電圧をVth3として、Vee 3 XVt113
vth I Vth 2の電位が発生する。
このようにして、選択しないメモリセルに接続したビッ
ト線負荷の電位は、選択され九メモリセルに接続したビ
ット線負荷の電位より低く設定される。ここで、電源端
子101&に出力される電圧は所望の動作を実現する電
源電圧値、例えばMOSデバイスにおける電源電圧の下
限値近辺のvcc=4vとなるように、他方電源端子1
01bに出力される電圧はメモリセルに記憶したデータ
を破壊しない必要最小限の電源電圧値、例えばMOSデ
バイスにおける電源電圧Vee =2 Vとなるように
する。
ト線負荷の電位は、選択され九メモリセルに接続したビ
ット線負荷の電位より低く設定される。ここで、電源端
子101&に出力される電圧は所望の動作を実現する電
源電圧値、例えばMOSデバイスにおける電源電圧の下
限値近辺のvcc=4vとなるように、他方電源端子1
01bに出力される電圧はメモリセルに記憶したデータ
を破壊しない必要最小限の電源電圧値、例えばMOSデ
バイスにおける電源電圧Vee =2 Vとなるように
する。
ワード線22を高レベルとして選択した場合、選択され
たワード線上のメモリセルに接続したビット線対のいず
れかには、電源端子→ビット線負荷→ビット線→アクセ
ストランジスタ→ドライバトランジスタ→接地端子の経
路に直流電流が発生する。この直流電流の大きさは、電
源端子の電位に依存することは明らかである。したがっ
て、電源端子の電位を低減することは半導体記憶装置の
動作時に消費する電流低減にきわめて有効に働く。
たワード線上のメモリセルに接続したビット線対のいず
れかには、電源端子→ビット線負荷→ビット線→アクセ
ストランジスタ→ドライバトランジスタ→接地端子の経
路に直流電流が発生する。この直流電流の大きさは、電
源端子の電位に依存することは明らかである。したがっ
て、電源端子の電位を低減することは半導体記憶装置の
動作時に消費する電流低減にきわめて有効に働く。
書込みの場合にも、読み出し動作と同様にワード線で一
様に選択されたメモリセルのうち、最終的に選択するメ
モリセル以外のメモリセルに接続したビット線負荷トラ
ンジスタの電源電圧が選択するメモリセルのものと比較
して低く設定されることによって、電流低減に関して同
等の効果が得られる。
様に選択されたメモリセルのうち、最終的に選択するメ
モリセル以外のメモリセルに接続したビット線負荷トラ
ンジスタの電源電圧が選択するメモリセルのものと比較
して低く設定されることによって、電流低減に関して同
等の効果が得られる。
本実施例では、同一のワード線上のメモリセル、例えば
24&と24bに対し各個独立に異なるレベルの電源電
圧が印加されるように構成したが、例えば第4図に示す
ように同一のワード線につながるメモリセルが多数ある
メモリセルアレイにおいて、それらのメモリセル、例え
ば24m 、 24b 、 24・。
24&と24bに対し各個独立に異なるレベルの電源電
圧が印加されるように構成したが、例えば第4図に示す
ように同一のワード線につながるメモリセルが多数ある
メモリセルアレイにおいて、それらのメモリセル、例え
ば24m 、 24b 、 24・。
24f等をグループ分けし、同一グループ内には同じ電
源電圧を印加する構成としてもよい。
源電圧を印加する構成としてもよい。
また、電圧変換回路101の端子101m 、 101
bから出力される異なつ友レベルの電圧をメモリセルア
レイ103の電源電圧として使用する場合について説明
したが、これに限定されるものではなく、例えばセンス
アンプ104に使用しても同様の効果が得られる。第5
図はその一例を示す。センスアンプ1◎4Aを使用(選
択)する場合には、その電源端子101mに出力される
電圧に対し使用(選択)しないセンスアンプ104Bの
電源端子101bに出力される電圧の方を低く抑えるこ
とにより、そのセンスアンプにおいて消費される電流を
低減することができる。各センスアンプ自体は第10図
に示したMO8FET57〜611C対応するMO8F
IT104a〜104におよび104q 、 104r
からな9、その動作も同じである。なお第5図中に第1
θ図の対応部分の符号を並記した。
bから出力される異なつ友レベルの電圧をメモリセルア
レイ103の電源電圧として使用する場合について説明
したが、これに限定されるものではなく、例えばセンス
アンプ104に使用しても同様の効果が得られる。第5
図はその一例を示す。センスアンプ1◎4Aを使用(選
択)する場合には、その電源端子101mに出力される
電圧に対し使用(選択)しないセンスアンプ104Bの
電源端子101bに出力される電圧の方を低く抑えるこ
とにより、そのセンスアンプにおいて消費される電流を
低減することができる。各センスアンプ自体は第10図
に示したMO8FET57〜611C対応するMO8F
IT104a〜104におよび104q 、 104r
からな9、その動作も同じである。なお第5図中に第1
θ図の対応部分の符号を並記した。
多数のセンスアンプをもつ場合に、これらをグループ分
けし、同一グループ内に紘同じ電源電圧を印加するもの
としてもよい。第6図にその一例を示す。各センスアン
プ104ム、 104B 、 104C。
けし、同一グループ内に紘同じ電源電圧を印加するもの
としてもよい。第6図にその一例を示す。各センスアン
プ104ム、 104B 、 104C。
1040等は、MOSFET 104a 〜104pお
よび104a〜104マ等からなるが、第5図と同様に
第1θ図の対応部分の符号を並記し友。
よび104a〜104マ等からなるが、第5図と同様に
第1θ図の対応部分の符号を並記し友。
なお、これらのセンスアンプはカレントミラー形と呼ば
れるものであるが、この発明においてそれに限定される
ものでないことはもちろんである。
れるものであるが、この発明においてそれに限定される
ものでないことはもちろんである。
また、この発明は上述したような記憶装置に限らず、そ
の構成回路のすべてを常に直接使用するわけでなく、時
に応じ選択的に使用される回路部分を有する半導体装置
に同様に適用可能である。
の構成回路のすべてを常に直接使用するわけでなく、時
に応じ選択的に使用される回路部分を有する半導体装置
に同様に適用可能である。
以上説明したようにこの発明によれば、外部供給電源電
圧から相互に異なる複数の電圧を作成する回路と、その
各レベルの電圧を装置の各構成回路に対し、時に応じて
その時に直接使用される回路部分と他の回路部分の少な
くとも一部とでレベルが異なるように振り分は供給する
回路とを備えた電圧変換回路を用いたことにより、装置
全体O消費電流を低減することが可能となる効果を有す
る。
圧から相互に異なる複数の電圧を作成する回路と、その
各レベルの電圧を装置の各構成回路に対し、時に応じて
その時に直接使用される回路部分と他の回路部分の少な
くとも一部とでレベルが異なるように振り分は供給する
回路とを備えた電圧変換回路を用いたことにより、装置
全体O消費電流を低減することが可能となる効果を有す
る。
第1図はこの発明の一実施例を示す半導体記憶装置のブ
ロック図、第2図は電圧変換回路の構成例を示す回路図
、第3図および第4図はメモリセルアレイと電圧変換回
路との接続例を示す回路図、第5図および第6図紘セン
スアンプの構成例を示す回路図、第7図は従来例を示す
ブロック図、第8図ないし第1O図はそれぞれ各部の詳
細を示す回路図、第11図はその動作を示すタイミング
図、第12図は他の従来例を示すブロック図である。 201〜20d 、 21a 〜21d −−−−ビッ
ト線、22゜23・φ・・ワード線、241〜24h・
・・・メモリセル、11・・・・外部電源供給端子、1
01・争・・電圧変換回路、tota 、 101b・
・・・電源端子、102a、102b・・・・選択信号
線、104ム〜104D−−−−センスアンプ、105
m 、 105b ・・・・電圧変換レベルトランジス
タ群、1068〜1064・・・Oスイッチトランジス
タ、1oya 。 107b ・ ・・働インバータ。
ロック図、第2図は電圧変換回路の構成例を示す回路図
、第3図および第4図はメモリセルアレイと電圧変換回
路との接続例を示す回路図、第5図および第6図紘セン
スアンプの構成例を示す回路図、第7図は従来例を示す
ブロック図、第8図ないし第1O図はそれぞれ各部の詳
細を示す回路図、第11図はその動作を示すタイミング
図、第12図は他の従来例を示すブロック図である。 201〜20d 、 21a 〜21d −−−−ビッ
ト線、22゜23・φ・・ワード線、241〜24h・
・・・メモリセル、11・・・・外部電源供給端子、1
01・争・・電圧変換回路、tota 、 101b・
・・・電源端子、102a、102b・・・・選択信号
線、104ム〜104D−−−−センスアンプ、105
m 、 105b ・・・・電圧変換レベルトランジス
タ群、1068〜1064・・・Oスイッチトランジス
タ、1oya 。 107b ・ ・・働インバータ。
Claims (1)
- 目的とする機能を達成するために常にその構成回路の
すべてを直接使用するのでなく、時に応じ選択的に使用
される回路部分を有するとともに、外部から供給される
電源電圧を異なるレベルの電圧に変換して各構成回路に
供給する電圧変換回路を内蔵する半導体装置において、
電圧変換回路は、外部から供給される電源電圧から相互
にレベルの異なる複数の電圧を作成する回路と、作成さ
れた各レベルの電圧を各構成回路に、時に応じその時に
直接使用される回路部分とその他の回路部分の少なくと
も一部とでレベルが異なるように随時振り分け供給する
回路とを備えたことを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2252473A JPH04132084A (ja) | 1990-09-21 | 1990-09-21 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2252473A JPH04132084A (ja) | 1990-09-21 | 1990-09-21 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04132084A true JPH04132084A (ja) | 1992-05-06 |
Family
ID=17237872
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2252473A Pending JPH04132084A (ja) | 1990-09-21 | 1990-09-21 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04132084A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5644546A (en) * | 1992-09-11 | 1997-07-01 | Fujitsu Limited | MOS static RAM with improved soft error resistance; high-level supply voltage drop detection circuit and complementary signal transition detection circuit for the same; and semiconductor device with improved intersignal time margin |
-
1990
- 1990-09-21 JP JP2252473A patent/JPH04132084A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5644546A (en) * | 1992-09-11 | 1997-07-01 | Fujitsu Limited | MOS static RAM with improved soft error resistance; high-level supply voltage drop detection circuit and complementary signal transition detection circuit for the same; and semiconductor device with improved intersignal time margin |
US5734622A (en) * | 1992-09-11 | 1998-03-31 | Fujitsu Limited | MOS static RAM with improved soft error resistance; high-level supply voltage drop detection circuit and complementary signal transition detection circuit for the same; and semiconductor device with improved intersignal time margin |
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