JPH04132084A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は半導体装置に関し、特に、目的とする機能を
達成するために常時その構成回路のすべてを直接使用す
るわけではなく、時に応じ選択的に使用されたシされな
かったシする回路部分を有する構成の半導体装置に関す
る。

〔従来の技術〕

この種の装置として典型的々ものく半導体記憶装置があ
る。第７図にその一例を示す。同図において、１は行ア
ドレス入力端子、２は行アドレスデータ信号を増幅また
は反転するための行アドレスバッファ、３は行アドレス
データ信号を復号化するための行アドレスデコーダ、４
は列アドレス入力端子、５は列アドレスデータ信号を増
幅または反転するための列アドレスバッファ、６Ｌ列ア
ドレスデータ信号を復号化するための列アドレスデコー
ダである。１は情報を記憶するメモリセルがマトリクス
状に配列されたメモリセルアレイ、８はマルチプレクサ
、９は小振幅の読み出し電圧を感知増幅するセンスアン
プ、１０はセンスアンプ９の出力をさらにこの半導体記
憶装置の外部に出力するレベルまで増幅するための出力
データバソファ、ト１は読比しデータ出力端子、１２は
書込みデータ入力端子、１３は書込みデータ信号を増幅
するための入力データバッファである。１４はチップ選
択入力端子、１５は読出し／書込み制御入力端子、１６
はチップの選択／非選択とデータの読出し／書込みモー
ドに応じてセンスアンプ９、出力データバツファ１Ｇ、
書込みデータバッファ１３などを制御する胱出し／書込
み制御回路である。

第８図に、第７図の半導体記憶装置のメモリセル周辺部
を示す。ここでは簡単のため２行２列の構成のものを示
している。第８図において、ＺＯａ。

２０ｂと２１６　、２１ｂとはそれぞれ対応するビット
線対であり、２２と２３はワード線、２４１〜２４ｄは
メモリセル、２５ｍ　、　２５ｂと２ｓａ　、　２６ｂ
は一端を電源端子（電圧Ｖｃｅ）１Ｂに他端をビット線
に接続されたビット線負荷である。２７ｍ　、　２７ｂ
と２８ｍ　、２８ｂはマルチプレクサ８を構成するトラ
ンス７アゲトで、そのソースまたはドレインが入／出力
線（以後Ｉ１０線という）対ｚｓａ　、　２９ｂに共通
に接続すれており、センスアンプ９はこれらのＩ１０線
対２９ｍ　、　２９ｂの電位差を検出する。

メモリセル２４には、例えば第９図（ａ）に示すような
高抵抗負荷形Ｎチャネル（以後Ｎ−ｃｈという）ＭＯＳ
メモリセルや、第９図伽）に示すような相補形ＭＯ８（
以後ＣＭＯ８という）メモリ４ルが用いられる。第９図
（＆）　、　（ｂ）において、４１ｍ　、　４１ｂはド
レインを記憶ノード４５ｍ　、　４５ｂに、ゲートを互
いに他方のドレインに、ソースを接地端子１９に接続し
たＮ−Ｃｈのドライバトランジスタ、４２８　、４２ｂ
はＮ−ｅｈのアクセストランジスタ、４３１　、４３ｂ
は負荷抵抗、４４ｍ　、　４４ｂ　Ｉｄ　Ｐチャネル形
（以後Ｐ−Ｃｈという）　ＭＯＳＦＥＴである。

第１θ図に、センスアンプおよびＩ１０線駆動回路５０
を示す。センスアンプ９において、−対Ｏ差動入力Ｎ−
ｅ　ｈＭＯ８ＦＥＴ　５９　、６０のソース端子はそれ
ぞれ共通に接続され、他端にはカレントミラー回路を構
成するＰ−ｅｋＭＯ８ＦＥＴ５７，５８のドレイン端子
がそれぞれ接続される。これらのＭＯ８ＦＥＴＳ７，５
８のゲート共通接続点にＩＩｉＭｏＳＦｌ’ｌ’　５　
Ｆと５９との接続点が接続される。そして、ｓｓ、ｓｏ
の接続点から増幅出力を得る。６１はパワーダウン用Ｎ
−ｃｈＭＯ８Ｆｇ丁である。また、メモリセル２４の選
択用ＭＯ８Ｆ茸〒２７，２１１の各ソースに接続された
一対のＩ１０線２９ａおよび２９ｂが、それぞれ一対の
能動負荷としてのＮ−ｅｈＭＯ８ＦＥＴ５５，５ｇのソ
ース・ドレインを介して電源端子（Ｙｅｃ）１ｇに接続
される。５１．５２はトランスファゲート２７．２８か
らの接続端子である。

次に動作について、第１１図の動作タイミング図を参照
し説明する。同図においてム□はアドレスバッファに入
力するアドレスデータ信号、ム（ＩＩＩ？はアドレスバ
ッファ出力、ＷＬはワード線の電位、ＩｌｏはＩ１０線
の電位、Ｓム。、？はセンスアンプ出力、Ｄ、ＩＩ？は
データ出力を示す。例えばメモリセル２４＆を選択する
場合には、行アドレス入力端子１から選択すべきメモリ
セル２４Ｆが位置する行に対応した行アドレスデータ信
号が入力され、これによプメモリセル２４ｍが接続され
たワード線２２が選択（例えば、高）レベルにな夛、他
のワード線２３は非選択（例えば、低）レベルにされる
。

同様にピット線の選択に関して奄、列アドレス入力端子
４から選択すべきメモリセル２４＆とそのメモリセル２
４＆が接続されたビット線対ｚｏａ　、　２０ｂとが位
置する列に対応した列アドレスデータ信号が入力され、
そのビット線対ｚｏａ　、　２０ｂに接続されたトラン
スフアゲ−）　２７ｍ　、　２７ｂのみが導通するので
、選択されたビット線対２０ｍ　、　２０ｂのみがＩ　
１０線対２９ｍ　、　２１ｂＫ接続され、他のビット線
対２１ｍ　、　２１ｂｔｉ非選択となりＩ１０線対ｚｓ
ａ　、２９ｂから切夛離される。

選択されたメモリセル２４ｍの読み出し動作につき次に
説明する。いまメモリセルの記憶ノード４５ａが高レベ
ルであり、記憶ノード４５ｂが低レベルであるとする。

この時、メモリセルの一方のドライバトランジスタ４１
ｍは非導通状態にあ夛、他方のドライバトランジスタ４
１ｂは導通状態にある。

ワード線２２が高レベルの選択された状態にあるから、
メモリセルのアクセストランジスタ４２ｍ。

４２ｂは共に導通状態にある。したがって、電源端子（
Ｗｅｅ）１８→ビツト線負荷２５ｂ→ビツト線２０ｂ→
アクセストランジスタ４２ｂ→ドラ“イルトランジスタ
４１ｂ→接地端子１！９の経路に直流電流が発生する。

これに対し、他方の経路、電源端子（Ｗｅｅ）１８→ビ
ツト線負荷２５８→ビツト線２０ａ→アクセストランジ
スタ４２１→ドライバトランジスタ４１ａ→接地趨子１
９の経路では、ドライバトランジスタ４１＆が非導通で
あるので直流電流は流れない。

この時直流電流の流れない方のビット線２０轟の電位は
、ビット線負荷ト２ンジスタｚｓａ　、　２５ｂ　。

２６＆　、　２＠ｂのしきい値電圧をｖｔｈとすると〔
電源電位−Ｖｔｈ　）となる。また、直流電流の流れる
方のビット線２０ｂの電位は、ドライバトランジスタ４
１ｂ　、アクセストランジスタ４２ｂとビット線負荷２
５＆との導通抵抗で抵抗分割されて、（電源電位−Ｖｔ
ｈ）からノＶだけ電位が低下し、〔電源電位−Ｖｔｈ−
）Ｖ〕になる。ζこでΔＶは、ビット線振幅と呼ばれ、
通常５０！ＩＩＶ〜５００ｍＶ程度であ夛、ビット線負
荷の大きさにより調整される。このビット線振幅はトラ
ンスフアゲ−）　２７ｍ　、　２７ｂを介Ｌ？　Ｉｌｏ
　線２！Ｉｍ　、　２！ｂ　ＫＩＬわれる。Ｉ１０線２
８８　、２１１ｂは予め〔電源電位−Ｖｔｈ　）　０電
位に設定されているので、〔電源電位−Ｖｔｈ　）と〔
電源電位−ｖｔｈ−）Ｖ〕のそれぞれが、読み出し増幅
器の初段センスアンプ９０両入力ＭＯＢＦＥＴ５ｓ。

６０のゲートに供給される。この場合、端子６２からセ
ンスアンプ９に供給されるチップイネイブル（ｃｇ）信
号が高レベルとされて、パワーダウン用ＭＯ８ＦＥＴ！
１がオン状態と１ｋ〕、センスアンプ９が動作状態とさ
れている。こＯ入力信号の差動信号〔）Ｖ〕が増幅され
て、センスアンプ９の不平衡出力信号として出力端子６
３から出力バッファ１０に供給され、さらにそこで増幅
されてデータ出力端子１１から読み出される。なお、胱
出しのｊＪＩ合Ｋａ入力データバツフ７１３拡読出し／
書込み制御回路１６によシ！１０線対ｚｓａ　、　２９
ｂを駆動しないようにされている。

書込みの場合には、低レベルに対応するデータを書き込
む側のビット線の電位を強制的に低電位に引き下げ、他
方のビット線の電位を高電位に引き上ける。例えば、メ
モリセル２４ｍに反転データを書込むには、入力データ
バッファ１３によシー方のＩ／Ｑ線２９＆を低レベルに
、他方のＩｌｏ　線２Ｓｂｔ高レベルにし、一方のビッ
トＩＩ　ｚｏａを低レベルに１他方のビット線２０ｂを
高レベルにする。

以上、説明を簡単にするために４ビツト構成の半導体記
憶装置に関して述べたが、現在の半導体記憶装置、例え
ば、スタチック劾１では１００万以上のメモリセルの集
積化が実現されている。このような集積化は、半導体プ
ロ竜ス技術の進展によるトランジスタの微細化によって
達成されているが、微細化に伴い、その信頼性を確保す
るためトランジスタの動作電圧を低くする必要が生じて
きている。一方、装置に印加する電源電圧自体は従来（
例えば５Ｖ）のままとするのが、従来製品との整合性の
面よシ便利である。このために、例えばＩＩＥＫジャー
ナル　オン　ソリツドーステートサーキツツ２４巻５号
の１１７３頁（ＩＥＥＥ　ＪＯ−ＵＲＮＡＬ　　ＯＦ　
　８０ＬＩＤ　−５ＴＡＴＥ　　ＣＩＲＣＵＩＴＳ。

ＶＯＬ、２４．Ｎｏ、５．Ｏ＠ｔ、１９８９．ｐ１１７
３）　Ｋ記載された降圧システム（Ｖｏｌｔａｇｅ　−
Ｄａｗｎ　Ｃｏｎｖ＊−ｒｓｉｏｍ　Ｓｙｓｔｅｍ）の
ように、外部から装置に供給された電源電圧を装置内部
で降圧する手法が提案されている。

第７図に示した半導体記憶装置にこの手法を適用した例
を第１２図に示す。外部電源端子７１から供給された電
源電圧を降圧する電圧変換回路Ｔ２およびその出力線７
２ｍを備え、行・列アドレスバッファ２，５などとメモ
リセルアレイ１などとでは印加される電源電圧のレベル
が異なっているを除いて、その構成および動作とも第７
図のものと基本的に全く同じである。なお、第７図社電
源系統を省略しであるが、電源端子１８から各構成回路
に一様に電源電圧が供給されていることはいうまで亀な
い。

〔発明が解決しようとする課題〕

上述しえような半導体記憶装置においては、あるワード
線が選択されて高レベルとなった場合、そのワード線に
つながるメモリセルのアクセストランジスタはすべて導
通状態となる。例えば、第８図においてメモリセル２４
ｍ　、　２４ｂがそれぞれ高レベルデータ、低レベルデ
ータを記憶しているものとして、メモリセル２４ａにア
クセスする場合、ワード線２２が選択されることによシ
、電源端子（Ｙｅｃ）１８＝ビツト線負荷２５ｂ→ビツ
ト！　２０ｂ→アクセストランジスタ４２ｂ→ドライバ
トランジスタ４１ｂ→接地喝子１９の経路に直流電流が
発生する。今、直接便用するメモリセルは２４ｍのみで
あシ、メモリセル２４ｂはと９あえず不要である。

しかし、ワード線２２が選択されると、この最終的に選
択されないメモリセル２４ｂＫも、その構成上必然的に
電源端子（Ｖｅｅ）１８→ビツト線負荷２６ａ→ビツト
線２１１→アクセストランジスタ４２１→ドライバトラ
ンジスタ４１．ａ→接地端子１９の経路で電流が流れる
。逆にメモリセル２４ｂにアクセスしたい場合も、メモ
リセル２４ｂへのアクセスという最終的に達成したい機
能とは直接関係しない回路部分であるメモリセル２４ｍ
にメモリセル２４ｂと同様の電流が流れてしまう。この
関係は、第１２図のように電源電圧レベルを低く抑えた
ものにおいても全く同様である。

この発明の目的は、上述したメモリセルアレイ１のよう
に、その構成回路のすべてを常に直接使用するわけでな
く、時に応じ選択的に使用される回路部分を有する半導
体装置において、各回路部分が直接使用される場合とそ
うでない場合とで同じような電流消費が行なわれるのを
防ぐことにある。

〔課題を解決するための手段〕

この発明は、外部から装置に供給される電源電圧を異な
るレベルの電圧に変換する電圧変換回路として、外部供
給電源電圧から相互にレベルの異なる複数の電圧を作成
する回路と、作成された各レベルの電圧を装置の各構成
回路に、時に応じその時に直接使用される回路部分とそ
の他の回路部分の少なくとも一部とでレベルが異なるよ
うに振シ分岐供給する回路とを備えた電圧変換回路を用
いたものである。

〔作用〕

その時に達成したい機能、例えば特定のメモリセルへの
アクセスに直接使用する回路部分にはそれに必要なレベ
ルの電圧を供給する一方、直接関係しない回路部分の全
部または少なくとも一部にはその回路部分が維持すべき
機能、例えば記憶データの保持を損わ、ない範囲で極力
低く抑えた電圧を供給することによシ（後者の回路部分
における消費電流が低減される。

〔実施例〕

以下、この発明の一実施例を図について説明する。

第１図はこの発明の一実施例を示す半導体記憶装置のブ
ロック図である。同図において、１０１は外部電源端子
１１から供給される電源電圧を相互に異なる２レベルの
電圧に変換して電源端子１０１８゜１０１ｂに出力する
電圧変換回路、１０２ｍ　、　１０２ｂはこれら２つの
変換電圧のうちいずれを端子１０１ａに出力し、いずれ
を端子１０１ｂに出力するかを制御する信号がのる選択
信号線である。１０３はメモリセルアレイ、１０４はセ
ンスアンプでちゃ、その化第７図と同一符号を付した部
分は同一もしくは相当部分を示す。

第２図に電圧変換回路１０１の構成例を示す。電源端子
１０１ｍ　、　１０１ｂｔｉ、それぞれトランジスタ１
０８ｍ　、　１０８ｂのゲートおよびスイッチトランジ
スタ１０６＆　、　１０６ｅを経由して、電圧レベル変
換トランジスタ群１０５ｍ　、　１０５ｂに接続されて
いる。一方、トランジスタ１０８＆　、　１◎８ｂのゲ
ートには、スイッチトランジスタ１０６ｍ　、　１０６
ｅと並列にスイッチトランジスタ１Ｇ６ｂ　、　１ａｉ
ｄが接続されておシ、スイッチトランジスタ１ｏｓａ　
、　１０６ｅのゲートがインバータｔｏｒａ　、　１Ｇ
７ｂを介して制御信号線１０２ｍ、１０２ｂに接続され
るのに対し、スイッチトランジスタ１０６ｂ　、　１０
６ｄは制御信号線１０２１　、１０２ｂに直接接続され
ている。このため、制御信号ｊｌｔ１０２＆、１０２ｂ
の信号によシ、スイッチトランジスタ１０６ｍト１０６
ｂあるいはｔｏｓｅと１０６１０オン・オフが相補的に
制御できる。

第３図に、メモリセルアレイ１０３０ビツト線負荷トラ
ンジスタｚｓａ　、　２５ｂ　、　ｚｓａ　、　２６ｂ
と電圧変換回路１０１の電源端子ｔｏ１ｍ　、　１０１
ｂとの接続例を示す。第８図においてはビット線対２ｏ
ａ　、　２０ｂと２１ｍ　、　２１ｂとはともに同一の
電源端子１８に接続されていたのに対し、本実施例では
それぞれ異なったレベルの電圧が相補的に出力される電
源端子１０１ａと１０１ｂとに分けて接続されている。

次に、動作について説明する。メモリセルアレイ中の１
個のメモリセルの読み出しおよび書き込みの各動作は、
以下に説明するビット線負荷トランジスタへの電源電圧
印加方法が異なる点を除いて、従来技術について先に説
明したところと全く同じである。したがって、ここでは
電源電圧印加方法に関して説明する。従来技術と同じく
、メモリセル２４＆を選択する場合には、行アドレス入
力端子１から選択すべきメモリセル２４ｍが位置する行
に対応した行アドレスデータ信号が入力され、メモリセ
ル２４１が接続されたワード線２２が選択（例えば高）
レベルになシ、他のワード線２３は非選択（例えば低）
レベルにされる。同時に、列アドレスデコーダ６よシ、
ビット線負荷の電源端子の電位を制御する信号を発生す
る。具体的には、選択信号線１０２＆を高レベルとし、
１０２ｂを低レベルとする。信号線１０２ｍが高レベル
であるのでスイッチトランジスタ１０＠ｂはオン、ｔｏ
ｓａはオフとなシ、電源端子１０１１　Ｋは外部電源端
子７１からある電位（外部供給電源電圧をｖｅｃとし、
トランジスタ１０６ｂ　、　１０１１ｍのしきい値電圧
をｖｔｈ　１　。

Ｖｔｈ２とするとｖｔｈ　１　＋Ｖｔｈ２　）だけ落ち
た電位（Ｗｅｅ　　ｖｔｈ　１−Ｖｔｈ　２　）　ｆｉ
現われる。一方、を源端子１０１ｂにはレベル変換トラ
ンジスタ群１０５ｂのひとつのトランジスタのしきい値
電圧をＶｔｈ３として、Ｖｅｅ　　３　ＸＶｔ１１３　
　ｖｔｈ　Ｉ　　Ｖｔｈ　２の電位が発生する。

このようにして、選択しないメモリセルに接続したビッ
ト線負荷の電位は、選択され九メモリセルに接続したビ
ット線負荷の電位より低く設定される。ここで、電源端
子１０１＆に出力される電圧は所望の動作を実現する電
源電圧値、例えばＭＯＳデバイスにおける電源電圧の下
限値近辺のｖｃｃ＝４ｖとなるように、他方電源端子１
０１ｂに出力される電圧はメモリセルに記憶したデータ
を破壊しない必要最小限の電源電圧値、例えばＭＯＳデ
バイスにおける電源電圧Ｖｅｅ　＝２　Ｖとなるように
する。

ワード線２２を高レベルとして選択した場合、選択され
たワード線上のメモリセルに接続したビット線対のいず
れかには、電源端子→ビット線負荷→ビット線→アクセ
ストランジスタ→ドライバトランジスタ→接地端子の経
路に直流電流が発生する。この直流電流の大きさは、電
源端子の電位に依存することは明らかである。したがっ
て、電源端子の電位を低減することは半導体記憶装置の
動作時に消費する電流低減にきわめて有効に働く。

書込みの場合にも、読み出し動作と同様にワード線で一
様に選択されたメモリセルのうち、最終的に選択するメ
モリセル以外のメモリセルに接続したビット線負荷トラ
ンジスタの電源電圧が選択するメモリセルのものと比較
して低く設定されることによって、電流低減に関して同
等の効果が得られる。

本実施例では、同一のワード線上のメモリセル、例えば
２４＆と２４ｂに対し各個独立に異なるレベルの電源電
圧が印加されるように構成したが、例えば第４図に示す
ように同一のワード線につながるメモリセルが多数ある
メモリセルアレイにおいて、それらのメモリセル、例え
ば２４ｍ　、　２４ｂ　、　２４・。

２４ｆ等をグループ分けし、同一グループ内には同じ電
源電圧を印加する構成としてもよい。

また、電圧変換回路１０１の端子１０１ｍ　、　１０１
ｂから出力される異なつ友レベルの電圧をメモリセルア
レイ１０３の電源電圧として使用する場合について説明
したが、これに限定されるものではなく、例えばセンス
アンプ１０４に使用しても同様の効果が得られる。第５
図はその一例を示す。センスアンプ１◎４Ａを使用（選
択）する場合には、その電源端子１０１ｍに出力される
電圧に対し使用（選択）しないセンスアンプ１０４Ｂの
電源端子１０１ｂに出力される電圧の方を低く抑えるこ
とにより、そのセンスアンプにおいて消費される電流を
低減することができる。各センスアンプ自体は第１０図
に示したＭＯ８ＦＥＴ５７〜６１１Ｃ対応するＭＯ８Ｆ
ＩＴ１０４ａ〜１０４におよび１０４ｑ　、　１０４ｒ
からな９、その動作も同じである。なお第５図中に第１
θ図の対応部分の符号を並記した。

多数のセンスアンプをもつ場合に、これらをグループ分
けし、同一グループ内に紘同じ電源電圧を印加するもの
としてもよい。第６図にその一例を示す。各センスアン
プ１０４ム、　１０４Ｂ　、　１０４Ｃ。

１０４０等は、ＭＯＳＦＥＴ　１０４ａ　〜１０４ｐお
よび１０４ａ〜１０４マ等からなるが、第５図と同様に
第１θ図の対応部分の符号を並記し友。

なお、これらのセンスアンプはカレントミラー形と呼ば
れるものであるが、この発明においてそれに限定される
ものでないことはもちろんである。

また、この発明は上述したような記憶装置に限らず、そ
の構成回路のすべてを常に直接使用するわけでなく、時
に応じ選択的に使用される回路部分を有する半導体装置
に同様に適用可能である。

〔発明の効果〕

以上説明したようにこの発明によれば、外部供給電源電
圧から相互に異なる複数の電圧を作成する回路と、その
各レベルの電圧を装置の各構成回路に対し、時に応じて
その時に直接使用される回路部分と他の回路部分の少な
くとも一部とでレベルが異なるように振り分は供給する
回路とを備えた電圧変換回路を用いたことにより、装置
全体Ｏ消費電流を低減することが可能となる効果を有す
る。

【図面の簡単な説明】

第１図はこの発明の一実施例を示す半導体記憶装置のブ
ロック図、第２図は電圧変換回路の構成例を示す回路図
、第３図および第４図はメモリセルアレイと電圧変換回
路との接続例を示す回路図、第５図および第６図紘セン
スアンプの構成例を示す回路図、第７図は従来例を示す
ブロック図、第８図ないし第１Ｏ図はそれぞれ各部の詳
細を示す回路図、第１１図はその動作を示すタイミング
図、第１２図は他の従来例を示すブロック図である。 ２０１〜２０ｄ　、　２１ａ　〜２１ｄ　−−−−ビッ
ト線、２２゜２３・φ・・ワード線、２４１〜２４ｈ・
・・・メモリセル、１１・・・・外部電源供給端子、１
０１・争・・電圧変換回路、ｔｏｔａ　、　１０１ｂ・
・・・電源端子、１０２ａ、１０２ｂ・・・・選択信号
線、１０４ム〜１０４Ｄ−−−−センスアンプ、１０５
ｍ　、　１０５ｂ　・・・・電圧変換レベルトランジス
タ群、１０６８〜１０６４・・・Ｏスイッチトランジス
タ、１ｏｙａ　。 １０７ｂ　・　・・働インバータ。

Claims (1)

【特許請求の範囲】
1. 　目的とする機能を達成するために常にその構成回路の
   すべてを直接使用するのでなく、時に応じ選択的に使用
   される回路部分を有するとともに、外部から供給される
   電源電圧を異なるレベルの電圧に変換して各構成回路に
   供給する電圧変換回路を内蔵する半導体装置において、
   電圧変換回路は、外部から供給される電源電圧から相互
   にレベルの異なる複数の電圧を作成する回路と、作成さ
   れた各レベルの電圧を各構成回路に、時に応じその時に
   直接使用される回路部分とその他の回路部分の少なくと
   も一部とでレベルが異なるように随時振り分け供給する
   回路とを備えたことを特徴とする半導体装置。