JPH04127713A - Semiconductor integrated circuit - Google Patents
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- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
- H03K19/01721—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by means of a pull-up or down element
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Abstract
Description
【発明の詳細な説明】
〔概要〕
半導体集積回路内の出力バッファ回路に関し、負荷駆動
能力を低下させることなく電源に発生するノイズを防止
することを目的とし、複数段のインバータを直列に接続
して構成し、ＨレベルあるいはＬレベルの入力信号に基
づいて高電圧電源あるいは低電圧電源の電圧レベルを出
力信号として出力する出カバソファ回路であって、前記
入力信号に基つき終段のインバータの動作に先立って動
作して該インバータのＨレベル出力時には出力バッファ
回路の容量性負荷を充電し、Ｌレベル出力時には出力バ
ッファ回路の容量性負荷を放電させる補助回路を出力バ
ッファ回路に接続して構成する。[Detailed Description of the Invention] [Summary] The purpose of this invention is to connect multiple stages of inverters in series for the purpose of preventing noise generated in the power supply without reducing the load driving capability of an output buffer circuit in a semiconductor integrated circuit. An output sofa circuit configured to output the voltage level of a high-voltage power supply or a low-voltage power supply as an output signal based on an H-level or L-level input signal, and which operates a final stage inverter based on the input signal. An auxiliary circuit is connected to the output buffer circuit and operates prior to the inverter to charge the capacitive load of the output buffer circuit when the inverter outputs an H level, and discharges the capacitive load of the output buffer circuit when the inverter outputs an L level. .
［産業上の利用分野〕
この発明は半導体集積回路内の出力バッファ回路に関す
るものである。[Industrial Application Field] The present invention relates to an output buffer circuit in a semiconductor integrated circuit.
近年の高集積化された半導体集積回路ではその人出力ピ
ンの数が益々増大し、その出力ピンには内部回路からそ
れぞれ出力バッファ回路を介して出力信号が出力される
。従って、このような半導体集積回路では各出力ピンに
それぞれ接続される多数の各出力バッファ回路が同時に
動作しても電源にノイズが発生しないようにすることが
要請されている。In recent years, highly integrated semiconductor integrated circuits have an increasingly large number of output pins, and output signals are output from internal circuits to these output pins via respective output buffer circuits. Therefore, in such a semiconductor integrated circuit, it is required to prevent noise from being generated in the power supply even if a large number of output buffer circuits connected to each output pin operate simultaneously.
〔従来の技術し
出力バッファ回路は例えは第４図に示すように４段のＣ
Ｍ Ｏ，Ｓインバータ１か直列に接続されて構成され、
各ＣＭ ＯＳインバータ１を構成するＰチャネルＭＯＳ
トランジスタＴ ｒｌ、 Ｔ ｒ３．Ｔ ｒ５゜Ｔｒ７
及びＮチャネルＭＯ８Ｉ−ランシスタＴｒ２．Ｔｒ４．
Ｔ ｒ６． Ｔ ｒ８のサイズは後段はど大きく
なるように形成されている。そして、Ｈレベルあるいは
Ｌレベルの入力信号Ｖｉｎに基づいて各ＣＭＯＳインバ
ータ１が動作し、最も大きなトランジスタサイズで形成
された終段のＣＭＯＳインバータ■で外部容量性負荷Ｌ
ｃを駆動するようになっている。[The conventional output buffer circuit is, for example, a four-stage C as shown in Figure 4.
Consists of 1 MO, S inverter connected in series,
P-channel MOS that constitutes each CMOS inverter 1
Transistors T rl, T r3. T r5゜Tr7
and N-channel MO8I-run transistor Tr2. Tr4.
T r6. The size of Tr8 is formed such that it becomes larger in the latter stage. Then, each CMOS inverter 1 operates based on the H level or L level input signal Vin, and the external capacitive load L
It is designed to drive c.
ところが、上記のような出力バッファ回路では終段のＣ
ＭＯＳインバータ１が外部容量性負荷を駆動するために
充分なトランジスタサイズで形成されているため、この
ような出力バッファ回路か半導体集積回路内で多数同時
に動作すると、電源Ｖ ＤＤ、 Ｖ ｓｓにノイズか
発生する。However, in the output buffer circuit as described above, the final stage C
Since the MOS inverter 1 is formed with a sufficient transistor size to drive an external capacitive load, when a large number of such output buffer circuits or semiconductor integrated circuits operate simultaneously, noise may be generated on the power supplies V DD and V ss. Occur.
すなわち、各出力バッファ回路で出力信号Ｖｏｕｔか一
斉にＨレベルとなるように動作すると、各出力バッファ
回路において電源ＶＤＤからトランジスタＴｒ７を介し
て容量性負荷Ｌｃに大きな電流が流れるため電源ＶＤＤ
の電圧が一時的に低下し、各出力バッファ回路で出力信
号Ｖｏｕｔが一斉にＬレベルとなるように動作すると、
各出力バッファ回路において容量性負荷Ｌｃからトラン
ジスタＴｒ８を介して電源Ｖｓｓに大きな電流が流れる
ため電源Ｖｓｓの電圧が一時的に上昇する。That is, when each output buffer circuit operates so that the output signal Vout becomes H level all at once, a large current flows from the power supply VDD to the capacitive load Lc via the transistor Tr7 in each output buffer circuit, so that the power supply VDD
When the voltage of Vout temporarily decreases and each output buffer circuit operates so that the output signal Vout becomes L level all at once,
In each output buffer circuit, a large current flows from the capacitive load Lc to the power supply Vss via the transistor Tr8, so that the voltage of the power supply Vss temporarily increases.
従って、このような電源Ｖ ＤＤ、 Ｖ ｓｓの電圧変
動により内部回路の動作速度の低下や誤動作あるいは出
力特性の劣化が生じるという問題点があった。Therefore, there is a problem in that such voltage fluctuations of the power supplies V DD and V ss cause a reduction in the operating speed of the internal circuit, malfunction, or deterioration of the output characteristics.
この発明の目的は、負荷駆動能力を低下させることなく
電源に発生するノイズを防止し得る出力バッファ回路を
提供するにある。An object of the present invention is to provide an output buffer circuit that can prevent noise generated in a power supply without reducing load driving ability.
第１図は本発明の原理説明図である。すなわち、複数段
のインバータ２を直列に接続して構成し、Ｈレベルある
いはＬレベルの入力信号Ｖｉｎに基ついて高電圧電源あ
るいは低電圧電源の電圧レベルを出力信号Ｖｏｕｔとし
て出力する出力バッファ回路で、前記入力信号Ｖｉｎに
基つき終段のインバータ２の動作に先立って動作して該
インバータ２のＨレベル出力時には出力バッファ回路の
容量性負荷Ｌｃを充電し、Ｌレベル出力時には出力バッ
ファ回路の容量性負荷Ｌｃを放電させる補助回路３を出
力バッファ回路に接続している。FIG. 1 is a diagram explaining the principle of the present invention. That is, the output buffer circuit is configured by connecting multiple stages of inverters 2 in series and outputs the voltage level of a high voltage power supply or a low voltage power supply as an output signal Vout based on an input signal Vin of H level or L level. It operates prior to the operation of the final stage inverter 2 based on the input signal Vin, and charges the capacitive load Lc of the output buffer circuit when the inverter 2 outputs an H level, and charges the capacitive load Lc of the output buffer circuit when the inverter 2 outputs an L level. An auxiliary circuit 3 for discharging the load Lc is connected to the output buffer circuit.
また、第２図に示すように前記補助回路３は容量性負荷
Ｌｃを充電する第一のコンデンサＣＩと、前記容量性負
荷Ｌｃに蓄積された電荷を吸収する第二のコンデンサＣ
２と、出力バッファ回路のＨレベル出力時には第一のコ
ンデンサＣＩを出力端子に接続するとともに第二のコン
デンサＣ２を低電圧電源Ｖｓｓに接続する第一のスイッ
チ回路Ｔｒ１６、Ｔｒ１８と、出力バッファ回路のＬレ
ベル出力時には第一のコンデンサＣ１を高電圧電源ＶＤ
Ｄに接続するとともに第二のコンデンサＣ２を出力端子
に接続する第二のスイッチ回路Ｔｒ１５ 、 Ｔｒ１
７とから構成している。Further, as shown in FIG. 2, the auxiliary circuit 3 includes a first capacitor CI that charges the capacitive load Lc, and a second capacitor C that absorbs the charge accumulated in the capacitive load Lc.
2, first switch circuits Tr16 and Tr18 that connect the first capacitor CI to the output terminal and connect the second capacitor C2 to the low voltage power supply Vss when the output buffer circuit outputs an H level; When outputting L level, first capacitor C1 is connected to high voltage power supply VD.
A second switch circuit Tr15, Tr1 connects to D and connects the second capacitor C2 to the output terminal.
It consists of 7.
出力信号ＶｏｕｔがＬレベルからＨレベルに移行する場
合には補助回路３の動作により終段のインバータの動作
に先立って容量性負荷Ｌｃか充電され、ＨレベルからＬ
レベルに移行する場合には終段のインバータの動作に先
立って容量性負荷Ｌｃに蓄積された電荷が吸収される。When the output signal Vout shifts from the L level to the H level, the capacitive load Lc is charged by the operation of the auxiliary circuit 3 prior to the operation of the final stage inverter, and the output signal Vout changes from the H level to the L level.
In the case of transition to the high level, the charge accumulated in the capacitive load Lc is absorbed prior to the operation of the final stage inverter.
また、ａ力信号ＶｏｕｔがＬレベルからＨレベルに移行
する場合には補助回路３の第一のコンデンサＣ１に蓄積
された電荷で容量性負荷Ｌｃか充電されるとともに第二
のコンデンサＣ２か放電され、出力信号ＶｏｕｔかＨレ
ベルからＬレベルに移行する場合には容量性負荷Ｌｃに
蓄積された電荷は第二のコンデンサＣ２に吸収されると
ともに、第一のコンデンサＣ１には容量性負荷Ｌｃを充
電するための電荷が蓄積される。Furthermore, when the a-power signal Vout shifts from the L level to the H level, the capacitive load Lc is charged with the charge accumulated in the first capacitor C1 of the auxiliary circuit 3, and the second capacitor C2 is discharged. , when the output signal Vout transitions from H level to L level, the charge accumulated in the capacitive load Lc is absorbed by the second capacitor C2, and the first capacitor C1 is charged with the capacitive load Lc. Charge is accumulated for this purpose.
〔実施例］
以下、この発明を具体化した第一の実施例を第２図及び
第３図に従って説明する。[Example] A first example embodying the present invention will be described below with reference to FIGS. 2 and 3.
第２図に示す出力ハッファ回路は入力端子Ｔｉｎと出力
端子Ｔｏｕｔとの間に４段のＣＮ・ＩＯＳインバータ２
ａ〜２ｄが直列に接続され、そのＣＭ ＯＳインバータ
２ａ〜２ｄに対し並列に補助回路３か接続されている。The output huffer circuit shown in FIG. 2 has a four-stage CN/IOS inverter 2 between the input terminal Tin and the output terminal Tout.
CMOS inverters a to 2d are connected in series, and an auxiliary circuit 3 is connected in parallel to the CMOS inverters 2a to 2d.
インバータ２ａはＰチャネルＭＯ８Ｉ−ランシスタＴｒ
９とＮチャネルＭＯ８ｈランシスタＴｒｌＯとから構成
され、インバータ２ｂはＰチャネルＮ１０Ｓトランジス
タＴ ｒｌｌとＮチャネルＭＯＳトランジスタＴｒ１２
とから構成されている。インバータ２ｃはＰチャネルＭ
Ｏ８）ランシスタＴ ｒ１３とＮチャネルＭＯＳトラン
ジスタＴｒ１４と両トランジスタＴｒ１３ 、 Ｔｒ
１４のトレイン間に接続された抵抗Ｒから構成され、イ
ンバータ２ｄはＰチャネルＭＯ８ｔ−ランシスタＴｒ１
９とＮチャネルＭＯ３）ランジスタＴ ｒ２０とから構
成され、トランジスタＴ ｒ１９のゲートは前記トラン
ジスタＴ ｒ１３のトレインに接続され、トランジスタ
Ｔ「２０のゲートはトランジスタＴｒ１４のトレインに
接続されている。The inverter 2a is a P-channel MO8I-run transistor Tr.
9 and an N-channel MO8h transistor TrlO, and the inverter 2b includes a P-channel N10S transistor Trll and an N-channel MOS transistor Tr12.
It is composed of. Inverter 2c is P channel M
O8) Run transistor Tr13, N-channel MOS transistor Tr14, and both transistors Tr13, Tr
The inverter 2d is composed of a resistor R connected between 14 trains, and the inverter 2d is a P-channel MO8t-run transistor Tr1.
The gate of the transistor Tr19 is connected to the train of the transistor Tr13, and the gate of the transistor T20 is connected to the train of the transistor Tr14.
補助回路３は二つのＰチャネルＭＯＳトランジスタＴｒ
１５ 、 Ｔｒ１６と二つのＮチャネルＭＯ８ｈランジ
スタＴｒ１７ 、 Ｔｒ１８とが電源Ｖ ＤＤ、
Ｖ ｓｓ間に直列に接続され、トランジスタＴｒ１５
、 Ｔｒ１６間にはコンデンサＣ１か接続され、トラン
ジスタＴｒ１７ 、 ＴｒｌＳ間にはコンデンサＣ２
が接続されている。そして、トランジスタＴｒ１５ 、
Ｔｒ１８のゲートは入力端子Ｔｉｎに接続され、トラ
ンジスタＴｒ１６ 、 Ｔｒ１７のゲートには初段の
インバータ２ａの出力信号が入力され、トランジスタＴ
ｒ１６゜Ｔｒ１７のドレインは出力端子Ｔｏｕｔに接続
されている。Auxiliary circuit 3 includes two P-channel MOS transistors Tr.
15, Tr16 and two N-channel MO8h transistors Tr17 and Tr18 are connected to the power supply V DD,
The transistor Tr15 is connected in series between Vss and
A capacitor C1 is connected between the transistors Tr17 and Tr16, and a capacitor C2 is connected between the transistors Tr17 and TrlS.
is connected. And transistor Tr15,
The gate of Tr18 is connected to the input terminal Tin, and the output signal of the first stage inverter 2a is input to the gates of transistors Tr16 and Tr17.
The drain of r16°Tr17 is connected to the output terminal Tout.
次に、上記のように構成された出力バッファ回路の作用
を第３図に従って説明する。Next, the operation of the output buffer circuit configured as described above will be explained with reference to FIG.
さて、第３図に示すように入力信号ＶｉｎがＬレベルで
ある場合には初段のインバータ２ａを構成するトランジ
スタＴｒ９はオンされ、トランジスタＴＶＩＯはオフさ
れてＨレベルの出力信号が次段のインバータ２ｂに出力
される。すると、インバータ２ｂはトランジスタＴｒｌ
ｌかオフされるとともにトランジスタＴ ｒ１２かオン
されてＬレベルの出力信号をインバータ２ｃに出力する
。Now, as shown in FIG. 3, when the input signal Vin is at the L level, the transistor Tr9 constituting the first stage inverter 2a is turned on, the transistor TVIO is turned off, and the output signal at the H level is sent to the next stage inverter 2b. is output to. Then, the inverter 2b becomes the transistor Trl.
At the same time, the transistor Tr12 is turned on and an L level output signal is output to the inverter 2c.
インバータ２ｂのしレベルの出力信号に基づいてインバ
ータ２ｃはトランジスタＴ ｒ１３かオンされるととも
にトランジスタＴｒ１４がオフされてＨレベルの出力信
号をインバータ２ｄに出力し、その出力信号に基づいて
インバータ２ｄはトランジスタＴ ｒ１９かオフされる
とともにトランジスタＴｒ２０がオンされてＬレベルの
出力信号Ｖｏｕｔを出力する。従って、出力端子Ｔｏｕ
ｔに接続される容量性負荷Ｌｃには電荷が充電されてい
ない状態となる。Based on the high level output signal of the inverter 2b, the inverter 2c turns on the transistor Tr13 and turns off the transistor Tr14 to output a high level output signal to the inverter 2d. At the same time as transistor Tr19 is turned off, transistor Tr20 is turned on and outputs an L level output signal Vout. Therefore, the output terminal Tou
The capacitive load Lc connected to t is not charged.
一方、Ｌレベルの入力信号Ｖｉｎに基づいて補助回路３
はトランジスタＴ ｒ１５がオンされるとともにトラン
ジスタＴ ｒ１８がオフされ、インバータ２ａ （７）
Ｈレベルの出力信号によりトランジスタＴｒｉ６がオ
フされるとともにトランジスタＴｒ１７がオンされる。On the other hand, the auxiliary circuit 3
The transistor Tr15 is turned on and the transistor Tr18 is turned off, and the inverter 2a (7)
The H level output signal turns off the transistor Tri6 and turns on the transistor Tr17.
従って、この状態ではコンデンサＣ１はトランジスタＴ
ｒ１５を介して電源〜ＤＤの電圧レベルまで充電され、
コンデンサＣ２はトランジスタＴｒ１７ 、 Ｔｒ２
０を介して放電されている。Therefore, in this state, capacitor C1 is connected to transistor T
It is charged via r15 to the voltage level of the power supply to DD,
Capacitor C2 is transistor Tr17, Tr2
It is being discharged through 0.
このような状態から人力信号ＶｉｎかＨレベルに移行す
ると、トランジスタＴｒ９はオフされ、トランジスタＴ
ｒｌＯはオンされてＬレベルの出力信号か次段のインバ
ータ２ｂに出力される。When the human input signal Vin shifts to H level from this state, the transistor Tr9 is turned off and the transistor T
rlO is turned on and an L level output signal is output to the next stage inverter 2b.
また、Ｈレベルに移行する入力信号Ｖｉｎに基ついて補
助回路３はまずトランジスタＴ ｒ１５がオフされると
ともにトランジスタＴｒ１８がオンされてコンデンサＣ
２のトランジスタＴ ｒｌｓ側端子か接地されて同コン
デンサＣ２は完全に放電された状態となり、これよりイ
ンバータ２ａの動作時間分だけ遅れてトランジスタＴｒ
１６がオンされるとともにトランジスタＴ ｒ１７がオ
フされる。すると、コンデンサＣ１はトランジスタＴ
ｒ１６を介して出力端子Ｔｏｕｔに接続された状態とな
る。Also, based on the input signal Vin shifting to H level, the auxiliary circuit 3 first turns off the transistor Tr15, turns on the transistor Tr18, and turns on the capacitor C.
The terminal on the transistor Trls side of transistor 2 is grounded, and the capacitor C2 becomes completely discharged, and after a delay of the operating time of inverter 2a, the transistor Tr
At the same time, transistor Tr16 is turned on and transistor Tr17 is turned off. Then, capacitor C1 becomes transistor T
It is connected to the output terminal Tout via r16.
一方、インバータ２ａのＬレベルの出力信号によりイン
バータ２ｂはトランジスタＴ ｒｌｌがオンされるとと
もにトランジスタＴｒ１２がオフされてＨレベルの出力
信号をインバータ２Ｃに出力し、インバータ２Ｃはイン
バータ２ｂのＨレベルの出力信号によりトランジスタＴ
ｒ１３かオフされるとともにトランジスタＴｒ１４かオ
ンされてＬレベルの出力信号をインバータ２ｄに出力す
る。このとき、インバータ２ｄの各トランジスタＴｒ１
９．Ｔｒ２０に入力されるケート電圧はインバータ２Ｃ
に設けられた抵抗Ｒの作用によりトランジスタＴｒ２０
のゲート電圧かトランジスタＴｒ１９のケート電圧より
速く低下するので、トランジスタＴ ｒ２０かオフされ
た後にトランジスタＴｒ１９かオンされて両トランジス
タＴｒ１９ 、 Ｔｒ２０に流れる貫通電流が防止され
ながらインバータ２ｄからＨレベルの出力信号が出力さ
れる。On the other hand, the L level output signal of the inverter 2a causes the inverter 2b to turn on the transistor Trll and turn off the transistor Tr12 to output an H level output signal to the inverter 2C, which in turn outputs the H level output of the inverter 2b. The signal causes transistor T
At the same time as r13 is turned off, transistor Tr14 is turned on to output an L level output signal to inverter 2d. At this time, each transistor Tr1 of the inverter 2d
9. The gate voltage input to Tr20 is inverter 2C
Due to the action of the resistor R provided in the transistor Tr20
Since the gate voltage of the transistor Tr19 decreases faster than the gate voltage of the transistor Tr19, the transistor Tr19 is turned on after the transistor Tr20 is turned off, and a high-level output signal is output from the inverter 2d while preventing the through current flowing through both transistors Tr19 and Tr20. is output.
上記のような動作によりこの出力バッファ回路は終段の
インバータ２ｄのトランジスタＴｒ１９のオン動作に先
立って補助回路３のトランジスタＴｒ１６かオンされて
コンデンサＣＩか出力端子Ｔｏｕｔに接続される。この
時、トランジスタＴ ｒ２０は未だオン状態にあるがそ
の直後にオフされるため、コンデンサＣ１の充電電荷は
トランジスタＴ ｒ１６を介して外部容量性負荷Ｌｃに
流れ、続いてトランジスタＴ「１９かオンされてＨレベ
ルの出力信号Ｖｏｕｔか出力される。By the above-described operation, in this output buffer circuit, the transistor Tr16 of the auxiliary circuit 3 is turned on before the transistor Tr19 of the final stage inverter 2d is turned on, and the capacitor CI is connected to the output terminal Tout. At this time, the transistor Tr20 is still in the on state, but it is turned off immediately after that, so the charge in the capacitor C1 flows to the external capacitive load Lc via the transistor Tr16, and then the transistor T19 is turned on. Then, an output signal Vout of H level is output.
また、入力信号ＶｉｎかＨレベルからＬレベルに移行す
ると、インバータ２ａ〜２ｄは上記動作とはそれぞれ逆
に動作し、インバータ２ｄからＬレベルの出力信号Ｖｏ
ｕｔが出力される。そして、補助回路３はまずトランジ
スタＴｒ１５がオンされるとともにトランジスタＴ ｒ
Ｌ８かオフされ、次いでトランジスタＴｒ１６がオフさ
れるとともにトランジスタＴ「１７がオンされる。この
ような動作によりトランジスタＴ ｒ２０のオン動作に
先立って前記動作により完全放電状態のコンデンサＣ２
が出力端子Ｔｏｕｔに接続されるため、外部容量性負荷
ＬＣに蓄積されていた電荷かコンデンサＣ２に吸収され
、次いでトランジスタＴ ｒ２０かオンされてＬレベル
の出力信号Ｖｏｕｔが出力される。Further, when the input signal Vin shifts from H level to L level, inverters 2a to 2d operate in the opposite manner to the above operations, and output signal Vo of L level from inverter 2d.
ut is output. Then, in the auxiliary circuit 3, first, the transistor Tr15 is turned on and the transistor Tr15 is turned on, and the transistor Tr15 is turned on.
L8 is turned off, and then the transistor Tr16 is turned off and the transistor T17 is turned on.This operation causes the capacitor C2, which is completely discharged, to be turned on before the transistor Tr20 is turned on.
is connected to the output terminal Tout, the charge accumulated in the external capacitive load LC is absorbed by the capacitor C2, and then the transistor Tr20 is turned on and an L level output signal Vout is output.
以上のようにこの出力バッファ回路では、補助回路３の
各トランジスタＴｒ１５〜Ｔｒ１８の動作によりコンデ
ンサＣＩは出力信号ＶｏｕｔのＬレベル出力時にあらか
じめ充電され、その出力信号ＶｏｕｔかＨレベルに移行
する場合には同インバータ２ｄのトランジスタＴ ｒＬ
９のオン動作に先立ってコンデンサＣＩの充電電荷によ
り容量性負荷Ｌｃが充電されるためトランジスタＴｒ１
９のオン動作にともなって電源ＶＤＤから容量性負荷Ｌ
ｃに瞬間的に大きな充電電流が流れることはない。As described above, in this output buffer circuit, the capacitor CI is charged in advance by the operation of each transistor Tr15 to Tr18 of the auxiliary circuit 3 when the output signal Vout is output at L level, and when the output signal Vout shifts to H level, Transistor T rL of the same inverter 2d
Prior to the ON operation of transistor Tr1, the capacitive load Lc is charged by the charge of the capacitor CI.
9 turns on, the capacitive load L is removed from the power supply VDD.
A large charging current does not momentarily flow through c.
また、補助回路３の各トランジスタＴ ｒ１５〜Ｔｒ１
８の動作によりコンデンサＣ１は出力信号ＶｏｕｔのＨ
レベル出力時にあらかじめ放電され、その出力信号Ｖｏ
ｕｔがＬレベルに移行する場合には同インバータ２ｄの
トランジスタＴ ｒ２０のオン動作に先立って容量性負
荷Ｌｃの充電電荷がコンデンサＣ２にあらかじめ吸収さ
れるため、トランジスタＴ ｒ２０のオン動作にともな
って容量性負荷Ｌｃから電源Ｖｓｓに瞬間的に放電電流
が流れることはない。In addition, each transistor Tr15 to Tr1 of the auxiliary circuit 3
8, the capacitor C1 becomes H of the output signal Vout.
It is discharged in advance at the time of level output, and its output signal Vo
When ut shifts to the L level, the charge of the capacitive load Lc is absorbed in the capacitor C2 before the transistor Tr20 of the inverter 2d turns on, so the capacitance decreases as the transistor Tr20 turns on. A discharge current does not momentarily flow from the load Lc to the power supply Vss.
従って、このような出力バッファ回路が同時に動作して
も電源Ｖ ＤＤ、 Ｖ ｓｓに電圧変動が生じること
はない。Therefore, even if such output buffer circuits operate simultaneously, voltage fluctuations will not occur in the power supplies V DD and V ss.
以上詳述したように、この発明は負荷駆動能力を低下さ
せることなく電源に発生するノイズを防止し得る出力バ
ッファ回路を提供することかできる優れた効果を発揮す
る。As described in detail above, the present invention exhibits the excellent effect of providing an output buffer circuit that can prevent noise generated in a power supply without reducing load driving capability.
第１図は本発明の原理説明図、
第２図は本発明の一実施例を示す回路図、第３図は一実
施例の動作タイミングを示す説明図、
第４図は従来の出力バッファ回路を示す回路図である。
図中、
２はインバータ、
３は補助回路、
Ｖｉｎは人力信号、
〜’ｏｕｔは出力信号、
Ｌｃは容量性負荷、
Ｃ１は第一のコンデンサ、
Ｃ２は第二のコンデンサ、
Ｔｒ１６ 、 Ｔｒ１８は第一のスイッチ回路、Ｔｒ
１５ 、 Ｔｒ１７は第二のスイッチ回路、ＶＤＤは
高電圧電源、
Ｖｓｓは低電圧電源である。Fig. 1 is a diagram explaining the principle of the present invention, Fig. 2 is a circuit diagram showing an embodiment of the invention, Fig. 3 is an explanatory diagram showing the operation timing of one embodiment, and Fig. 4 is a conventional output buffer circuit. FIG. In the figure, 2 is the inverter, 3 is the auxiliary circuit, Vin is the human input signal, ~'out is the output signal, Lc is the capacitive load, C1 is the first capacitor, C2 is the second capacitor, Tr16, Tr18 are the first capacitor switch circuit, Tr
15, Tr17 is a second switch circuit, VDD is a high voltage power supply, and Vss is a low voltage power supply.
Claims (1)
、ＨレベルあるいはＬレベルの入力信号（Ｖｉｎ）に基
づいて高電圧電源あるいは低電圧電源の電圧レベルを出
力信号（Ｖｏｕｔ）として出力する出力バッファ回路で
あって、 前記入力信号（Ｖｉｎ）に基づき終段のインバータ（２
）の動作に先立って動作して該インバータ（２）のＨレ
ベル出力時には出力バッファ回路の容量性負荷（Ｌｃ）
を充電し、Ｌレベル出力時には出力バッファ回路の容量
性負荷（Ｌｃ）を放電させる補助回路（３）を出力バッ
ファ回路に接続したことを特徴とする半導体集積回路。 ２、前記補助回路（３）は容量性負荷（Ｌｃ）を充電す
る第一のコンデンサ（Ｃ１）と、前記容量性負荷（Ｌｃ
）に蓄積された電荷を吸収する第二のコンデンサ（Ｃ２
）と、出力バッファ回路のＨレベル出力時には第一のコ
ンデンサ（Ｃ１）を出力端子に接続するとともに第二の
コンデンサ（Ｃ２）を低電圧電源（Ｖｓｓ）に接続する
第一のスイッチ回路（Ｔｒ１６、Ｔｒ１８）と、出力バ
ッファ回路のＬレベル出力時には第一のコンデンサ（Ｃ
１）を高電圧電源（ＶＤＤ）に接続するとともに第二の
コンデンサ（Ｃ２）を出力端子に接続する第二のスイッ
チ回路（Ｔｒ１５、Ｔｒ１７）とから構成したことを特
徴とする請求項１記載の半導体集積回路。[Claims] 1. Consisting of multiple stages of inverters (2) connected in series, the voltage level of a high voltage power supply or a low voltage power supply is output based on an H level or L level input signal (Vin). An output buffer circuit that outputs a signal (Vout), and is connected to a final stage inverter (2) based on the input signal (Vin).
), and when the inverter (2) outputs an H level, the capacitive load (Lc) of the output buffer circuit is
A semiconductor integrated circuit characterized in that an auxiliary circuit (3) is connected to the output buffer circuit to charge the capacitive load (Lc) of the output buffer circuit and discharge the capacitive load (Lc) of the output buffer circuit when an L level output is made. 2. The auxiliary circuit (3) includes a first capacitor (C1) that charges the capacitive load (Lc), and a first capacitor (C1) that charges the capacitive load (Lc).
) absorbs the charge accumulated in the second capacitor (C2
), and a first switch circuit (Tr16, Tr18) and the first capacitor (C
1) and a second switch circuit (Tr15, Tr17) that connects the second capacitor (C2) to the high voltage power supply (VDD) and the second capacitor (C2) to the output terminal. Semiconductor integrated circuit.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2249307A JPH04127713A (en) | 1990-09-19 | 1990-09-19 | Semiconductor integrated circuit |
| PCT/JP1991/001244 WO1992005634A1 (en) | 1990-09-19 | 1991-09-19 | Semiconductor integrated circuit |
| KR1019920701135A KR927002575A (en) | 1990-09-19 | 1991-09-19 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2249307A JPH04127713A (en) | 1990-09-19 | 1990-09-19 | Semiconductor integrated circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04127713A true JPH04127713A (en) | 1992-04-28 |
Family
ID=17191043
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2249307A Pending JPH04127713A (en) | 1990-09-19 | 1990-09-19 | Semiconductor integrated circuit |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JPH04127713A (en) |
| KR (1) | KR927002575A (en) |
| WO (1) | WO1992005634A1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100563377B1 (en) * | 1997-05-14 | 2006-07-25 | 교토지도기키 가부시키가이샤 | Bucket conveyor |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60224324A (en) * | 1984-04-23 | 1985-11-08 | Nec Corp | Output buffer circuit |
| JPH024010A (en) * | 1988-06-20 | 1990-01-09 | Nec Ic Microcomput Syst Ltd | Output circuit |
| JPH0282713A (en) * | 1988-09-19 | 1990-03-23 | Fujitsu Ltd | Switching auxiliary circuit |
-
1990
- 1990-09-19 JP JP2249307A patent/JPH04127713A/en active Pending
-
1991
- 1991-09-19 KR KR1019920701135A patent/KR927002575A/en not_active Application Discontinuation
- 1991-09-19 WO PCT/JP1991/001244 patent/WO1992005634A1/en not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100563377B1 (en) * | 1997-05-14 | 2006-07-25 | 교토지도기키 가부시키가이샤 | Bucket conveyor |
Also Published As
| Publication number | Publication date |
|---|---|
| KR927002575A (en) | 1992-09-04 |
| WO1992005634A1 (en) | 1992-04-02 |
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