JPH04127349A - System communication control method - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔目 次〕
概要
産業上の利用分野
従来の技術（第３図）
発明が解決しようとする課題
課題を解決するための手段（第１
作用
実施例（第２図）
発明の効果
図）
〔概 要〕
マルチプロセッサシステム内のＣＰＵ−ＭＣｔＪ間のデ
ータバスをＣＰＵ間通信およびシステム間通信で共用す
るシステム通信制御方式に関し、システム間通信の実行
中にもＣＰＵ間通信の実行を可能にすることを目的とし
、
マルチプロセッサシステムの記憶制御装置には、マルチ
プロセッサシステム内でＣＰＵ間通信を制御するＣＰＵ
間通信制御部と、他のマルチプロセッサシステムとの間
でシステム記憶装置を共有するシステム間通信を制御す
るシステム間通信制御部とを含み、ＣＰＵ間通信および
システム間通信で、記憶制御装置と各中央処理装置との
間のデータバスを共用する構成であるシステム通信制御
方式において、システム間通信制御部には、システム間
通信の送受信データを格納するバッファと、システム間
通信がシステム記憶装置を介してバッファ間で行われて
いるときに、各中央処理装置と記憶制御装置との間のデ
ータバスをＣＰＵ間通信に開放する制御手段とを含み、
バッファ間で行われているシステム間通信の終了を対応
する中央処理装置に通知する制御を灯っンステム間通信
受信制御部を備えて構成する。[Detailed description of the invention] [Table of contents] Overview Industrial field of application Prior art (Figure 3) Means for solving the problem to be solved by the invention (Part 1 Working example (Figure 2) Effect diagram of the invention) [Summary] Regarding a system communication control method in which a data bus between CPUs and MCtJ in a multiprocessor system is shared for inter-CPU communication and inter-system communication, it is possible to control inter-CPU communication even during execution of inter-system communication. The storage controller of a multiprocessor system includes a CPU that controls inter-CPU communication within the multiprocessor system.
and an inter-system communication control unit that controls inter-system communication that shares a system storage device with other multiprocessor systems. In a system communication control method that shares a data bus with a central processing unit, the intersystem communication control unit includes a buffer that stores data sent and received for intersystem communication, and a system that allows intersystem communication to occur via the system storage device. control means for opening a data bus between each central processing unit and the storage control unit to inter-CPU communication when communication is being performed between the buffers;
An inter-system communication reception control unit is provided to control the notification of the termination of inter-system communication between buffers to a corresponding central processing unit.
本発明は、主記憶装置（ＭＳＵ）を共有し、記憶制御装
置（以下、ｒＭＣＵＪという。）を介して接続される複
数の中央処理装置（以下、「ＣＰＵ」という。）を有す
るマルチプロセッサシステムが、複数でシステム記憶装
置Ｃ以下、ｒｓｓＵ。The present invention provides a multiprocessor system having a plurality of central processing units (hereinafter referred to as "CPUs") that share a main storage unit (MSU) and are connected via a storage control unit (hereinafter referred to as rMCUJ). , multiple below the system storage device C, rssU.
という。）を共有するシステムにおいて、マルチプロセ
ッサシステム内で行われるＣＰＵ間通信（ＳＩＧＰ）と
、マルチプロセンサシステム間で行われるシステ、ム間
通信（ＧＳＩＧＰ）とを実行する場合に、マルチプロセ
ッサシステム内のＣＰＵ３１０間のデータバスをＣＰＵ
間通信およびシステム間通信で共用するシステム通信制
御方式に関する。That's what it means. ), when performing inter-CPU communication (SIGP) that takes place within a multiprocessor system and system-to-system communication (GSIGP) that takes place between multi-processor sensor systems, The data bus between CPU310
Related to system communication control methods shared by inter-system communication and inter-system communication.
第３図は、本発明の対象となるシステム全体の構成例を
示すブロック図である。FIG. 3 is a block diagram showing an example of the configuration of the entire system to which the present invention is applied.
図において、マルチプロセッサシステム（ＳＹＳ）３０
．は、複数のＣＰＵ３１０゜〜３１ｏ３が、ＭＣＵ３３
゜を介して主記憶装置（ＭＳＵ）３５゜を共有する構成
である。なお、ＭＣＵ３３゜にはチャネル装置（Ｃ）（
）３７゜が接続される。In the figure, a multiprocessor system (SYS) 30
．． In this case, multiple CPUs 310° to 31o3 are connected to the MCU 33
This is a configuration in which the main storage unit (MSU) 35° is shared via the main storage unit (MSU). In addition, the MCU33° has a channel device (C) (
) 37° are connected.
ここで、ｃｐｕ間通信（ＳＩＧＰ）は、マルチプロセッ
サシステム３０゜内の各ＣＰＵ３１ｏｏ〜３１゜３間の
通信であり、ＭＣＵ３３゜を介して行われる。たとえば
、ＣＰＵ３１゜。とＣＰＵ３１ｏ１との間で、ＭＣＵ３
３．を介して行われる。Here, inter-cpu communication (SIGP) is communication between each of the CPUs 31oo to 31°3 in the multiprocessor system 30°, and is performed via the MCU 33°. For example, CPU 31°. and CPU31o1, MCU3
3. It is done through.
マルチプロセッサシステム３０．についても同様であり
、このようなマルチプロセッサシステムが複数存在する
。Multiprocessor system 30. The same is true for multiprocessor systems, and a plurality of such multiprocessor systems exist.
サラに、各マルチプロセッサシステム３０゜、３０８、
・・・は、５ＳＵ４０を共有してシステムが構成される
。Sara, each multiprocessor system 30°, 308,
..., the system is configured by sharing 5SU40.
ここで、システム間通信（Ｇ Ｓ Ｉ Ｇ Ｐ （Ｇ
ｌｏｂａｌＳＩＧＰ） ）は、各マルチプロセッサシス
テム３０．．３０１、・・・間の通信であり、５ＳＵ４
０を介して行われる。たとえば、マルチプロセッサシス
テム３０゜のＣＰＵ３１゜。と、マルチプロセッサシス
テム３０．のＣＰＵ３１．。との間で、５ＳＵ４０およ
び各ＭＣＵ３３゜、３３．を介して行われる。Here, inter-system communication (G S I G P (G
lobalSIGP)) for each multiprocessor system 30. ．． Communication between 301,..., and 5SU4
This is done via 0. For example, a 31° CPU in a 30° multiprocessor system. and a multiprocessor system 30. CPU31. . 5SU40 and each MCU33°, 33. It is done through.
ところで、５ＳＵ４０を共有して行われるシステム間通
信のために、ＣＰＵ３１とＭＣＵ３３との間（ＣＰＵ−
ＭＣＵ間）に専用のデータバスを設けると、ＣＰＵ間通
信で使用するＣ Ｐ Ｕ−ＭＣＵ間のデータバスと二重
になり、物理的な制約により実現が困難になることがあ
った。By the way, for inter-system communication to be carried out by sharing the 5SU40, the communication between the CPU 31 and the MCU 33 (CPU-
If a dedicated data bus is provided between CPUs (between MCUs), it will be duplicated with the data bus between CPUs and MCUs used for inter-CPU communication, which may be difficult to implement due to physical constraints.
したがって１．システム間通信に際しては、ＣＰＵ間通
信で使用するＣＰＵ−ＭＣＵ間のデータ／Ｓスを共用す
ることが考えられている。Therefore 1. For inter-system communication, it has been considered to share a data/S space between CPUs and MCUs used in inter-CPU communication.
しかし、ＣＰＵ−ＭＣＵ間と、５ＳＵ４０とＭＣＵ３３
との間（ＳＳＵ−ＭＣＵ間）でデータ転送速度が異なる
場合、特にＣＰＵ−ＭＣＵ間の方がＳＳＵ−ＭＣＵ間よ
りもデータ転送速度が速い場合には不都合が生じる。However, between the CPU and MCU, 5SU40 and MCU33
If the data transfer speed is different between the CPU and the MCU (between the SSU and the MCU), an inconvenience arises especially when the data transfer speed between the CPU and the MCU is faster than that between the SSU and the MCU.
すなわち、ＣＰＵ間通信の実行中は、他のＣＰＵ間通信
の実行を待たせる従来のＣＰＵ間通信制御方式が、ＣＰ
Ｕ−ＭＣＵ間のデータバスの共有によりそのままシステ
ム間通信に適用されると、システム間通信の実行中はＣ
ＰＵ間通信も実行できなくなる。そのとき、システム間
通信の実行時間がＣＰＵ間通信の実行時間よりも長けれ
ば、システム間通信に当てる時間が大きなウエートを占
めるようになり、単独のマルチプロセンサシステムにお
けるＣＰＵ間通信の実行時間に比べて、システム間通信
を行うシステムにおけるＣＰＵ間通信の実行時間が著し
く長くなり、性能低下が顕著になる。In other words, while the CPU-to-CPU communication is in progress, the conventional inter-CPU communication control method makes the execution of other CPU-to-CPU communication wait.
If applied directly to inter-system communication by sharing the data bus between U-MCU, C
Communication between PUs also becomes impossible. At that time, if the execution time for inter-system communication is longer than the execution time for inter-CPU communication, the time devoted to inter-system communication will occupy a large proportion of the execution time for inter-CPU communication in a single multi-pro sensor system. In comparison, the execution time for inter-CPU communication in a system that performs inter-system communication becomes significantly longer, resulting in a noticeable drop in performance.
本発明は、特にＣＰＵ−ＭＣＵ間のデータ転送速度がＳ
ＳＵ−ＭＣｌＪ間のそれよりも速い場合に、システム間
通信の実行中にもＣＰＵ間通信の実行を可能にするシス
テム通信制御方式を提供することを目的とする。In particular, the present invention is characterized in that the data transfer rate between the CPU and MCU is S
It is an object of the present invention to provide a system communication control method that allows inter-CPU communication to be executed even while inter-system communication is being executed when it is faster than that between SU-MC1J.
第１図は、本発明の原理ブロック図である。 FIG. 1 is a block diagram of the principle of the present invention.
図において、マルチプロセッサシステム１４は、複数の
ＣＰＵＩＩがＭＣＵ１２を介して主記憶装置を共有する
。In the figure, in a multiprocessor system 14, a plurality of CPU IIs share a main storage device via an MCU 12.
５ＳＵＩ ５は、複数のマルチプロセッサシステムに共
有される。5SUI 5 is shared by multiple multiprocessor systems.
システム通信制御方式は、ＭＣＵ１２に、マルチプロセ
ッサシステム１４内で、複数のＣＰＵ１１間で行われる
ＣＰＵ間通信を制御するＣＰＵ間通信制御部１６と、他
のマルチプロセッサシステムとの間で５ＳＵ１５を共有
するシステム間通信を制御するシステム間通信制御部１
７とを含み、ＣＰＵ間通信およびシステム間通信で、Ｍ
ＣＵＩ２と各ＣＰＵＩ １との間のデータバスを共用す
る構成である。The system communication control method includes an MCU 12, an inter-CPU communication control unit 16 that controls inter-CPU communication performed between a plurality of CPUs 11 in a multiprocessor system 14, and a 5SU 15 shared between other multiprocessor systems. Intersystem communication control unit 1 that controls intersystem communication
7, in inter-CPU communication and inter-system communication,
The configuration is such that the data bus between the CUI 2 and each CPUI 1 is shared.
本発明では、システム間通信制御部１７にシステム間通
信の送受信データを格納するバッファ１８と、システム
間通信がシステム記憶装置１５を介してバッファ１８間
で行われているときに、各中央処理装置１１と記憶制御
装置１２との間のデータバスをＣＰＵ間通信に開放する
制御手段とを含み、さらにシステム間通信受信制御部１
９を備える。In the present invention, the inter-system communication control unit 17 has a buffer 18 for storing transmission/reception data for inter-system communication, and when inter-system communication is performed between the buffers 18 via the system storage device 15, each central processing unit 11 and the storage control device 12 for inter-CPU communication, and further includes an inter-system communication reception control section 1
Equipped with 9.
システム間通信受信制御部１９は、バッファ１８間で行
われているシステム間通信の終了を対応する中央処理装
置に通知する制御を行う。The inter-system communication reception control unit 19 performs control to notify the corresponding central processing unit of the end of the inter-system communication between the buffers 18 .
（作 用］
本発明は、ＭＣＵ１２のシステム間通信制御部１７に設
けたシステム間通信の送受信データを格納するバッファ
１８により、ＣＰＵ−ＭＣＵ間とＳＳＵ−ＭＣＵ間でデ
ータ転送速度が異なる場合にその速度差を吸収する。(Function) The present invention uses a buffer 18 provided in the intersystem communication control unit 17 of the MCU 12 to store transmission/reception data for intersystem communication, so that when the data transfer speeds differ between the CPU and the MCU and between the SSU and the MCU, Absorb speed differences.
一方、５ＳＵ１５を介してバッファ１８間でシステム間
通信が行われているときには、各ＣＰＵ１１とＭＣＵ１
２との間（ＣＰＵ−ＭＣＵ間）のデータバスは空き状態
になるので、システム間通信制御部１７はそれを検出し
、その間を利用してＣＰＵ間通信を実行させる制御を行
う。On the other hand, when intersystem communication is performed between the buffers 18 via the 5SU15, each CPU 11 and the MCU1
2 (between the CPU and the MCU) becomes vacant, so the inter-system communication control unit 17 detects this and performs control to execute inter-CPU communication using the available time.
なお、ｃｐｕ間通信にＣＰＵ−ＭＣＵ間のデータバスを
開放するタイミングは、システム間通信のコマンドをシ
ステム間通信制御部１７の送信バッファに書き込んでか
ら、システム間通信のステータスが受信バッファに書き
込まれるまでとする。Note that the timing for opening the data bus between the CPU and MCU for inter-CPU communication is such that the inter-system communication command is written to the transmission buffer of the inter-system communication control unit 17, and then the inter-system communication status is written to the reception buffer. up to.
ただし、システム間通信のステータスが受信バッファに
書き込まれたときに、ＣＰＵ間通信が実行中であると、
そのステータスをＣＰＵＩ １に返すことができなくな
る。したがって、その場合にシステム間通信受信制御部
１９は、ステータスをＣＰＵに返すのを実行中のＣＰＵ
間通信が終了するまで待たせ、次のＣＰＵ間通信の実行
権をステータス返送終了まで抑止する。あるいは、ＣＰ
Ｕ間通信およびシステム間通信の各通信時間が一定であ
るときに、ステータスが受信バッファに書き込まれる以
前に、ＣＰＵ間通信の実行が終了する時間だけＣＰＵ間
通信の実行を許可するようにする。However, if inter-CPU communication is in progress when the inter-system communication status is written to the receive buffer,
It will no longer be possible to return that status to CPUI 1. Therefore, in that case, the intersystem communication reception control unit 19 returns the status to the CPU.
The execution right for the next inter-CPU communication is suppressed until the end of the status return. Or, C.P.
When the communication times of inter-U communication and inter-system communication are constant, execution of inter-CPU communication is permitted only for the time when execution of inter-CPU communication ends before the status is written to a reception buffer.
本発明は、このようにシステム間通信の実行中にもＣＰ
Ｕ間通信の実行を可能にすることができる。なお、ＣＰ
Ｕ−ＭＣＵ間のデータバスは、システム間通信ではバッ
ファ１８との間の転送処理になるので、他のＣＰＵ間通
信と同様に扱うことができる。すなわち、システム間通
信を行うシステムであっても、ＣＰＵ間通信の実行時間
は他のＣＰＵ間通信が実行中であるために待たされた場
合と同等になる。In this way, the present invention enables the CP even during execution of communication between systems.
It is possible to perform inter-U communication. In addition, C.P.
Since the data bus between the U-MCU is used for transfer processing to and from the buffer 18 in intersystem communication, it can be handled in the same way as other inter-CPU communication. That is, even in a system that performs inter-system communication, the execution time of inter-CPU communication is equivalent to the case where communication between CPUs is made to wait because other inter-CPU communication is in progress.
以下、図面に基づいて本発明の実施例について詳細に説
明する。Hereinafter, embodiments of the present invention will be described in detail based on the drawings.
第２図は、本発明の一実施例構成を示すブロック図であ
る。なお、本実施例は、ＭＣＵ内の構成例を示す。FIG. 2 is a block diagram showing the configuration of an embodiment of the present invention. Note that this embodiment shows an example of the configuration within the MCU.
図において、ＭＣＵは、ＣＰＵ間通信制御部１６と、シ
ステム間通信制御部１７と、システム間通信受信制御部
１９とを備える。In the figure, the MCU includes an inter-CPU communication control section 16, an inter-system communication control section 17, and an inter-system communication reception control section 19.
ＣＰＵ間通信制御部１６は、各ＣＰＵあるいはシステム
間通信制御部１７との間のデータノ〈スを切り替えるバ
ス選択回路２１、およびハス選択回路２１の切り替え制
御を行うバス制御回路２２を有する。The inter-CPU communication control unit 16 has a bus selection circuit 21 that switches data nodes between each CPU or the inter-system communication control unit 17, and a bus control circuit 22 that controls switching of the lotus selection circuit 21.
システム間通信制御部エフは、ＳＳＵとのデータバスに
接続される送信バッファ２３および受信バッファ２４を
備える。さらに、ＣＰＵ間通信制御部１６のバス選択回
路２１と、送受信バッファ２３．２４と、後述するステ
ータス生成回路２７との間の接続を切り替えるバス選択
回路２５、およびバス選択回路２５の切り替え制御を行
うパス制御回路２６を有する。なお、パス制御回路２２
．２６は相互に接続される。The intersystem communication control unit F includes a transmission buffer 23 and a reception buffer 24 connected to a data bus with the SSU. Furthermore, the bus selection circuit 25 switches the connection between the bus selection circuit 21 of the inter-CPU communication control unit 16, the transmission/reception buffers 23 and 24, and the status generation circuit 27 described later, and the switching control of the bus selection circuit 25 is performed. It has a path control circuit 26. Note that the path control circuit 22
．． 26 are interconnected.
システム間通信受信制御部１９は、システム間通信制御
部１７のパス制御回路２６および受信バッファ２４の各
出力を取り込みステータスを生成するステータス生成回
路２７、ステータス生成回路２７の出力により割込み信
号を生成する割込み性成回路２８を有する。The inter-system communication reception control unit 19 receives the outputs of the path control circuit 26 and the reception buffer 24 of the inter-system communication control unit 17 and generates a status, and a status generation circuit 27 generates an interrupt signal based on the output of the status generation circuit 27. It has an interrupt generation circuit 28.
このような構成に基づいて、（ａ） ＣＰ Ｕ間通信（
ＳＩＧＰ）の実行手順、（ｂ）システム間通信（ＧＳＩ
ＧＰ）の実行手順、（Ｃ）システム間通信の実行中にＣ
ＰＵ間通信を実行するための制御手順について以下に説
明する。Based on such a configuration, (a) CPU-to-U communication (
SIGP) execution procedure, (b) intersystem communication (GSI
GP) execution procedure, (C) C during execution of inter-system communication.
A control procedure for executing inter-PU communication will be described below.
（ａ） ＣＰ Ｕ間通信（ＳＩＧＰ）の実行手順■ Ｃ
ＰＵ間通信命令を実行するＣＰＵの送信回路が、ＭＣＵ
ＯＣＰＵ間通信制御部１６に対してリクエストを上げる
。(a) Execution procedure of CPU-to-U communication (SIGP)■C
The transmission circuit of the CPU that executes the inter-PU communication command is the MCU
A request is made to the inter-OCPU communication control unit 16.
■ ＣＰＵ間通信制御部１６のパス制御回路２２は、所
定のプライオリティ制御により一つのリクエストに実行
権を与える。なお、実行権が得られなかったＣＰＵは、
実行権が得られるまでＣＰＵ間通信は待たされる。(2) The path control circuit 22 of the inter-CPU communication control section 16 grants execution rights to one request through predetermined priority control. Note that the CPU for which the execution right was not obtained is
Inter-CPU communication is made to wait until the execution right is obtained.
■ 実行権を得たＣＰＵの送信回路は、受信ＣＰＵアド
レスおよびコマンド（必要があればパラメータも含む）
をＭＣＵへ送る。■ The transmitting circuit of the CPU that has obtained the execution right receives the receiving CPU address and command (including parameters if necessary).
is sent to the MCU.
■ ＭＣＵ内のＣＰＵ間通信制御部１６のパス制御回路
２２は、受信ＣＰＵアドレスに従ってバス選択回路２１
を制御し、コマンド、パラメータおよび送信ＣＰＵアド
レスを受信ＣＰＵへ送る。■ The path control circuit 22 of the inter-CPU communication control unit 16 in the MCU selects the bus selection circuit 21 according to the received CPU address.
and sends commands, parameters, and sending CPU addresses to the receiving CPU.
■ 受信ＣＰＵは、コマンドに従ってステータスの生成
およびコマンドの実行を行い、生成したステータスをＭ
ＣＵへ返す。■ The receiving CPU generates a status according to the command, executes the command, and sends the generated status to M
Return to CU.
■ パス制御回路２２は、受信ＣＰＵからのＣＰＵを送
信ＣＰＵへ返す。このステータスの返送終了後、パス制
御回路２２は次のＣＰＵ間通信を要求しているＣＰＵに
実行権を与える。(2) The path control circuit 22 returns the CPU from the receiving CPU to the transmitting CPU. After returning this status, the path control circuit 22 grants execution authority to the CPU requesting the next inter-CPU communication.
■ ＣＰＵの送信回路は、返送されてきたステータスを
所定の場所（例えばＧＲ）にセットし、ＣＰＵ間通信を
終了する。(2) The transmission circuit of the CPU sets the returned status in a predetermined location (for example, GR) and ends the inter-CPU communication.
以上の処理時間が、一つのＣＰＵ間通信の実行時間とな
る。The above processing time is the execution time for one CPU-to-CPU communication.
（ハ）システム間通信（ＧＳＩＧＰ）の実行手順■ シ
ステム間通信命令を実行するＣＰＵの送信回路が、ＭＣ
ＵＯＣＰＵ間通信制御部１６に対してリクエストを上げ
る。(c) Execution procedure for inter-system communication (GSIGP)■ The transmission circuit of the CPU that executes the inter-system communication command
A request is raised to the UOCPU communication control unit 16.
■ ＣＰＵ間通信制御部１６のバス制御回路２２はリク
エストを選択し、バス選択回路２１を制御してそのリク
エストをシステム間通信制御部１７へ送出する。このと
き、すでにシステム間通信が実行中であればリクエスト
は選択されず、システム間通信の終了を待つ。(2) The bus control circuit 22 of the inter-CPU communication control section 16 selects a request, controls the bus selection circuit 21, and sends the request to the inter-system communication control section 17. At this time, if intersystem communication is already in progress, no request is selected and the end of intersystem communication is waited.
■ システム間通信制御部１７のバス制御回路２６は、
バス選択回路２１を制御してこのリクエストをＳＳＵへ
送出し、ＳＳＵ内のシステム間通信制御部（ＭＣＵ内の
ＣＰＵ間通信制御部１６と同様）が、一つのリクエスト
に実行権を与える。■ The bus control circuit 26 of the inter-system communication control unit 17 is
The bus selection circuit 21 is controlled to send this request to the SSU, and the inter-system communication control unit in the SSU (similar to the inter-CPU communication control unit 16 in the MCU) gives execution rights to one request.
■ システム間通信制御部１７のバス制御回路２６は、
ＣＰＵ間通信制御部１６を介して、送信ＣＰＵへ実行権
が得られたことを伝える。■ The bus control circuit 26 of the inter-system communication control unit 17 is
It notifies the sending CPU via the inter-CPU communication control unit 16 that the execution right has been obtained.
■ 実行権を得たＣＰＵの送信回路は、受信システムア
ドレスおよびコマンド（必要があればパラメータも含む
）をＭＣＵへ送る。(2) The transmitting circuit of the CPU that has obtained execution authority sends the receiving system address and command (including parameters if necessary) to the MCU.
■ ＭＣＵ内のＣＰＵ間通信制御部１６のバス制御回路
２２は、バス選択回路２１を制御し、そのコマンドその
他をシステム間通信制御部１７へ送る。(2) The bus control circuit 22 of the inter-CPU communication control section 16 in the MCU controls the bus selection circuit 21 and sends commands and other information to the inter-system communication control section 17.
■ システム間通信制御部１７のバス制御回路２６は、
ハス選択回路２５を制御し、そのコマンドその他を送信
バッファ２３に格納する。■ The bus control circuit 26 of the inter-system communication control unit 17 is
It controls the lotus selection circuit 25 and stores the command and other information in the transmission buffer 23.
■ システム間通信制御部１７のバス制御回路２６は、
送信バッファ２３の内容をＳＳＵへ送る。■ The bus control circuit 26 of the inter-system communication control unit 17 is
Send the contents of the transmission buffer 23 to the SSU.
■ ＳＳＵ内のシステム間通信制御部は、受信システム
アドレスに従い、コマンド、パラメータおよび送信シス
テムアドレスを受信システムのＭＣＵへ送る。■ The intersystem communication control unit in the SSU sends commands, parameters, and the sending system address to the MCU of the receiving system according to the receiving system address.
［相］ 受信システムのＭＣＵのシステム間通信制御部
１７のバス制御回路２６は、そのコマンドその他を受信
バッファ２４に格納し、格納終了後にシステム間通信受
信制御部１９にコマンド実行を指示する。[Phase] The bus control circuit 26 of the intersystem communication control unit 17 of the MCU of the receiving system stores the command and other information in the reception buffer 24, and after the storage is completed, instructs the intersystem communication reception control unit 19 to execute the command.
■ システム間通信受信制御部１９のステータス生成回
路２７は、そのコマンドに従ってステータスの生成およ
び実行を行い、生成したステータスをシステム間通信制
御部１７へ返す。(2) The status generation circuit 27 of the intersystem communication reception control unit 19 generates and executes a status according to the command, and returns the generated status to the intersystem communication control unit 17.
＠ システム間通信制御部１７は、このステータスを送
信バッファに格納し、ＳＳＵへ返す。@ The inter-system communication control unit 17 stores this status in the transmission buffer and returns it to the SSU.
■ ＳＳＵ内のシステム間通信制御部は、ステータスを
送信システムのＭＣＵへ返送する。このステータス返送
終了後、ＳＳＵ内のシステム間通信制御部は次のシステ
ム間通信を要求しているＣＰＵに実行権を与える。■ The intersystem communication control unit within the SSU sends the status back to the MCU of the sending system. After this status return is completed, the intersystem communication control unit in the SSU grants execution authority to the CPU requesting the next intersystem communication.
［相］ 送信システムのＭＣＵ内のシステム間通信制御
部１７のバス制御回路２６は、ステータスを受信バッフ
ァ２４に格納し、ＣＰＵ間通信制御部１６にステータス
返送リクエストを送る。[Phase] The bus control circuit 26 of the inter-system communication control unit 17 in the MCU of the sending system stores the status in the reception buffer 24 and sends a status return request to the inter-CPU communication control unit 16.
■ ＣＰＵ間通信制御部１６のバス制御回路２２は、実
行中のＣＰＵ間通信がない場合には直ちにステータス返
送権をシステム間通信制御部１７に返す。なお、実行中
のＣＰＵ間通信があれば、その終了後にステータス返送
権を返す。(2) The bus control circuit 22 of the inter-CPU communication control section 16 immediately returns the status return right to the inter-system communication control section 17 if there is no inter-CPU communication in progress. Note that if there is ongoing inter-CPU communication, the status return right is returned after the communication is completed.
■ システム間通信制御部１７は、ステータス返送権を
受けると、ステータスをＣＰＵ間通信制御部１６を介し
て送信ＣＰＵへ返送する。なお、ＣＰＵ間通信制御部１
６のバス制御回路２２は、■〜■の間、システム間通信
の送信ＣＰＵアドレスを記憶しておく。(2) Upon receiving the status return right, the inter-system communication control unit 17 returns the status to the sending CPU via the inter-CPU communication control unit 16. Note that the inter-CPU communication control unit 1
The bus control circuit 22 of No. 6 stores the sending CPU address for inter-system communication during the period (1) to (2).
■ ＣＰＬＩの送信回路は、返送されてきたステータス
を所定の場所（例えばＧＲ）にセットし、システム間通
信を終了する。(2) The CPLI transmission circuit sets the returned status in a predetermined location (for example, GR) and terminates intersystem communication.
以上の処理時間が、一つのシステム間通信の実行時間と
なる。The above processing time is the execution time for one intersystem communication.
ここで、本発明の目的であるシステム間通信実行中にＣ
ＰＵ間通信を実行させるためには、システム間通信処理
の■〜［相］の間、ＣＰＵ−ＭＣＵ間のデータバスおよ
びＣＰＵ間通信制御部１６が空き状態であることを利用
する。なお、この間はシステム間通信は実行不可である
ので、システム間通信制御部１７からＣＰＵ間通信制御
部１６にビジィ信号を送る。Here, C
In order to perform inter-PU communication, the fact that the data bus between the CPU and MCU and the inter-CPU communication control unit 16 are in an idle state during phases 1 to [phase] of the inter-system communication processing is utilized. Note that during this time, inter-system communication cannot be performed, so a busy signal is sent from the inter-system communication control section 17 to the inter-CPU communication control section 16.
（Ｃ）システム間通信の実行中にＣＰＵ間通信を実行す
るための制御手順
■ システム間通信実行手順の■が終了した時点で、Ｃ
ＰＵ間通信制御部１６のパス制御回路２２は、ＣＰ Ｕ
−ＭＣＵ間のデータバスおよびハス選択回路２１が空き
状態になったことを認識する。なお、このときすでにＣ
ＰＵからＣＰＵ間通信のリクエストがあれば直ちに実行
権を与え、なければリクエスト待ちの状態になる。(C) Control procedure for executing inter-CPU communication during execution of inter-system communication ■ When ■ in the inter-system communication execution procedure is completed,
The path control circuit 22 of the inter-PU communication control unit 16
- Recognize that the data bus between the MCUs and the lotus selection circuit 21 have become vacant. Note that at this time, C
If there is a request for inter-CPU communication from the PU, the execution right is immediately given, and if there is no request, the CPU waits for the request.
■ ＣＰＵに実行権が与えられれば、ＣＰＵ間通信実行
手順の■〜■が実行される。(2) If the CPU is given the execution right, steps (2) to (2) of the inter-CPU communication execution procedure are executed.
■ システム間通信制御部１７からのステータス返送リ
クエストの有無を調べ、なければ次のＣＰＵ間通信に実
行権を与える。またステータス返送リクエストがあれば
、システム間通信実行手順の■以降の処理を行う。ただ
し、ＣＰＵ間通信リクエストおよびステータス返送リク
エストがともにない場合には、リクエスト待ちの状態に
なる。(2) Check to see if there is a status return request from the inter-system communication control unit 17, and if not, give execution rights to the next inter-CPU communication. Furthermore, if there is a status return request, the processing from ① in the inter-system communication execution procedure is performed. However, if there is neither an inter-CPU communication request nor a status return request, the CPU enters a request waiting state.
なお、■、■の時点では、システム間通信制御部１７か
らビジィ信号により、システム間通信リクエストに実行
権が与えられることはない。すなわち、ビジィ信号によ
り、システム間通信リクエストは無視され、システム間
通信リクエストのみがある場合にも、ＣＰＵＭ通信のリ
クエスト待ちの状態となる。It should be noted that at the times of (1) and (2), the execution right is not granted to the inter-system communication request by the busy signal from the inter-system communication control unit 17. That is, due to the busy signal, inter-system communication requests are ignored, and even if there is only an inter-system communication request, the system waits for a CPU communication request.
上述したように、本発明によれば、システム間通信制御
部のバッファ間でシステム間通信が行われている間は、
ＣＰＵ−ＭＣＵ間のデータバスは空き状態となり、それ
を利用してＣＰＵ間通信を実行させることができる。As described above, according to the present invention, while intersystem communication is being performed between the buffers of the intersystem communication control section,
The data bus between the CPU and MCU becomes vacant, and can be used to perform inter-CPU communication.
したがって、システム間通信によりＣＰｔＪ間通信の実
行が待たされた場合の待ち時間は、他のＣＰＵ間通信に
より待たされた場合と同等になり、ＳＳＵ−ＭＣＵ間の
データ転送速度が遅い場合においても、システム間通信
によるシステムの性能低下を最小限に抑えることができ
る。Therefore, the waiting time when execution of inter-CPtJ communication is made to wait due to inter-system communication is the same as when execution is made to wait due to other inter-CPU communication, and even when the data transfer rate between SSU and MCU is slow, System performance degradation due to inter-system communication can be minimized.
【図面の簡単な説明】
第１図は本発明の原理ブロック図、
第２図は本発明の一実施例構成を示すブロック図、
第３図は本発明の対象となるシステム全体の構成例を示
すブロック図である。
図において、
１１は中央処理装置（ＣＰＵ）、
１２は記憶制御装置（ＭＣＵ）、
１４はマルチプロセッサシステム（ＳＹＳ）、１５はシ
ステム記憶装置（Ｓ Ｓ Ｕ）、１６はＣＰＵ間通信制
御部、
１７はシステム間通信制御部、
１８はバッファ・
１９はシステム間通信受信制御部、
２１．２５はバス選択回路、
２２．２６はパス制御回路、
２３は送信バッファ、
２４は受信バッファ、
２７はステータス生成回路、
２８は割込み生成回路である。[Brief Description of the Drawings] Fig. 1 is a block diagram of the principle of the present invention, Fig. 2 is a block diagram showing the configuration of an embodiment of the present invention, and Fig. 3 is an example of the configuration of the entire system to which the present invention is applied. FIG. In the figure, 11 is a central processing unit (CPU), 12 is a storage control unit (MCU), 14 is a multiprocessor system (SYS), 15 is a system storage unit (SSU), 16 is an inter-CPU communication control unit, 17 is an inter-system communication control unit, 18 is a buffer, 19 is an inter-system communication reception control unit, 21.25 is a bus selection circuit, 22.26 is a path control circuit, 23 is a transmission buffer, 24 is a reception buffer, 27 is a status generation The circuit 28 is an interrupt generation circuit.
Claims (1)
２）を介して主記憶装置を共有するマルチプロセッサシ
ステム（１４）と、 複数のマルチプロセッサシステムが共有するシステム記
憶装置（１５）とを備え、 前記記憶制御装置（１２）には、 前記マルチプロセッサシステム（１４）内で、前記中央
処理装置（１１）間で行われるＣＰＵ間通信を制御する
ＣＰＵ間通信制御部（１６）と、他のマルチプロセッサ
システムとの間で前記システム記憶装置（１５）を共有
するシステム間通信を制御するシステム間通信制御部（
１７）とを含み、 前記ＣＰＵ間通信およびシステム間通信で、前記各中央
処理装置（１１）と記憶制御装置（１２）との間のデー
タバスを共用する構成であるシステム通信制御方式にお
いて、 前記システム間通信制御部（１７）には、システム間通
信の送受信データを格納するバッファ（１８）と、前記
システム間通信が前記システム記憶装置（１５）を介し
て前記バッファ（１８）間で行われているときに、前記
各中央処理装置（１１）と記憶制御装置（１２）との間
のデータバスを前記ＣＰＵ間通信に開放する制御手段と
を含み、前記バッファ（１８）間で行われている前記シ
ステム間通信の終了を対応する中央処理装置に通知する
制御を行うシステム間通信受信制御部（１９）を備えた ことを特徴とするシステム通信制御方式。(1) A plurality of central processing units (11) are connected to a storage control device (1
2), a multiprocessor system (14) that shares a main storage device via a multiprocessor system, and a system storage device (15) that is shared by a plurality of multiprocessor systems; Within the system (14), an inter-CPU communication control unit (16) that controls inter-CPU communication between the central processing units (11) and another multiprocessor system communicate with the system storage device (15). The intersystem communication control unit (
17), wherein a data bus is shared between each of the central processing units (11) and the storage control unit (12) in the inter-CPU communication and inter-system communication, The inter-system communication control unit (17) includes a buffer (18) for storing transmission/reception data for inter-system communication, and a buffer (18) for storing the inter-system communication between the buffers (18) via the system storage device (15). control means for opening a data bus between each of the central processing units (11) and the storage control unit (12) to the inter-CPU communication when A system communication control system comprising: an intersystem communication reception control section (19) that performs control to notify a corresponding central processing unit of the termination of the intersystem communication.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25145990A JPH04127349A (en) | 1990-09-19 | 1990-09-19 | System communication control method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25145990A JPH04127349A (en) | 1990-09-19 | 1990-09-19 | System communication control method |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04127349A true JPH04127349A (en) | 1992-04-28 |
Family
ID=17223138
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25145990A Pending JPH04127349A (en) | 1990-09-19 | 1990-09-19 | System communication control method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04127349A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012221399A (en) * | 2011-04-13 | 2012-11-12 | Nec Corp | Access device and access method |
Citations (4)
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| JPS5847746A (en) * | 1981-09-14 | 1983-03-19 | Toyo Kikai Kk | Apparatus for spreading and guiding of running cloth |
| JPS6265158A (en) * | 1985-09-17 | 1987-03-24 | Nippon Telegr & Teleph Corp <Ntt> | Parallel processing system |
| JPS62245472A (en) * | 1986-04-18 | 1987-10-26 | Mitsubishi Heavy Ind Ltd | Multicomputer system |
| JPS63168761A (en) * | 1987-01-07 | 1988-07-12 | Fujitsu Ltd | Parallel processing system constituting system |
-
1990
- 1990-09-19 JP JP25145990A patent/JPH04127349A/en active Pending
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