JPH04126477A - Digital ccd camera - Google Patents
Digital ccd cameraInfo
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Abstract
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は、撮像素子にＣＣＤアレイを使用し、且つ、撮
像出力のデジタル処理を行うデジタルＣＣＤカメラ′に
関する。DETAILED DESCRIPTION OF THE INVENTION (A) Field of Industrial Application The present invention relates to a digital CCD camera' which uses a CCD array as an image sensor and performs digital processing of image output.
（ロ）従来の技術
撮像素子にＣＣＤアレイを使用したＣＣＤカメラの改良
は従来より種々提案されており、例えばＣＣＤ出力のノ
イズ低減に関するものとして特開平２−５８４８２号公
報（ＨＯ４ＮＳ／３３５）がある。この従来例はローパ
スフィルタを使用してＣＣＤ出力中のノイズの低減を図
るものであるが、この例に見られるように、従来のＣＣ
Ｄカメラでは、ローパスフィルタや相関二重サンプリン
グによるノイズ低減処理をアナログ的に行うようにして
いた。(B) Conventional technology Various improvements to CCD cameras that use CCD arrays as image sensors have been proposed in the past. For example, Japanese Patent Application Laid-Open No. 2-58482 (HO4NS/335) relates to noise reduction in CCD output. . This conventional example uses a low-pass filter to reduce noise in the CCD output.
In the D camera, noise reduction processing using a low-pass filter and correlated double sampling was performed in an analog manner.
（ハ）発明が解決しようとする課題
上記のようにアナログ的にノイズ低減処理を行う方法で
は、ＣＣＤ出力中の後述するリセットノイズやアンプノ
イズはある程度低減できるが、アナログ信号をサンプリ
ング処理するため、サンプリングの立上り時、立下り時
の過渡現象によるノイズが出力信号中に現れるという欠
点があった。(c) Problems to be Solved by the Invention The method of performing analog noise reduction processing as described above can reduce reset noise and amplifier noise, which will be described later, during CCD output to some extent, but since the analog signal is sampled, There is a drawback that noise appears in the output signal due to transient phenomena at the rising and falling edges of sampling.
そこで、本願発明は、そのようなサンプリングノイズの
発生を防止し、しかも、リセットノイズやアンプノイズ
を充分に低減してＣＣＤカメラのＳ／Ｎ比の向上を図る
ことを目的とする。Therefore, an object of the present invention is to prevent the occurrence of such sampling noise, and to sufficiently reduce reset noise and amplifier noise, thereby improving the S/N ratio of a CCD camera.
（ニ）課題を解決するための手段
本願の第１の発明のＣＣＤカメラでは、ＣＣＤアレイの
出力信号をＡ／Ｄ変換し、そのＡ／Ｄ変換後のＣＣＤア
レイ出力のフィードスルー期間と信号期間の各デジタル
値をそれぞれサンプルホールドし、その各サンプルホー
ルド出力のタイミングを合わせたのち差分を行って撮像
出力とする。(d) Means for Solving the Problems In the CCD camera of the first invention of the present application, the output signal of the CCD array is A/D converted, and the feed-through period and signal period of the CCD array output after the A/D conversion. Each digital value is sampled and held, and after the timing of each sample and hold output is matched, a difference is performed and an image output is obtained.
また、本願の第２の発明のＣＣＤカメラでは、ＣＣＤア
レイの出力信号をＡ／Ｄ変換し、そのＡ／Ｄ変換後のＣ
ＣＤアレイ出力のフィードスルー期間と信号期間の各デ
ジタル値をそれぞれ複数回づつサンプリングし、そのサ
ンプリングされた上記各期間の各デジタル値をそれぞれ
累積加算し、その各加算出力のタイミングを合わせたの
ち差分を行って撮像出力とする。Further, in the CCD camera of the second invention of the present application, the output signal of the CCD array is A/D converted, and the CCD after the A/D conversion is
Each digital value of the feed-through period and signal period of the CD array output is sampled multiple times, each of the sampled digital values of each period is cumulatively added, and the timing of each added output is adjusted, and then the difference is calculated. and output the image.
（ホ）作 用
上記第１の発明では、Ａ／Ｄ変換後のＣＣＤ出力信号に
対してサンプリングを行っているので、サンプリングの
際の過渡現象によるノイズのないデジタル信号に対して
差分処理が行われ、その差分処理によってＣＣＤ出力中
のリセットノイズが除去される。(e) Effect In the first invention described above, since sampling is performed on the CCD output signal after A/D conversion, differential processing is performed on the digital signal free of noise caused by transient phenomena during sampling. The reset noise in the CCD output is removed by the difference processing.
一方、上記第２の発明では、Ａ／Ｄ変換後のＣＣＤ出力
信号の各フィードスルー期間と信号期間に対して複数回
づつサンプリングして累積加算しているので、信号成分
が複数倍になるのに対してランダムなアンプノイズはそ
のまま複数倍にならず信号に対して相対的に小さくなる
。また、サンプリングを複数回づつ行うと、結果的にサ
ンプリンダ周波数が高くなるから、サンプリングにより
信号帯域内に入るアンプノイズの高域成分の低域折り返
し量が減少する。そして、このようにしてアンプノイズ
の低減されたデジタル信号に対して差分処理が行われリ
セットノイズが除去される。On the other hand, in the second aspect of the invention, since each feed-through period and signal period of the CCD output signal after A/D conversion is sampled multiple times and cumulatively added, the signal component is multiplied multiple times. On the other hand, random amplifier noise does not multiply multiple times as it is, but becomes smaller relative to the signal. Furthermore, if sampling is performed multiple times, the sampler frequency will increase as a result, so that the amount of low-frequency aliasing of the high-frequency component of the amplifier noise that falls within the signal band due to sampling will be reduced. Then, differential processing is performed on the digital signal whose amplifier noise has been reduced in this way, and reset noise is removed.
（へ）実施例
第１図は第１の発明の一実施例の要部概略構成を示して
いる。同図に於いて、（１）は周知のインターライン転
送型のＣＣＤアレイ、（２）はその光電変換兼垂直転送
部、（３）は水平転送部であり、その水平転送部（３）
からの信号電荷がＣＣＤアレイ上に形成されたＦＤＡ
（７０−ティング・デイフュージョン・アンプ）（４）
で信号電圧に変換されて出力されるようになっている。(f) Embodiment FIG. 1 shows a schematic configuration of the main parts of an embodiment of the first invention. In the figure, (1) is a well-known interline transfer type CCD array, (2) is its photoelectric conversion/vertical transfer section, and (3) is its horizontal transfer section;
The signal charges from the FDA are formed on the CCD array.
(70-ting diffusion amplifier) (4)
It is converted into a signal voltage and output.
前記ＦＤＡ（４）は、第２図に等価回路を示す様に、基
本的には電荷・電圧変換用の検出容量（Ｃｓ）とＭＯＳ
型のリセット用ＦＥＴ（Ｔ、）及び複数個のＭＯＳ −
Ｆ Ｅ Ｔ（Ｔ、）〜（Ｔ、）からなるアンプによって
構成され、上記リセット用ＦＥＴ（Ｔ、）に水平転送り
ロックに同期したリセットパルス（第３図ｂ）が印加さ
れる度に第３図（ｃ）のようなＣＣＤ１素子毎の信号を
出力する。The FDA (4) basically consists of a detection capacitor (Cs) for charge/voltage conversion and a MOS, as shown in the equivalent circuit in Figure 2.
Type reset FET (T, ) and multiple MOS −
It is composed of an amplifier consisting of FET(T,) to (T,), and each time a reset pulse (Fig. 3b) synchronized with the horizontal transfer lock is applied to the reset FET (T,), A signal for each CCD element as shown in FIG. 3(c) is output.
ここで、上記ＦＤＡ（４）の出力信号（Ｃ）には、Ｊセ
ット期間（ｔｌ）及び信号期間（ｔ、）以外に、リセッ
トパルス（ｂ）がリセット用ＦＥＴ（Ｔ、）のゲート・
ソース間容量と上記検出容量（Ｃｓ）に分配されてＦＤ
Ａ出力に現れるフィードスルー期間（ｔ、）が存在する
。そして、このフィードスルー期ａ （ｔ ＊ ）の電
圧レベル（これをフローティングレベルという）に各素
子毎の信号電圧が重畳されて出力される。Here, in the output signal (C) of the FDA (4), in addition to the J set period (tl) and the signal period (t,), a reset pulse (b) is applied to the gate of the reset FET (T,).
The FD is distributed between the source capacitance and the detection capacitance (Cs).
There is a feedthrough period (t,) that appears at the A output. Then, the signal voltage of each element is superimposed on the voltage level of this feedthrough period a (t*) (this is called a floating level) and is output.
従って、上記フィードスルー期ｒＩ！Ｊ（Ｅｌ）と信号
期間（ｔ、）のレベル差が各素子の電荷量に応じた信号
電圧の大きさになる。Therefore, the above feedthrough period rI! The level difference between J (El) and the signal period (t, ) becomes the magnitude of the signal voltage according to the amount of charge of each element.
さて、第１図に戻って、ＦＤＡ（４）の出力信号（ｃ）
は、Ａ／Ｄ変換回路（５）でクロック（ａ）によりフィ
ードスルー期間（ｔ、）及び信号期間（【、）にそれぞ
れ少なくとも１回づつサンプリングされてＡ／Ｄ変換さ
れる。このＡ／Ｄ変換回路（５）の出力信号は、サンプ
ルホールド回路を構成する第１第２ラッチ回路（６０７
）に導かれ、フィードスルー期間（ｔ、）のデジタル値
がラッチパルス（ｄ）のタイミングで第１ラッチ回路（
６）にホールドされ、信号期間（ｔ、）のデジタル値が
ラッチパルス（ｅ）により同様に第２ラッチ回路（７）
にホールドされる。Now, returning to Figure 1, the output signal (c) of FDA (4)
is sampled and A/D converted by the A/D conversion circuit (5) at least once each in the feed-through period (t, ) and the signal period ([,) by the clock (a). The output signal of this A/D conversion circuit (5) is transmitted to the first and second latch circuits (607
), the digital value of the feedthrough period (t, ) is transferred to the first latch circuit (
6), and the digital value of the signal period (t,) is similarly held in the second latch circuit (7) by the latch pulse (e).
is held.
このホールドされた上記各期間（ｔｍ）（ｔｍ）ののデ
ジタル信号は、何れもラッチパルス（ｆ）により第３第
４ラツチ回路（８）（９）でそれぞれラッチされたのち
差分回路（１０）に与えられ、そのデジタル差分出力信
号が上記パルス（ｆ）により第５ラッチ回路（１１）で
順次ラッチされて撮像出力°信号として導出されるので
ある。These held digital signals of each period (tm) (tm) are latched by the third and fourth latch circuits (8) and (9) by the latch pulse (f), and then sent to the difference circuit (10). The digital differential output signal is sequentially latched by the fifth latch circuit (11) using the pulse (f) and is derived as an imaging output signal.
この実施例によれば、リセット用ＦＥＴ（Ｔ、）がリセ
ットされる度に前述のフローティンダレベルが変動する
リセットノイズを差分回路（１０）によって相殺除去で
き、且つ、アナログ信号のサンプリング時の過渡現象に
よるノイズは発生しないことになる。又、Ｆ Ｅ Ｔ
（Ｔ、）〜（Ｔ、）からなるアンプ部で発生する所謂ア
ンプノイズも上記差分回路（１０）によっ−である程度
は除去される。According to this embodiment, the reset noise in which the above-mentioned floating temperature level fluctuates each time the reset FET (T,) is reset can be canceled out and removed by the difference circuit (10), and the Noise due to transient phenomena will not occur. Also, FET
The so-called amplifier noise generated in the amplifier section consisting of (T,) to (T,) is also removed to some extent by the differential circuit (10).
しかし、上記アンプノイズの帯域はサンプリング周波数
ｆｓ（ラッチパルス（ｄ）（ｅ）（ｆ）の周波数）より
も充分高域まで広がっているので、ラッチ回路（６）〜
（１１）を通ることにより、上記ノイズの高域成分がｆ
、／２の信号帯域内に低域折り返しとなって現れる。こ
のため、撮像出力信号中のアンプノイズが増大すること
になる。従って、第１図の実施例ではアンプノイズを充
分に低減できない。However, since the band of the above amplifier noise extends to a sufficiently higher frequency range than the sampling frequency fs (frequency of latch pulses (d), (e), and (f)), latch circuits (6) to
By passing through (11), the high frequency component of the above noise becomes f
, /2 appears as a low-frequency alias. As a result, amplifier noise in the imaging output signal increases. Therefore, the embodiment shown in FIG. 1 cannot sufficiently reduce amplifier noise.
そこで、第４図はそのような点を改善した第２の発明の
一実施例を示しており、以下、この実施例で先の第１図
と同一部分は同一番号を付して説明を割愛し、相違点の
み詳述する。Therefore, Fig. 4 shows an embodiment of the second invention that improves such points.Hereinafter, in this embodiment, the same parts as those in the previous Fig. 1 will be given the same numbers and explanations will be omitted. However, only the differences will be explained in detail.
第４図に於いて、Ａ／Ｄ変換回路（５）は第１図の場合
とは興なり、ＦＤＡ（４）の出力信号（Ｃ）（第５図）
のフィードスルー期ｆｌｎ（ｔｍ）と信号期間（【、）
をそれぞれ４回づつサンプリングしてＡ／Ｄ変換するよ
う第１図の場合よりも高速のクロック（ａ）によって動
作するようになっており、その出力信号は第１第２サン
プリング兼累算回路（１２）（１３）に入力される。In Fig. 4, the A/D conversion circuit (5) is different from that in Fig. 1, and the output signal (C) of FDA (4) (Fig. 5)
The feedthrough period fln(tm) and the signal period ([,)
It operates using a faster clock (a) than in the case of Fig. 1 so as to sample each signal four times and perform A/D conversion, and the output signal is sent to the first and second sampling and accumulation circuits ( 12) Input in (13).
第１サンプリング兼累算回路（１２）は、ラッチ回路と
加算回路の組み合わせ等によって構成され、前記Ａ／Ｄ
変換出力のフィードスルー期間（ｔ、）をサンプリング
パルス（ｄ）によって４回づつサンプリングし、その各
サンプリングしたデジタル値を順次累積加算して出力す
る。第２サンプリング兼累算回路（１３）も同様に前記
Ａ／Ｄ変換出力の信号期間（ｔ、）をサンプリングパル
ス（ｅ）によって４回づつサンプリングし、その各サン
プリングしたデジタル値を順次累積加算して出力する。The first sampling and accumulation circuit (12) is configured by a combination of a latch circuit and an adder circuit, and
The feedthrough period (t,) of the conversion output is sampled four times by the sampling pulse (d), and each sampled digital value is sequentially cumulatively added and output. Similarly, the second sampling/accumulation circuit (13) samples the signal period (t,) of the A/D conversion output four times using the sampling pulse (e), and sequentially cumulatively adds each sampled digital value. and output it.
そして、この各回路（１２）（１３）はリセットパルス
（ｇ）により１素子期間毎にリセットされる。Each of the circuits (12) and (13) is reset every one element period by a reset pulse (g).
この第１第２サンプリング兼累算回路（１２）（１３）
の各出力信号は、ラッチパルス（ｆ）のタイミングでラ
ッチ回路（８）（９）にそれぞれラッチされたのち第１
図の場合と同様に差分回路回路（１０）でその両者の差
分が行われ、その出力信号がラッチ回路（１１）で順次
ラッチされて撮像出力として導出されるのである。These first and second sampling and accumulation circuits (12) (13)
Each output signal is latched by the latch circuits (8) and (9) at the timing of the latch pulse (f), and then
As in the case shown in the figure, the differential circuit (10) performs the difference between the two, and the output signals are sequentially latched by the latch circuit (11) and derived as an imaging output.
ここで、上記のようにＡ／Ｄ変換出力を４回づつサンプ
リングして累積加算すると、信号成分は第１図の場合の
４倍になるが、ランダムである前述のアンプノイズ成分
は２倍になる。従って、信号成分に対してアンプノイズ
が相対的に〆に減少することになる。また、この場合、
サンプリング周波数も第１図の場合の４倍即ち４ｆ、に
なり、２ｆ、以下に現れる上記アンプノイズの低域折り
返し分のうちｆ、７２以下の信号帯域内の成分は、第１
図の場合よりもかなり少なくなる。Here, if the A/D conversion output is sampled four times and cumulatively added as described above, the signal component will be four times that of the case in Figure 1, but the random amplifier noise component mentioned above will be twice as much. Become. Therefore, the amplifier noise is reduced relative to the signal component. Also, in this case,
The sampling frequency is also four times that in the case of Fig. 1, that is, 4f, and among the low-frequency aliasing of the amplifier noise that appears below 2f, the components within the signal band below f72 are the first
It will be much less than in the case shown in the figure.
（ト）発明の効果
以上の如く本願の第１の発明によれば、ＣＣＤアレイで
発生するリセットノイズを除去できるだけでなく、サン
プリング回路を通る際の過渡現象によるノイズの発生を
抑えることができる。(g) Effects of the Invention As described above, according to the first invention of the present application, not only can reset noise generated in the CCD array be removed, but also generation of noise due to transient phenomena when passing through a sampling circuit can be suppressed.
また、本願の第２の発明によれば、上記リセットノイズ
を除去でき、且つ、ＣＣＤアレイのアンプノイズ自体を
低減できるとともに、サンプリング回路によって発生す
る上記アンプノイズの低域折り返し量も低減できる。Further, according to the second invention of the present application, the reset noise can be removed, and the amplifier noise itself of the CCD array can be reduced, and the amount of low-frequency aliasing of the amplifier noise generated by the sampling circuit can also be reduced.
第１図は本願の第１の発明の一実施例を示す要要部ブロ
ック図、第２図はそのＣＣＤアレイ内のＦＤＡの等価回
路図、第３図はタイミングチャートである。
第４図は本願の第２の発明の一実施例を示す要部ブロッ
ク図、第５図はそのタイミングチャートである。
（１）：ＣＣＤアレイ、（５）：Ａ／Ｄ変換回路、（６
）（７）：サンプルホールド回路としての第１第２ラツ
チ回路、（８）（９）（１１） ：ラッチ回路、（１０
）：差分回路、（１２）（１３） ：第１第２サンプリ
ンダ兼累算回路FIG. 1 is a block diagram of essential parts showing an embodiment of the first invention of the present application, FIG. 2 is an equivalent circuit diagram of an FDA in the CCD array, and FIG. 3 is a timing chart. FIG. 4 is a block diagram of essential parts showing an embodiment of the second invention of the present application, and FIG. 5 is a timing chart thereof. (1): CCD array, (5): A/D conversion circuit, (6
) (7): First and second latch circuits as sample and hold circuits, (8) (9) (11): Latch circuits, (10
): Differential circuit, (12) (13): 1st and 2nd sampler/accumulator circuit
Claims (2)
力信号をアナログ・デジタル変換するＡ／Ｄ変換回路と
、そのＡ／Ｄ変換された前記ＣＣＤアレイの出力信号の
フィードスルー期間と信号期間の各デジタル値をそれぞ
れサンプルホールドする回路と、その各サンプルホール
ド出力を同一タイミングでそれぞれラッチする回路と、
その各ラッチ出力間の差分を行う差分回路とを備え、前
記差分回路からのデジタル信号を撮像出力として取り出
すようにしたデジタルＣＣＤカメラ。(1) A CCD array as an image sensor, an A/D conversion circuit that converts the output signal of the array from analog to digital, and a feed-through period and a signal period of the A/D converted output signal of the CCD array. A circuit that samples and holds each digital value, and a circuit that latches each sample and hold output at the same timing.
A digital CCD camera, comprising a differential circuit that performs a difference between the respective latch outputs, and extracts a digital signal from the differential circuit as an imaging output.
力信号をアナログ・デジタル変換するＡ／Ｄ変換回路と
、そのＡ／Ｄ変換された前記ＣＣＤアレイの出力信号の
フィードスルー期間と信号期間の各デジタル値をそれぞ
れ複数回づつサンプリングし、そのサンプリングされた
フィードスルー期間と信号期間の各デジタル値をそれぞ
れ累積加算する回路と、その各累積加算出力を同一タイ
ミングでそれぞれラッチする回路と、その各ラッチ出力
間の差分を行う差分回路とを備え、前記差分回路からの
デジタル信号を撮像出力として取り出すようにしたデジ
タルＣＣＤカメラ。(2) A CCD array as an image sensor, an A/D conversion circuit that converts the output signal of the array from analog to digital, and a feed-through period and a signal period of the A/D-converted output signal of the CCD array. A circuit that samples each digital value multiple times and cumulatively adds each digital value in the sampled feed-through period and signal period, a circuit that latches each cumulative addition output at the same timing, and A digital CCD camera, comprising a differential circuit that performs a difference between latch outputs, and extracts a digital signal from the differential circuit as an imaging output.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2247742A JPH04126477A (en) | 1990-09-17 | 1990-09-17 | Digital ccd camera |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2247742A JPH04126477A (en) | 1990-09-17 | 1990-09-17 | Digital ccd camera |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04126477A true JPH04126477A (en) | 1992-04-27 |
Family
ID=17167995
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2247742A Pending JPH04126477A (en) | 1990-09-17 | 1990-09-17 | Digital ccd camera |
Country Status (1)
| Country | Link |
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