JPH08223486A - Ccd solid-state image pickup device - Google Patents

Abstract

PURPOSE: To correct characteristic dispersion between channels in the CCD solid-state image pickup device having plural channels. CONSTITUTION: Picture element signals PVa, PVb, PVc are generated by reading picture element charges generated in a reference area provided to a specific position of a photosensing section in parallel for each channel and divider circuits 17a, 17b divide the picture element signals. Mean value hold circuits 18a, 18b add signals HVa, HVb being the result of division for a prescribed period to output average signals AVa, AVb, multiplier circuits 19a, 19b multiply the picture element signals PVa, PVb outputted after the lapse of said period with the average signals AVa, AVb. The average signals AVa, AVb have correlation with gain dispersion in each channel, the gain dispersion is eliminated from picture element signals Ra, Rb, PVc obtained through multiplication.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】本発明は、感光部に発生した信号電荷を複
数の出力チャネルを介して読み出す、多チャンネル型の
ＣＣＤ固体撮像装置に関し、特に、各チャネルから出力
される信号の特性バラツキを除去するための信号補正回
路を備えたものに関する。The present invention relates to a multi-channel CCD solid-state image pickup device for reading out signal charges generated in a photosensitive portion through a plurality of output channels, and particularly for eliminating characteristic variations of signals output from each channel. The present invention relates to a device provided with the signal correction circuit.

【０００２】[0002]

【従来の技術】近年、計測技術の分野では、計測対象か
ら発せられる光などをＣＣＤ固体撮像デバイスで受け、
その出力信号をイメージ情報として解析処理する計測シ
ステムが普及し、更なる計測精度の向上を図るために、
ＣＣＤ固体撮像デバイスの高解像度化、高フレームレー
ト化、高感度化などの要求が高まっている。2. Description of the Related Art In recent years, in the field of measurement technology, a CCD solid-state image pickup device receives light emitted from an object to be measured,
In order to popularize measurement systems that analyze and process the output signals as image information, and to further improve measurement accuracy,
There is an increasing demand for higher resolution, higher frame rate and higher sensitivity of CCD solid-state imaging devices.

【０００３】これらの要求に対して、特に、計測対象か
ら得られる情報量を増加するために高解像度及び多画素
化が図られるようになった。しかし、多画素化に伴って
相対的に信号電荷の読出し速度が遅くなったのでは、高
フレームレート化の目的を達成することができない。そ
こで、感光部に対して信号読出用の水平シフトレジスタ
（水平電荷転送路とも言う）を複数併設し、これら複数
の水平シフトレジスタにより信号電荷を並列に読出すこ
とによって、信号電荷の読出し速度の向上が図られるよ
うになった。In response to these demands, in particular, in order to increase the amount of information obtained from the measurement object, high resolution and a large number of pixels have been achieved. However, if the readout speed of the signal charges becomes relatively slower with the increase in the number of pixels, the purpose of increasing the frame rate cannot be achieved. Therefore, a plurality of horizontal shift registers (also referred to as horizontal charge transfer paths) for signal reading are provided in parallel with the photosensitive section, and the signal charges are read in parallel by the plurality of horizontal shift registers, so that the reading speed of the signal charges can be improved. It has come to be improved.

【０００４】即ち、個々の水平シフトレジスタは、感光
部の垂直電荷転送路から転送されてくる１水平ライン分
の信号電荷を直列転送するので、信号電荷の読出し速度
にはおのずと限界があるが、複数の水平シフトレジスタ
によって信号電荷を並列読出しすることによって高速読
出しが可能となり、多画素化に十分対応することができ
る。That is, since each horizontal shift register serially transfers the signal charge for one horizontal line transferred from the vertical charge transfer path of the photosensitive portion, the reading speed of the signal charge is naturally limited. By reading out the signal charges in parallel by the plurality of horizontal shift registers, high-speed reading becomes possible, and it is possible to sufficiently cope with the increase in the number of pixels.

【０００５】[0005]

【発明が解決しようとする課題】しかし、このような複
数の水平シフトレジスタを備えることによって多チャン
ネル化を図ると、各水平シフトレジスタの特性バラツキ
と、各水平シフトレジスタの終端に接続されている出力
機構の特性バラツキによる悪影響のために、各チャンネ
ルから出力される信号にも特性バラツキを招来するとい
う問題があった。However, if a plurality of horizontal shift registers are provided to increase the number of channels, the characteristic shifts of the horizontal shift registers and the ends of the horizontal shift registers are connected. Due to the adverse effect of the characteristic variation of the output mechanism, there is a problem in that the signal output from each channel also has the characteristic variation.

【０００６】即ち、感光部に発生した信号電荷を１本の
水平シフトレジスタ及びそれに設けられている出力機構
を介して読み出す旧来のＣＣＤ固体撮像装置にあって
は、このような問題が発生することが無いのに対し、複
数本の水平シフトレジスタを介して信号電荷を読み出す
構成とすると、各水平シフトレジスタとそれらの出力機
構が相互間で特性バラツキを生じることとなるからであ
る。That is, in the conventional CCD solid-state image pickup device which reads out the signal charges generated in the photosensitive portion through one horizontal shift register and the output mechanism provided therein, such a problem may occur. On the other hand, if there is a configuration in which the signal charges are read out through a plurality of horizontal shift registers, there is a characteristic variation between each horizontal shift register and their output mechanism.

【０００７】特に、出力機構相互間での特性バラツキに
は、利得バラツキ、オフセットを含む雑音のバラツキ、
温度特性のバラツキ等があり、各チャネルから出力され
る信号がこれらの悪影響を受けると、再生画像中に、擬
色や、縦すじ状の擬似パターン、モアレ、解像度の劣化
等が発生し、画質の大幅な劣化を招来することとなる。In particular, characteristic variations among the output mechanisms include gain variations, noise variations including offsets,
If there are variations in temperature characteristics and the signals output from each channel are adversely affected, pseudo-colors, vertical streak-like pseudo patterns, moire, deterioration of resolution, etc. occur in the reproduced image, resulting in image quality. Will be significantly deteriorated.

【０００８】特に、利得バラツキの主たる要因は、各チ
ャンネルの水平シフトレジスタの終端に形成されている
出力機構の構造とその動作によって生じる。Particularly, the main cause of the gain variation is caused by the structure and operation of the output mechanism formed at the end of the horizontal shift register of each channel.

【０００９】尚、このような多チャンネルＣＣＤ固体撮
像デバイスの問題を解決するための補正技術として、特
開平１−３０５６７２号公報、特開平１−１１４１７４
号公報に開示されたものがあるが、いずれもフィードバ
ック制御を適用するものであるために、次のような問題
がある。As a correction technique for solving the problem of such a multi-channel CCD solid-state image pickup device, JP-A-1-305672 and JP-A-1-114174 are known.
Although there are some disclosed in Japanese Patent Publication No. JP-A-2003-264, since all of them apply feedback control, there are the following problems.

【００１０】前者の補正技術にあっては、感光部に対し
て２本（２チャンネル）の水平シフトレジスタが形成さ
れると共に、各水平シフトレジスタの出力機構に可変利
得前置増幅回路が接続され、更に、各水平シフトレジス
タに電荷を注入するためのドレインダイオードが設けら
れている。そして、垂直ブランキング期間中に、ドレイ
ンダイオードを介して各水平シフトレジスタに一定電荷
を注入し、そのときに各可変利得前置増幅回路から読み
出される出力信号の差分を求めて、その差分がゼロにな
るように、各可変利得前置増幅回路の利得をフィードバ
ック制御する。したがって、垂直ブランキング期間経過
後に、感光部の信号電荷を読出すときは、チャネル間の
利得バラツキが補正され、バラツキの無い画素信号を得
ることができるとするものである。In the former correction technique, two horizontal shift registers (two channels) are formed for the photosensitive portion, and a variable gain preamplifier circuit is connected to the output mechanism of each horizontal shift register. Further, a drain diode for injecting charges into each horizontal shift register is provided. Then, during the vertical blanking period, a fixed charge is injected into each horizontal shift register via the drain diode, and at that time, the difference between the output signals read from the variable gain preamplifier circuits is obtained, and the difference is zero. The gain of each variable gain preamplifier circuit is feedback-controlled so that Therefore, when the signal charge of the photosensitive portion is read out after the vertical blanking period has elapsed, the gain variation between channels is corrected, and a pixel signal without variation can be obtained.

【００１１】しかし、この技術は、標準テレビジョン方
式に準拠した所定タイミングに同期して撮像する多チャ
ンネルＣＣＤ固体撮像デバイスにとっては、上記のフィ
ードバック制御回路の時定数を固定にすることができる
ので、有効であるが、計測技術分野では、任意の露光時
間や任意の画素信号読出し期間に設定して撮像する必要
があるために、フィードバック制御回路の時定数を任意
に設定することが極めて困難となるという問題がある。However, this technique can fix the time constant of the above feedback control circuit for a multi-channel CCD solid-state image pickup device which takes an image in synchronism with a predetermined timing based on the standard television system. Although effective, in the field of measurement technology, it is extremely difficult to arbitrarily set the time constant of the feedback control circuit because it is necessary to set an arbitrary exposure time and an arbitrary pixel signal read period for imaging. There is a problem.

【００１２】後者の補正技術にあっては、感光部に対し
て２本（２チャンネル）の水平シフトレジスタが形成さ
れると共に、各水平シフトレジスタの出力機構に可変利
得前置増幅回路が接続されている。そして、白チャート
を撮像したときに各チャンネルから得られる画素信号相
互の差分から各出力機構の利得バラツキを検出し、この
利得バラツキがゼロとなるように各可変利得前置増幅回
路の利得をフィードバック制御する。この技術も前者の
技術と同様の問題がある。In the latter correction technique, two horizontal shift registers (two channels) are formed for the photosensitive portion, and a variable gain preamplifier circuit is connected to the output mechanism of each horizontal shift register. ing. Then, the gain variation of each output mechanism is detected from the difference between the pixel signals obtained from each channel when the white chart is imaged, and the gain of each variable gain preamplifier circuit is fed back so that this gain variation becomes zero. Control. This technique has the same problem as the former technique.

【００１３】また、ＩＣやＬＳＩ、ＶＬＳＩなどの半導
体装置の内部回路に異常が発生したときに生じる微弱な
光をパッケージの外側から被破壊的に検出するエミッシ
ョン顕微鏡等に使用される高感度ＣＣＤ固体撮像デバイ
スにあっては、最適の撮像条件を得るためには、測定対
象での発光強度に応じて極めて広い範囲で露光時間を可
変設定したり、フレームレートを任意に可変設定するこ
とが必要であり、上記従来技術のフィードバック制御を
適用することができない。A high-sensitivity CCD solid used for an emission microscope or the like for destructively detecting faint light generated when an abnormality occurs in an internal circuit of a semiconductor device such as IC, LSI, VLSI from the outside of the package. In an imaging device, in order to obtain the optimum imaging conditions, it is necessary to variably set the exposure time or arbitrarily set the frame rate according to the light emission intensity of the measurement target. Therefore, the feedback control of the above-mentioned conventional technique cannot be applied.

【００１４】例えば、ＣＣＤ固体撮像デバイスで長時間
（例えば１時間）露光し、それによって感光部の各画素
に蓄積された１フレーム画相当の信号電荷を所定の画素
レートで読出し、次の撮像時には、短時間（例えば１
秒）露光して信号電荷を所定の画素レートで読出すなど
の使用態様には従来技術を適用することが困難である。
仮に、強制的に従来のフィードバック制御回路の時定数
を小さくすると、フィードバック制御系が不安定となっ
て、発振現象やチャネル毎の補正特性が変動して、結果
的にチャンネル間の特性バラツキを招来することとな
る。For example, the CCD solid-state image pickup device is exposed for a long time (for example, one hour), and thereby the signal charges corresponding to one frame image accumulated in each pixel of the photosensitive portion are read out at a predetermined pixel rate, and at the time of the next image pickup. , Short time (eg 1
It is difficult to apply the conventional technique to a usage mode such as exposure for 2 seconds) to read out signal charges at a predetermined pixel rate.
If the time constant of the conventional feedback control circuit is forcibly reduced, the feedback control system becomes unstable, and the oscillation phenomenon and the correction characteristics of each channel fluctuate, resulting in variations in characteristics between channels. Will be done.

【００１５】本発明はこのような課題に鑑みて成された
ものであり、従来のフィードバック制御を適用すること
なく、チャンネル間の特性バラツキを抑制することがで
きる、多チャンネル型ＣＣＤ固体撮像装置の補正回路を
提供することを目的とする。The present invention has been made in view of the above problems, and provides a multi-channel CCD solid-state image pickup device capable of suppressing characteristic variations between channels without applying conventional feedback control. An object is to provide a correction circuit.

【００１６】[0016]

【課題を解決するための手段】このような目的を達成す
るために本発明は、各チャンネル相互間の利得バラツキ
を補正する利得補正回路と、各チャンネル相互間のオフ
セットのバラツキを補正するオフセット補正回路とを備
えるものである。In order to achieve such an object, the present invention provides a gain correction circuit for correcting the gain variation between channels and an offset correction for correcting the offset variation between channels. And a circuit.

【００１７】利得補正回路を備えるＣＣＤ固体撮像装置
にあっては、感光部に発生する画素電荷を、複数チャン
ネルに設けられた複数の水平シフトレジスタと出力機構
を介して並列に読み出す多チャンネル型のＣＣＤ固体撮
像装置において、前記感光部内に在る１又は２以上の水
平ライン分の画素群を遮光し、又は外光の影響を受ける
ことない構造により、前記画素群に一定の画素電荷のみ
を発生させる参照領域と、前記複数チャンネルの水平シ
フトレジスタと出力機構を介して前記参照領域に発生し
た画素電荷を並列に読み出すことによって得られる各チ
ャンネルの画素信号について、前記特定のチャンネルの
画素信号を基準にして他のチャンネルの画素信号を除算
する除算回路と、前記除算回路から出力される各チャン
ネル毎の除算結果の信号を加算平均することによって、
各チャンネル相互間の利得バラツキと相関関係を有する
平均値信号を出力する平均値ホールド回路と、前記平均
値ホールド回路から出力される各チャンネルの平均値信
号と、前記参照領域を除く前記感光部から読み出される
各チャンネルの画素信号とを乗算し、その乗算結果の信
号を補正後の画素信号として出力する乗算回路と、を具
備する構成とした。In a CCD solid-state image pickup device having a gain correction circuit, a pixel charge generated in the photosensitive portion is read in parallel via a plurality of horizontal shift registers provided in a plurality of channels and an output mechanism. In the CCD solid-state image pickup device, a pixel group corresponding to one or more horizontal lines existing in the photosensitive unit is shielded from light or is not affected by external light, so that only a certain pixel charge is generated in the pixel group. The pixel signal of each specific channel with respect to the pixel signal of each channel obtained by reading the pixel charge generated in the reference area in parallel through the reference region and the horizontal shift register of the plurality of channels and the output mechanism. And a division circuit for dividing the pixel signals of other channels, and a division result for each channel output from the division circuit. By averaging the signal,
An average value holding circuit that outputs an average value signal having a correlation with gain variation between channels, an average value signal of each channel output from the average value holding circuit, and the photosensitive unit excluding the reference area. A multiplication circuit that multiplies the read pixel signals of the respective channels and outputs the signal of the multiplication result as a corrected pixel signal is configured.

【００１８】また、他の利得補正回路を備えるＣＣＤ固
体撮像装置にあっては、前記感光部内に在る１又は２以
上の水平ライン分の画素群を遮光し、又は外光の影響を
受けることない構造により、前記画素群に一定の画素電
荷のみを発生させる参照領域と、前記複数チャンネルの
水平シフトレジスタと出力機構を介して前記参照領域に
発生した画素電荷を並列に読み出すことによって得られ
る各チャンネルの画素信号を、所定の参照電圧を基準に
して除算する除算回路と、前記除算回路から出力される
各チャンネル毎の除算結果の信号を加算平均することに
よって、各チャンネル相互間の利得バラツキと相関関係
を有する平均値信号を出力する平均値ホールド回路と、
前記平均値ホールド回路から出力される各チャンネルの
平均値信号と、前記参照領域を除く前記感光部から読み
出される各チャンネルの画素信号とを乗算し、その乗算
結果の信号を補正後の画素信号として出力する乗算回路
と、を具備する構成とした。Further, in the CCD solid-state image pickup device having another gain correction circuit, the pixel group for one or more horizontal lines in the photosensitive section is shielded from light or is influenced by external light. With a non-existing structure, a reference region for generating only a fixed pixel charge in the pixel group and a pixel region generated in the reference region in parallel through the plurality of channels of horizontal shift registers and an output mechanism are obtained by parallel reading. A pixel circuit of a channel is divided based on a predetermined reference voltage, and a division result signal for each channel output from the division circuit is added and averaged to obtain a gain variation between channels. An average value hold circuit that outputs an average value signal having a correlation,
The average value signal of each channel output from the average value hold circuit is multiplied by the pixel signal of each channel read from the photosensitive section except the reference area, and the signal of the multiplication result is used as a corrected pixel signal. And a multiplication circuit for outputting.

【００１９】一方、オフセット補正回路を備えるＣＣＤ
固体撮像装置にあっては、感光部に発生する画素電荷
を、複数チャンネルに設けられた複数の水平シフトレジ
スタと出力機構を介して並列に読み出す多チャンネル型
のＣＣＤ固体撮像装置において、前記感光部内に在る１
又は２以上の水平ライン分の画素群を遮光し、又は外光
の影響を受けることない構造により、前記画素群に一定
の画素電荷のみを発生させる参照領域と、前記複数チャ
ンネルの水平シフトレジスタと出力機構を介して前記参
照領域に発生した画素電荷を並列に読み出すことによっ
て得られる各チャンネルの画素信号について、前記特定
のチャンネルの画素信号を基準にして他のチャンネルの
画素信号を減算する減算回路と、前記減算回路から出力
される各チャンネル毎の減算結果の信号を加算平均する
ことによって、各チャンネル相互間のオフセット特性バ
ラツキと相関関係を有する平均値信号を出力する平均値
ホールド回路と、前記平均値ホールド回路から出力され
る各チャンネルの平均値信号と、前記参照領域を除く前
記感光部から読み出される各チャンネルの画素信号とを
加算して、その加算結果を補正後の画素信号として出力
する加算回路と、を具備する構成とした。On the other hand, a CCD equipped with an offset correction circuit
In the solid-state imaging device, in a multi-channel CCD solid-state imaging device for reading out pixel charges generated in the photosensitive portion in parallel via a plurality of horizontal shift registers provided in a plurality of channels and an output mechanism, In 1
Alternatively, a reference region for generating only a certain pixel charge in the pixel group by a structure that shields the pixel group of two or more horizontal lines or is not affected by external light, and a horizontal shift register of the plurality of channels. A subtraction circuit for subtracting pixel signals of other channels with respect to pixel signals of each channel obtained by reading pixel charges generated in the reference region in parallel via an output mechanism. An average value hold circuit for outputting an average value signal having a correlation with the offset characteristic variation between the respective channels by adding and averaging the signals of the subtraction result for each channel output from the subtraction circuit; Read the average value signal of each channel output from the average value hold circuit from the photosensitive section excluding the reference area. By adding the pixel signals of each channel to be, has a configuration that includes an adding circuit and outputting the addition result as the pixel signal after the correction, the.

【００２０】また、他のオフセット補正回路を備えるＣ
ＣＤ固体撮像装置にあっては、前記感光部内に在る１又
は２以上の水平ライン分の画素群を遮光し、又は、外光
の影響を受けることのない構造により、前記画素群に一
定の画素電荷のみを発生させる参照領域と、前記複数チ
ャンネルの水平シフトレジスタと、出力機構を介して、
前記参照領域に発生した画素電荷を並列に読み出すこと
によって得られる各チャンネルの画素信号を、所定の参
照電圧を基準にして減算する減算回路と、前記減算回路
から出力される各チャンネル毎の減算結果の信号を加算
平均することによって参照基準電圧に対する各チャンネ
ル相互間のオフセット特性バラツキと相関関係を有する
平均値信号を出力する平均値ホールド回路と前記平均値
ホールド回路から出力される各チャンネルの平均値信号
と前記参照領域を除く前記感光部から読み出される各チ
ャンネルの画素信号とを加算して、その加算結果を補正
後の画素信号として出力する加算回路と、を具備する構
成とした。Further, C having another offset correction circuit
In the CD solid-state image pickup device, a pixel group for one or more horizontal lines existing in the photosensitive section is shielded from light or is not affected by external light, so that the pixel group has a fixed size. Through a reference region for generating only pixel charges, horizontal shift registers of the plurality of channels, and an output mechanism,
A subtraction circuit for subtracting a pixel signal of each channel obtained by reading out pixel charges generated in the reference region in parallel with reference to a predetermined reference voltage, and a subtraction result for each channel output from the subtraction circuit An average value holding circuit for outputting an average value signal having a correlation with the offset characteristic variation between the respective channels with respect to the reference reference voltage by averaging the signals of A, and the average value of each channel output from the average value holding circuit. The signal and the pixel signal of each channel read from the photosensitive section excluding the reference area are added, and an addition circuit that outputs the addition result as a corrected pixel signal is provided.

【００２１】[0021]

【作用】利得補正回路を備えた本発明によれば、被測定
対象を撮像することによって感光部の画素群に発生した
画素電荷を読み出す前に、前記参照領域に在る画素群に
発生した画素電荷を、各チャンネルの水平シフトレジス
タと出力機構を介して読み出す。即ち、各チャンネルに
割り振られて並列に読み出す。このようにして出力され
た画素信号が前記除算回路に供給され、かかる除算回路
は、所定チャンネルの画素信号を基準にして、残余のチ
ャンネルの画素信号を割り算する。この結果、割り算結
果は、所定チャンネルの画素信号に対する各チャネル毎
の利得バラツキを示すことになる。平均値ホールド回路
は、かかる利得バラツキを示す信号を加算して平均化す
ることにより、各チャネルの最終的な利得バラツキを示
す平均値信号を発生する。そして、乗算回路は、被測定
対象を撮像することによって感光部の画素群に発生した
画素電荷が読み出されてくることによって生じる各チャ
ネルの画素信号に、かかる平均値信号と掛け算する。し
たがって、掛け算されて成る信号を補正後の画素信号と
することによって、各チャンネル相互間の利得バラツキ
を除去することができる。According to the present invention having the gain correction circuit, the pixels generated in the pixel group in the reference region are read out before the pixel charges generated in the pixel group of the photosensitive portion by reading the object to be measured are read out. The charge is read out through the horizontal shift register of each channel and the output mechanism. That is, it is assigned to each channel and read in parallel. The pixel signal output in this way is supplied to the division circuit, and the division circuit divides the pixel signals of the remaining channels with the pixel signal of the predetermined channel as a reference. As a result, the division result shows the gain variation for each channel with respect to the pixel signal of the predetermined channel. The average value hold circuit adds the signals showing the gain variations and averages them to generate an average value signal showing the final gain variations of each channel. Then, the multiplication circuit multiplies the pixel signal of each channel generated by reading out the pixel charge generated in the pixel group of the photosensitive portion by imaging the measurement target, with the average value signal. Therefore, it is possible to eliminate the gain variation between the channels by using the signal obtained by the multiplication as the corrected pixel signal.

【００２２】また、前記除算回路において、前記参照電
圧発生回路から出力される所定の参照電圧を基準にし
て、全チャンネルの画素信号を割り算しても、各チャネ
ル毎の利得バラツキを示す信号が得られる。そして、平
均値ホールド回路が、かかる利得バラツキを示す信号を
加算して平均化することにより、各チャネルの最終的な
利得バラツキを示す平均値信号を得ることができ、前記
乗算回路が、被測定対象を撮像することによって感光部
の画素群に発生した画素電荷が読み出されてくることに
よって生じる各チャンネルの画素信号に、かかる平均値
信号と掛け算することで、各チャンネル相互間の利得バ
ラツキを除去した画素信号を得ることができる。Further, in the division circuit, even if the pixel signals of all channels are divided with reference to a predetermined reference voltage output from the reference voltage generation circuit, a signal showing gain variation for each channel is obtained. To be Then, the average value hold circuit can obtain the average value signal indicating the final gain variation of each channel by adding and averaging the signals indicating the gain variation, and the multiplication circuit can measure By multiplying the pixel signal of each channel generated by reading out the pixel charge generated in the pixel group of the photosensitive section by imaging the object, the average value signal, the gain variation between the channels is obtained. The removed pixel signal can be obtained.

【００２３】また、オフセット補正回路を備えた本発明
によれば、被測定対象を撮像することによって感光部の
画素群に発生した画素電荷を読み出す前に、前記参照領
域に在る画素群に発生した画素電荷を、各チャンネルの
水平シフトレジスタと出力機構を介して読み出す。即
ち、各チャンネルに割り振られて並列に読み出す。この
ようにして出力された画素信号が前記減算回路に供給さ
れ、かかる減算回路は、所定チャンネルの画素信号を基
準にして、残余のチャンネルの画素信号を引き算する。
この結果、引き算結果は、所定チャンネルの画素信号に
対する各チャネル毎のオフセット特性のバラツキを示す
ことになる。平均値ホールド回路は、かかるオフセット
特性のバラツキを示す信号を加算して平均化することに
より、各チャネルの最終的なオフセット特性のバラツキ
を示す平均値信号を発生する。そして、加算回路は、被
測定対象を撮像することによって感光部の画素群に発生
した画素電荷が読み出されてくることによって生じる各
チャネルの画素信号に、かかる平均値信号を加算する。
したがって、加算されて成る信号を補正後の画素信号と
することによって、各チャンネル相互間のオフセット特
性のバラツキを除去することができる。Further, according to the present invention including the offset correction circuit, before the pixel charge generated in the pixel group of the photosensitive portion by imaging the object to be measured is read out, it is generated in the pixel group in the reference area. The pixel charge is read out through the horizontal shift register of each channel and the output mechanism. That is, it is assigned to each channel and read in parallel. The pixel signal output in this manner is supplied to the subtraction circuit, and the subtraction circuit subtracts the pixel signals of the remaining channels with reference to the pixel signal of the predetermined channel.
As a result, the subtraction result shows the variation in the offset characteristic for each channel with respect to the pixel signal of the predetermined channel. The average value hold circuit adds the signals showing the variations in the offset characteristics and averages them to generate an average value signal showing the final variations in the offset characteristics of each channel. Then, the adder circuit adds the average value signal to the pixel signal of each channel generated by reading out the pixel charge generated in the pixel group of the photosensitive unit by imaging the measurement target.
Therefore, by using the added signal as the corrected pixel signal, it is possible to eliminate the variation in the offset characteristic between the channels.

【００２４】尚、これらの補正回路はフィードフォワー
ド回路であるので、フィードバック回路による問題点、
即ち、帰還時定数を調整する等の繁雑且つ困難な問題が
解消される。Since these correction circuits are feedforward circuits, there are problems caused by the feedback circuit.
That is, complicated and difficult problems such as adjusting the feedback time constant are solved.

【００２５】また前記減算回路において、前記参照電圧
発生回路から出力される所定の参照電圧を基準にして、
全チャンネルの画素信号を減算しても、各チャンネル毎
のオフセット特性バラツキを示す信号が得られる。そし
て、平均値ホールド回路が、かかるオフセットバラツキ
を示す信号を加算して、平均化することにより、各チャ
ンネルの最終的なオフセットバラツキを示す平均値信号
を得ることができ、前記加算回路が、被測定対象を撮像
することによって感光部の画素群に発生した画素電荷が
読み出されてくることによって生じる各チャンネルの画
素信号に、かかる平均値信号と加算することで、各チャ
ンネル相互間のオフセットバラツキを除去した画素信号
を得ることができる。In the subtraction circuit, a predetermined reference voltage output from the reference voltage generation circuit is used as a reference,
Even if the pixel signals of all channels are subtracted, a signal showing offset characteristic variation for each channel can be obtained. The average value hold circuit adds the signals indicating the offset variations and averages them to obtain an average value signal indicating the final offset variations of each channel. By adding the average value signal to the pixel signal of each channel generated when the pixel charge generated in the pixel group of the photosensitive section is read out by imaging the measurement target, the offset variation between the channels is increased. It is possible to obtain a pixel signal from which

【００２６】[0026]

【実施例】【Example】

（第１の実施例）本発明の第１の実施例を図１〜図８と
共に説明する。まず、図１に基づいて全体構成を説明す
る。本実施例の装置は半導体製造技術によって製造さ
れ、被計測対象からの光を受光する感光部１は、所謂ラ
イントランスファ（ＬＴ）方式またはインタライントラ
ンスファ（ＩＬＴ）方式を適用した構成となっている。(First Embodiment) A first embodiment of the present invention will be described with reference to FIGS. First, the overall configuration will be described with reference to FIG. The apparatus according to the present embodiment is manufactured by a semiconductor manufacturing technique, and the photosensitive unit 1 that receives light from a measurement target has a configuration to which a so-called line transfer (LT) system or an interline transfer (ILT) system is applied. .

【００２７】即ち、ＬＴ方式による感光部１にあって
は、それ自体で感光特性を有するｍ本の垂直電荷転送路
が、図中の水平方向ｊに沿って併設されており、更に、
各垂直電荷転送路には垂直方向ｉに沿ってｎ個ずつの画
素が実現されている。そして、露光によって各画素に発
生する画素電荷を、垂直走査回路２から出力される所定
タイミングの垂直転送クロック信号φ_V に同期して、後
述する複数本の水平シフトレジスタ５ａ，５ｂ，５ｃの
側へ転送する。That is, in the photosensitive section 1 of the LT system, m vertical charge transfer paths having photosensitive characteristics by themselves are provided side by side along the horizontal direction j in the figure.
In each vertical charge transfer path, n pixels are realized along the vertical direction i. Then, the pixel charges generated in each pixel by the exposure are synchronized with the vertical transfer clock signal φ _V output from the vertical scanning circuit 2 at a predetermined timing, and the plurality of horizontal shift registers 5a, 5b, 5c, which will be described later, are provided. Transfer to.

【００２８】一方、ＩＬＴ方式による感光部１にあって
は、水平方向ｊにｍ列、垂直方向ｉにｎ行の合計ｍ×ｎ
個のフォトダイオード等から成る画素群を有し、１列当
りｎ個ずつの画素から成るｍ列の画素群の間にｍ本の遮
光された垂直電荷転送路が交互に設けられている。そし
て、露光によって各画素に発生した画素信号を、隣りの
垂直電荷転送路へ一旦転送した後、垂直走査回路２から
の所定タイミングの垂直転送クロック信号φ_V に同期し
て、後述する複数本の水平シフトレジスタ５ａ，５ｂ，
５ｃの側へ転送する。On the other hand, in the photosensitive portion 1 of the ILT system, a total of m × n of m columns in the horizontal direction j and n rows in the vertical direction i.
Pixel groups each including a photodiode or the like are provided, and m light-shielded vertical charge transfer paths are alternately provided between m column pixel groups each including n pixels per column. Then, after the pixel signal generated in each pixel by the exposure is once transferred to the adjacent vertical charge transfer path, it is synchronized with a vertical transfer clock signal φ _V from the vertical scanning circuit 2 at a predetermined timing, and a plurality of later-described pixel signals are transferred. Horizontal shift registers 5a, 5b,
Transfer to 5c side.

【００２９】したがって、いずれの方式であっても、水
平方向ｊと垂直方向（画素電荷を転送する方向）ｉにマ
トリックス配列された合計ｍ×ｎ個の画素群が設けられ
ている。尚、図１には、点線にて区分けされた各部分を
１画素に相当するものとして示している。Therefore, in either method, a total of m × n pixel groups arranged in a matrix in the horizontal direction j and the vertical direction (direction in which pixel charges are transferred) i are provided. In addition, in FIG. 1, each portion divided by a dotted line is shown as one pixel.

【００３０】更に、感光部１の最下端から１行分又は複
数行分の画素群の表面には、アルミニウム層等の遮光層
が積層されている。したがって、これらの遮光された画
素群は通常の感光特性を有するにもかかわらず、被計測
対象を露光するものではなく、例えば、感光部１ので電
気的特性に起因した固有の画素電荷を発生することとな
る。尚、図１は、第ｎ−１行目と第ｎ行目の２水平ライ
ン分の画素群に、遮光層が設けられている場合を示す。
また、以下の説明では、かかる遮光層が設けられている
領域を、参照領域３と呼ぶこととする。また、遮光層
は、完全に外部からの光の入射を遮断するものに限られ
るものではなく、例えば、残照領域３内の全ての画素に
均一な光が入射し得るような光透過性を有するものであ
ってもよい。要は、参照領域３とは、全ての画素に定常
的に均一な画素電荷が発生する領域を指す。Further, a light shielding layer such as an aluminum layer is laminated on the surface of the pixel group for one row or a plurality of rows from the lowermost end of the photosensitive section 1. Therefore, although these light-shielded pixel groups have normal photosensitivity, they do not expose the measurement target, and, for example, the photosensing unit 1 generates unique pixel charges due to electrical characteristics. It will be. Note that FIG. 1 shows a case where a light-shielding layer is provided in a pixel group for two horizontal lines in the (n-1) th row and the nth row.
Further, in the following description, the region where the light shielding layer is provided will be referred to as the reference region 3. The light-shielding layer is not limited to one that completely blocks the incidence of light from the outside, and has, for example, a light-transmitting property that allows uniform light to be incident on all the pixels in the afterglow region 3. It may be one. In short, the reference region 3 refers to a region in which uniform pixel charges are constantly generated in all pixels.

【００３１】参照領域３に続いて、第１のトランスファ
ゲート４ａ、第１の水平シフトレジスタ５ａ、第２のト
ランスファゲート４ｂ、第２の水平シフトレジスタ５
ｂ、第３のトランスファゲート４ｃ及び第３の水平シフ
トレジスタ５ｃが順次に併設されている。更に、各水平
シフトレジスタ５ａ，５ｂ，５ｃの終端には、画素電荷
を電圧又は電流の画素信号に変換して点順次読出しを行
う出力機構６ａ，６ｂ，６ｃが形成されている。Following the reference region 3, the first transfer gate 4a, the first horizontal shift register 5a, the second transfer gate 4b, and the second horizontal shift register 5 are provided.
b, the third transfer gate 4c, and the third horizontal shift register 5c are sequentially installed. Further, output mechanisms 6a, 6b, 6c are formed at the ends of the horizontal shift registers 5a, 5b, 5c for converting pixel charges into voltage or current pixel signals and performing dot sequential reading.

【００３２】これらのトランスファゲート４ａ，４ｂ，
４ｃと水平シフトレジスタ５ａ，５ｂ，５ｃは、水平走
査回路７から出力される所定のタイミング信号に同期し
て、水平１ライン分の画素電荷を、水平シフトレジスタ
５ａ，５ｂ，５ｃへの振りわけと画素電荷の水平転送を
行う。詳細な動作は後述するが、第１のトランスファー
ゲート４ａ，４ｂ，４ｃによって、ｉ＝１、４、７…ｍ
−２の画素電荷を水平シフトレジスタ５ｃへ、ｉ＝２、
５、８、…ｍ−１の画素電荷を水平シフトレジスタ５ｂ
へ、ｉ＝３、６、９、…ｍの画素電荷を水平シフトレジ
スタ５ａへ振りわける。そして、第１〜第３の水平シフ
トレジスタ５ａ，５ｂ，５ｃは、上記１水平ライン分の
画素電荷が所定の配列で割り振られた後、水平走査回路
７からの所定の水平転送クロック信号φ_H に同期して、
画素電荷を各出力機構６ａ，６ｂ，６ｃへ並列転送す
る。These transfer gates 4a, 4b,
4c and the horizontal shift registers 5a, 5b, 5c distribute the pixel charge for one horizontal line to the horizontal shift registers 5a, 5b, 5c in synchronization with a predetermined timing signal output from the horizontal scanning circuit 7. And pixel charge horizontal transfer. Although detailed operation will be described later, i = 1, 4, 7, ... M by the first transfer gates 4a, 4b, 4c.
-2 pixel charge to the horizontal shift register 5c, i = 2,
5, 8, ... M-1 pixel charges are applied to the horizontal shift register 5b.
, The pixel charges of i = 3, 6, 9, ... M are distributed to the horizontal shift register 5a. Then, in the first to third horizontal shift registers 5a, 5b, 5c, after the pixel charges for one horizontal line are allocated in a predetermined array, a predetermined horizontal transfer clock signal φ _H from the horizontal scanning circuit 7 is generated. In sync with
The pixel charge is transferred in parallel to each output mechanism 6a, 6b, 6c.

【００３３】垂直走査回路２と水平走査回路７から出力
される上記の垂直転送クロック信号φ_V と水平転送クロ
ック信号φ_H は、タイミング制御回路８から出力される
動作タイミング制御データＣＫＰに同期して発生され
る。The vertical transfer clock signal φ _V and the horizontal transfer clock signal φ _H output from the vertical scanning circuit 2 and the horizontal scanning circuit 7 are synchronized with the operation timing control data CKP output from the timing control circuit 8. Is generated.

【００３４】即ち、タイミング制御回路８には、相互に
周波数の異なる複数種類の基準クロック信号ＣＬＫ１，
ＣＬＫ２，ＣＬＫ３…が供給されると共に、選択信号Ｃ
Ｓに応じていずれか１種類の基準クロック信号を選択す
るマルチプレクサ回路９と、マルチプレクサ回路９から
出力される基準クロック信号を計数すると共に、外部端
子を介して入力されるパターン選択デ−タＰＳとその計
数値データとの所定の相関関係を有するデコードデータ
を発生するアドレス設定回路１０と、上記デコードデー
タで指定されたメモリ領域から動作タイミング制御デー
タＣＫＰを出力する読出し専用メモリ１１が備えられて
いる。そして、複数ビットから成る動作タイミング制御
データＣＫＰのうちの所定ビットのデータの変化パター
ンに同期して、垂直走査回路２と水平走査回路７が上記
所定タイミングの垂直転送クロック信号φ_V と水平転送
クロック信号φ_H を出力する。That is, the timing control circuit 8 has a plurality of types of reference clock signals CLK1 and CLK1 having different frequencies.
CLK2, CLK3 ... Are supplied and a selection signal C
A multiplexer circuit 9 that selects any one of the reference clock signals according to S, and a pattern selection data PS that counts the reference clock signals output from the multiplexer circuit 9 and that is input via an external terminal. An address setting circuit 10 for generating decoded data having a predetermined correlation with the count value data, and a read-only memory 11 for outputting operation timing control data CKP from a memory area designated by the decoded data are provided. . Then, the vertical scanning circuit 2 and the horizontal scanning circuit 7 cause the vertical scanning circuit 2 and the horizontal scanning circuit 7 to synchronize with the vertical transfer clock signal φ _V and the horizontal transfer clock at the predetermined timing in synchronization with the change pattern of the data of a predetermined bit of the operation timing control data CKP consisting of a plurality of bits. Output signal φ _H.

【００３５】尚、出力機構６ａ，６ｂ，６ｃと、後述す
る補正回路１３も、動作タイミング制御データＣＫＰの
うちの他の所定ビットの変化パターンに同期して動作す
るようになっており、基準クロック信号ＣＬＫ１，ＣＬ
Ｋ２，ＣＬＫ３…の内のいずれか１つの基準クロック信
号とパターン選択デ−タＰＳの内容に応じて、露光時間
の選択や、画素電荷の読出し速度の切換え等、種々の撮
像条件を設定することができるようになっている。The output mechanisms 6a, 6b, 6c and the correction circuit 13 described later are also designed to operate in synchronization with the change pattern of other predetermined bits of the operation timing control data CKP, and the reference clock. Signal CLK1, CL
Setting of various image pickup conditions such as selection of exposure time and switching of pixel charge read speed in accordance with any one of the reference clock signal K2, CLK3 ... And the content of the pattern selection data PS. You can do it.

【００３６】第１〜第３の水平シフトレジスタ５ａ，５
ｂ，５ｃの終端に形成されている出力機構６ａ，６ｂ，
６ｃの１構造例を図２に示す。出力機構６ａを代表して
述べれば、第１の水平シフトレジスタ５ａの終端に、ト
ランスファゲートＧ１とリセット用ゲートＧ２が形成さ
れ、基板中にはフローティングディフュージョンＦＤと
ドレイン部ＤＤが形成されている。また、ドレイン部Ｄ
Ｄは所定電圧Ｖ_DDが常時印加され、フローティングディ
フュージョンＦＤは、電界トランジスタＦＥＴ１，ＦＥ
Ｔ２と抵抗Ｒ１，Ｒ２から成るアンプ回路に接続されて
いる。The first to third horizontal shift registers 5a, 5
Output mechanisms 6a, 6b formed at the ends of b, 5c,
An example of one structure of 6c is shown in FIG. As a representative of the output mechanism 6a, a transfer gate G1 and a reset gate G2 are formed at the end of the first horizontal shift register 5a, and a floating diffusion FD and a drain portion DD are formed in the substrate. Also, the drain part D
A predetermined voltage V _DD is constantly applied to D, and the floating diffusion FD is composed of electric field transistors FET1 and FE.
It is connected to an amplifier circuit composed of T2 and resistors R1 and R2.

【００３７】そして、図３のタイミングチャートに示す
ように、水平シフトレジスタ５ａが１画素分の画素電荷
を転送する周期τ_p に同期して、リセット用ゲートＧ２
に論理“Ｈ”のリセット信号ＤＧを印加することによっ
てフローティングディフュージョンＦＤに電荷を注入し
（リセット）、各周期τ_p 内の所定タイミングでトラン
スファゲートＯＧに論理“Ｈ”のオン信号ＯＧを印加す
ることにより、１画素分の画素電荷をフローティングデ
ィフュージョンＦＤに転送する。かかる動作を繰り返す
と、電界トランジスタＦＥＴ２から出力される画素信号
Ｖａは、リセットによってフローティングディフュージ
ョンＦＤに注入された電荷量に相当するフィードスルー
の電圧Ｖ_F となり、次に、転送されてきた１画素分の電
荷がフローティングディフュージョンＦＤ中の注入電荷
と電荷結合することによって、その１画素分の画素電荷
に相当する電圧Ｖ_Q となる。そして、後述するダブルサ
ンプルホールド回路が、各周期τ_p 毎に電圧Ｖ_F とＶ_Q
をサンプルホールドして、これらの電圧の差分（Ｖ_F −
Ｖ_Q ）を１画素の画素信号とする。Then, as shown in the timing chart of FIG. 3, the reset gate G2 is synchronized with the period τ _p in which the horizontal shift register 5a transfers the pixel charge for one pixel.
A reset signal DG of logic "H" is applied to the floating diffusion FD to inject charges (reset), and an ON signal OG of logic "H" is applied to the transfer gate OG at a predetermined timing within each period τ _p . As a result, the pixel charge for one pixel is transferred to the floating diffusion FD. When this operation is repeated, the pixel signal Va output from the electric field transistor FET2 becomes the feed-through voltage V _F corresponding to the amount of charge injected into the floating diffusion FD by the reset, and then the transferred one pixel The charge of the charge is coupled with the injected charge in the floating diffusion FD to become a voltage V _Q corresponding to the pixel charge of the one pixel. Then, the double sample hold circuit, which will be described later, detects the voltages V _F and V _{Q for} each period τ _p.
A and sample-and-hold, the difference of these voltage (V _F -
V _Q ) is a pixel signal of one pixel.

【００３８】尚、第２，第３の出力機構６ｂ，６ｃの構
成および動作も第１の出力機構６ａと同じであり、図中
には各画素信号をＶｂ，Ｖｃで示す。The configurations and operations of the second and third output mechanisms 6b and 6c are the same as those of the first output mechanism 6a, and each pixel signal is shown by Vb and Vc in the figure.

【００３９】このような３チャンネルの出力機構６ａ，
６ｂ，６ｃには、各画素信号Ｖａ，Ｖｂ，Ｖｃを信号処
理可能な電圧（または電流）レベルまで一定利得で増幅
する前置増幅回路１２ａ，１２ｂ，１２ｃが接続され、
増幅後の各画素信号Ｖａ，Ｖｂ，Ｖｃは補正回路１３に
入力されて所定の補正処理が行われ、夫々デジタルの画
素データに変換されてフレームメモリ１４等に順次に記
録される。Such a three-channel output mechanism 6a,
Preamplifier circuits 12a, 12b, 12c for amplifying each pixel signal Va, Vb, Vc with a constant gain to a voltage (or current) level capable of signal processing are connected to 6b, 6c,
The amplified pixel signals Va, Vb, Vc are input to the correction circuit 13 and subjected to predetermined correction processing, converted into digital pixel data, and sequentially recorded in the frame memory 14 or the like.

【００４０】次に、補正回路１３の構成を図４に基づい
て説明する。第１チャネルの前置増幅回路１２ａの出力
接点には１組のサンプルホールド回路１５ａｘ，１５ａ
ｙが並列接続されると共に、これらの回路１５ａｘと１
５ａｙの出力接点には減算回路１６ａが接続されてい
る。第２，第３チャネルの前置増幅回路１２ｂ，１２ｃ
の各出力接点にも同様に、１組ずつのサンプルホールド
回路１５ｂｘと１５ｂｙ、１５ｃｘと１５ｃｙが並列に
接続され、更に、サンプルホールド回路１５ｂｘと１５
ｂｙの出力接点には減算回路１６ｂが接続され、サンプ
ルホールド回路１５ｃｘと１５ｃｙの出力接点には減算
回路１６ｃが接続されている。Next, the structure of the correction circuit 13 will be described with reference to FIG. At the output contact of the preamplifier circuit 12a for the first channel, a pair of sample hold circuits 15ax and 15a are provided.
With y connected in parallel, these circuits 15ax and 1
The subtraction circuit 16a is connected to the output contact of 5ay. Preamplifier circuits 12b and 12c for the second and third channels
Similarly, each set of sample and hold circuits 15bx and 15by, 15cx and 15cy are connected in parallel to each of the output contacts of the sample hold circuits 15bx and 15by.
The subtraction circuit 16b is connected to the output contact of by, and the subtraction circuit 16c is connected to the output contacts of the sample hold circuits 15cx and 15cy.

【００４１】ここで、これらの回路は、前述したダブル
サンプルホールド回路を構成しており、全てのサンプル
ホールド回路１５ａｘ〜１５ｃｙは同じ電気的特性を有
し、全ての減算回路１６ａ〜１６ｃは同じ電気的特性を
有している。更に、サンプルホールド回路１５ａｘ，１
５ｂｘ，１５ｃｘは、図３に示すように、各画素電荷が
読み出される周期τ_p に同期したサンプルホールド信号
ＳＨ１に同期して、画素信号Ｖａ〜Ｖｃのフィードスル
ーの電圧Ｖ_F をサンプリングし、サンプルホールド回路
１５ａｙ，１５ｂｙ，１５ｃｙは、図３に示す周期τ_p
に同期したサンプルホールド信号ＳＨ２に同期して、画
素信号Ｖａ〜Ｖｃの画素電圧Ｖ_Q をサンプリングする。
したがって、各チャネルの減算回路１６ａ〜１６ｃから
は、周期τ_p に同期して、電圧Ｖ_F とＶ_Q の差分電圧の
信号ＰＶａ，ＰＶｂ，ＰＶｃが出力される。Here, these circuits constitute the above-mentioned double sample and hold circuit, all the sample and hold circuits 15ax to 15cy have the same electrical characteristics, and all the subtraction circuits 16a to 16c have the same electrical characteristics. Have specific characteristics. Furthermore, the sample hold circuits 15ax, 1
As shown in FIG. 3, 5bx and 15cx sample the feed-through voltage V _F of the pixel signals Va to Vc in synchronization with the sample hold signal SH1 synchronized with the period τ _{p at} which each pixel charge is read out, and sample the samples. The hold circuits 15ay, 15by, and 15cy have the period τ _p shown in FIG.
In synchronization with a sample hold signal SH2 synchronized to, sampling the pixel voltage V _Q of the pixel signals Va to Vc.
Therefore, the subtraction circuits 16a to 16c of the respective channels output signals PVa, PVb, PVc of the differential voltage between the voltages V _F and V _Q in synchronization with the period τ _p .

【００４２】かかるダブルサンプルホールド回路によれ
ば、感光部１で発生した各出力機構６ａ，６ｂ，６ｃで
発生する雑音を信号Ｖａ，Ｖｂ，Ｖｃから除去すること
ができる。即ち、図３に示すように、感光部１で発生し
た暗電流や、各出力機構６ａ，６ｂ，６ｃが周期τ_p 毎
にリセットを動作を繰返す際にフローティングディフュ
ージョンＦＤで発生する電圧Ｖ_Fのゆらぎによるノイズ
や、出力ＦＥＴ１、２で発生する１／ｆノイズなどの低
図波ノイズを差分電圧（Ｖ_F −Ｖ_Q ）を各画素信号ＰＶ
ａ，ＰＶｂ，ＰＶｃとすることによって除去することが
できる。According to such a double sample hold circuit, the noise generated in each of the output mechanisms 6a, 6b and 6c generated in the photosensitive section 1 can be removed from the signals Va, Vb and Vc. That is, as shown in FIG. 3, the dark current generated in the photosensitive portion 1 and the voltage V _F generated in the floating diffusion FD when the output mechanisms 6a, 6b, 6c repeat the reset operation at every cycle τ _p . noise and by fluctuation, the output 1 / f noise low FIG wave noise differential voltage such as that occurring in FET1,2 (V _F -V _Q) each pixel signal PV
It can be removed by using a, PVb, and PVc.

【００４３】このように雑音が除去された画素信号ＰＶ
ａ，ＰＶｂ，ＰＶｃは、利得補正回路に供給される。こ
の利得補正回路は、除算回路１７ａ，１７ｂと、平均値
ホールド回路１８ａ，１８ｂと、乗算回路１９ａ，１９
ｂで構成されている。The pixel signal PV from which noise has been removed in this way
a, PVb, PVc are supplied to the gain correction circuit. This gain correction circuit includes division circuits 17a and 17b, average value hold circuits 18a and 18b, and multiplication circuits 19a and 19b.
b.

【００４４】除算回路１７ａは、画素信号ＰＶｃから画
素信号ＰＶａを割り算して、その割り算結果の信号ＨＶ
ａ（＝ＰＶｃ÷ＰＶａ）を出力し、除算回路１７ｂは、
画素信号ＰＶｃから画素信号ＰＶｂを割り算して、その
割り算結果の信号ＨＶｂ（＝ＰＶｃ÷ＰＶｂ）を出力す
る。The division circuit 17a divides the pixel signal PVa from the pixel signal PVc and outputs the signal HV of the division result.
a (= PVc ÷ PVa) is output, and the division circuit 17b outputs
The pixel signal PVb is divided from the pixel signal PVc, and the signal HVb (= PVc ÷ PVb) of the division result is output.

【００４５】平均値ホールド回路１８ａは、図１の参照
領域３中の画素群に発生した全ての画素電荷を読出すま
での期間Ｔ_AV中に生じる信号ＨＶａの加算平均値を求
め、その加算平均値に相当する電圧又は電流の平均値信
号ＡＶａを出力する。平均値ホールド回路１８ｂは、同
じく図１の参照領域３中の画素群に発生した全ての画素
電荷を読出す期間Ｔ_AV中に生じる信号ＨＶｂの加算平均
値を求め、その加算平均値に相当する電圧又は電流の平
均値信号ＡＶｂを出力する。The average value hold circuit 18a obtains the arithmetic mean value of the signal HVa generated during the period T _AV until all the pixel charges generated in the pixel group in the reference area 3 in FIG. An average value signal AVa of voltage or current corresponding to the value is output. Similarly, the average value hold circuit 18b finds the arithmetic mean value of the signal HVb generated during the period T _AV for reading out all the pixel charges generated in the pixel group in the reference area 3 of FIG. 1, and corresponds to the arithmetic mean value. The average value signal AVb of voltage or current is output.

【００４６】尚、これらの平均値ホールド回路１８ａ，
１８ｂは均一な回路構成から成り、例えば、図５に示す
ように、いずれの回路も、制御信号Ｓ_AVが論理“Ｈ”と
なる期間Ｔ_AVの間だけ導通状態となるアナログスイッチ
ＳＷと、抵抗ＲｘとコンデンサＣｘによって形成される
ホールド回路を具備している。そして、アナログスイッ
チＳＷが導通状態にあるときに、除算回路１７ａ，１７
ｂから出力される画素信号ＨＶａとＨＶｂが各チャネル
のコンデンサＣｘに電荷として蓄積される。Incidentally, these average value hold circuits 18a,
18b has a uniform circuit configuration. For example, as shown in FIG. 5, in each circuit, an analog switch SW that is conductive only during a period T _{AV in which} the control signal S _AV is logic “H”, and a resistor It has a hold circuit formed by Rx and a capacitor Cx. Then, when the analog switch SW is in the conductive state, the division circuits 17a, 17
The pixel signals HVa and HVb output from b are stored as charges in the capacitor Cx of each channel.

【００４７】乗算回路１９ａは、減算回路１６ａからの
画素信号ＰＶａと平均値ホールド回路１８ａからの平均
値信号ＡＶａとの掛け算を行い、その演算結果を画素信
号Ｒａ（＝ＰＶａ×ＡＶａ）として出力する。乗算回路
１９ｂは、減算回路１６ｂからの画素信号ＰＶｂと平均
値ホールド回路１８ｂからの平均値信号ＡＶｂとの掛け
算を行い、その演算結果を画素信号Ｒｂ（＝ＰＶｂ×Ａ
Ｖｂ）として出力する。The multiplication circuit 19a multiplies the pixel signal PVa from the subtraction circuit 16a by the average value signal AVa from the average value hold circuit 18a, and outputs the calculation result as a pixel signal Ra (= PVa × AVa). . The multiplication circuit 19b multiplies the pixel signal PVb from the subtraction circuit 16b by the average value signal AVb from the average value hold circuit 18b, and outputs the calculation result as the pixel signal Rb (= PVb × A).
Output as Vb).

【００４８】そして、Ａ／Ｄ変換器２０ａが画素信号Ｒ
ａを所定ビット数の画素データＤａにデジタル変換して
フレームメモリ１４に記憶させ、Ａ／Ｄ変換器２０ｂが
画素信号Ｒｂを所定ビット数の画素データＤｂにデジタ
ル変換してフレームメモリ１４に記憶させ、Ａ／Ｄ変換
器２０ｃが画素信号ＰＶｃを所定ビット数の画素データ
Ｄｃにデジタル変換してフレームメモリ１４に記憶させ
る。Then, the A / D converter 20a outputs the pixel signal R
a is digitally converted into pixel data Da having a predetermined number of bits and stored in the frame memory 14, and the A / D converter 20b digitally converts the pixel signal Rb into pixel data Db having a predetermined number of bits and stored in the frame memory 14. , A / D converter 20c digitally converts the pixel signal PVc into pixel data Dc having a predetermined number of bits and stores it in the frame memory 14.

【００４９】次に、かかる構成を有する本実施例の動作
を図６と図７に基づいて説明する。尚、１フレーム画像
を撮像するための１フレーム周期の動作を説明する。ま
た、図６は、感光部１から水平シフトレジスタ５ａ，５
ｂ，５ｃを介して画素電荷を読み出す動作を示す。図７
は出力波形のタイミングチャートを示すと共に、図中の
期間Ｔ_AVが、参照領域３に含まれる複数行の画素群の画
素電荷を全て読み出す期間であり、期間Ｔ_RDが被測定対
象の画素電荷を読み出す期間であり、１水平ライン分の
画素電荷を読み出す周期を１Ｈ期間で示している。Next, the operation of this embodiment having such a configuration will be described with reference to FIGS. 6 and 7. The operation of one frame period for capturing one frame image will be described. Further, FIG. 6 shows that the horizontal shift registers 5a, 5a,
An operation of reading out pixel charges via b and 5c is shown. Figure 7
Shows a timing chart of the output waveform, and a period T _AV in the drawing is a period for reading out all the pixel charges of the pixel groups of a plurality of rows included in the reference region 3, and a period T _RD shows the pixel charges of the measurement target. In the reading period, a period for reading the pixel charges for one horizontal line is shown as a 1H period.

【００５０】まず、図１中のタイミング制御回路８に選
択信号ＣＳとパターン選択デ−タＰＳを外部から入力す
ることにより、１フレーム周期における所望の露光時間
等を設定する動作タイミング制御データＣＫＰが発生
し、このデータＣＫＰに基づいて装置全体が同期動作す
る。First, by inputting the selection signal CS and the pattern selection data PS to the timing control circuit 8 in FIG. 1 from the outside, the operation timing control data CKP for setting a desired exposure time and the like in one frame period is obtained. This occurs, and the entire device operates synchronously based on this data CKP.

【００５１】感光部１が被測定対象を所定時間露光する
と、垂直走査回路２と水平走査回路７から出力される垂
直及び水平走査クロック信号に同期して、画素電荷の読
出しが開始される。図６に基づいてその読出し動作例を
説明する。尚、説明の都合上、同図（ａ）に示すよう
に、参照領域３中の第ｎ行目に存在する６個の画素に発
生した画素電荷Ａ〜Ｆを読み出す場合を代表して説明す
る。When the photosensitive section 1 exposes the object to be measured for a predetermined time, the pixel charge reading is started in synchronization with the vertical and horizontal scanning clock signals output from the vertical scanning circuit 2 and the horizontal scanning circuit 7. An example of the read operation will be described based on FIG. For convenience of description, a case where pixel charges A to F generated in six pixels existing in the nth row in the reference area 3 are read out will be described as a representative as shown in FIG. .

【００５２】まず、同図（ｂ）に示すように、第１のト
ランスファゲート４ａが一定時間だけオン状態となるこ
とによって、画素電荷Ａ，Ｄが第１の水平シフトレジス
タ５ａの所定のポテンシャル井戸に転送される。次に、
同図（ｃ）に示すように、第２のトランスファゲート４
ｂが一定時間だけオン状態となることによって、画素電
荷Ａ，Ｄが第２の水平シフトレジスタ５ｂの所定のポテ
ンシャル井戸に転送された後、第１のトランスファゲー
ト４ａが一定時間だけオン状態となることによって、画
素電荷Ｂ，Ｅが第１の水平シフトレジスタ５ａの所定の
ポテンシャル井戸に転送される。次に、同図（ｄ）に示
すように、第３のトランスファゲート４ｃが一定時間だ
けオン状態となることによって、画素電荷Ａ，Ｄが第３
の水平シフトレジスタ５ｃの所定のポテンシャル井戸に
転送された後、第２のトランスファゲート４ｂが一定時
間だけオン状態となることによって、画素電荷Ｂ，Ｅが
第２の水平シフトレジスタ５ｂの所定のポテンシャル井
戸に転送され、更に、第１のトランスファゲート４ａが
一定時間だけオン状態となることによって、画素電荷
Ｃ，Ｆが第１の水平シフトレジスタ５ａの所定のポテン
シャル井戸に転送される。このように、１水平ライン分
の画素電荷Ａ〜Ｆが第１〜第３の水平シフトレジスタ５
ａ〜５ｃに３分割されて転送されると、次に、同図
（ｅ）に示すように、これらの水平シフトレジスタ５ａ
〜５ｃが水平転送を行い、最前列に位置する画素電荷
Ａ，Ｂ，Ｃを出力機構６ａ〜６ｃを介して出力する。次
に、同図（ｆ）に示すように、水平シフトレジスタ５ａ
〜５ｃが次の水平転送を行い、画素電荷Ｄ，Ｅ，Ｆを出
力機構６ａ〜６ｃを介して出力する。このようにして参
照領域３中の第ｎ行目の画素群に発生した画素電荷の読
出しが完了すると、次の第ｎ−１行目の画素群に発生し
た画素電荷も同様にして読み出され、残余の各行ｉの画
素群に発生した画素電荷も同様にして読み出される。First, as shown in FIG. 7B, the pixel charges A and D are supplied to a predetermined potential well of the first horizontal shift register 5a by turning on the first transfer gate 4a for a certain period of time. Transferred to. next,
As shown in FIG. 3C, the second transfer gate 4
Since the pixel charge A, D is transferred to a predetermined potential well of the second horizontal shift register 5b by turning on b for a certain time, the first transfer gate 4a is turned on for a certain time. As a result, the pixel charges B and E are transferred to the predetermined potential well of the first horizontal shift register 5a. Next, as shown in FIG. 3D, the third transfer gate 4c is turned on for a certain period of time, so that the pixel charges A and D become the third charge.
After being transferred to a predetermined potential well of the horizontal shift register 5c, the second transfer gate 4b is turned on for a predetermined time, so that the pixel charges B and E are supplied to the predetermined potential of the second horizontal shift register 5b. The pixel charges C and F are transferred to a predetermined potential well of the first horizontal shift register 5a by being transferred to the well and further, the first transfer gate 4a is turned on for a certain time. In this way, the pixel charges A to F for one horizontal line are transferred to the first to third horizontal shift registers 5
When the data is divided into three parts a to 5c and transferred, next, as shown in FIG.
5c perform horizontal transfer, and output the pixel charges A, B, and C located in the front row via the output mechanisms 6a to 6c. Next, as shown in FIG.
.About.5c perform the next horizontal transfer, and output the pixel charges D, E, F through the output mechanisms 6a to 6c. When the readout of the pixel charges generated in the pixel group of the nth row in the reference region 3 is completed in this way, the pixel charges generated in the pixel group of the next n-1th row are also similarly read. , The pixel charges generated in the remaining pixel groups of each row i are similarly read out.

【００５３】図４に示す補正回路には、このようにして
点順次に読み出される画素信号Ｖａ〜Ｖｃが入力され、
サンプルホールド回路１５ａｘ，１５ａｙ，１５ｂｘ，
１５ｂｙ，１５ｃｘ，１５ｃｙ及び減算回路１６ａ〜１
６ｃから成るダブルサンプルホールド回路によって、画
素信号Ｖａ〜Ｖｃ中の各種雑音成分が除去され、画素信
号ＰＶａ〜ＰＶｃが出力される。更に、除算回路１７
ａ，１７ｂが上記割り算処理を行い、その演算結果の信
号ＨＶａ，ＨＶｂを平均値ホールド回路１８ａ，１８ｂ
へ供給する。The pixel signals Va to Vc thus read out dot-sequentially are input to the correction circuit shown in FIG.
Sample hold circuits 15ax, 15ay, 15bx,
15by, 15cx, 15cy and subtraction circuits 16a to 1
The double sample and hold circuit 6c removes various noise components from the pixel signals Va to Vc and outputs the pixel signals PVa to PVc. Further, the division circuit 17
a and 17b perform the above-mentioned division processing, and the signals HVa and HVb of the calculation result are average value hold circuits 18a and 18b.
Supply to

【００５４】ここで、制御信号Ｓ_AVは、参照領域３に発
生した全ての画素電荷が出力機構６ａ〜６ｃから読み出
されるまでの期間Ｔ_AVにおいて論理“Ｈ”となるので、
平均値ホールド回路１８ａは、第１チャネルの水平シフ
トレジスタ５ａ及び出力機構６ａを介して読み出される
参照領域３中の画素電荷をサンプルホールドすることと
なり、平均値ホールド回路１８ｂは、第２チャネルの水
平シフトレジスタ５ｂ及び出力機構６ｂを介して読み出
される参照領域３中の画素電荷をサンプルホールドする
こととなる。そして、期間Ｔ_AVの終了時点において、各
チャネルから読出された画素電荷による平均値信号ＡＶ
ａとＡＶｂが確定する。尚、図７は、一典型例であり、
参照領域３が１０行の遮光された画素群で構成されてい
る場合に、１０Ｈ期間に渡って画素電荷読出しを行うこ
とによって、平均値信号ＡＶａとＡＶｂが確定すること
を示している。Here, the control signal S _AV becomes logical "H" in the period T _AV until all the pixel charges generated in the reference area 3 are read out from the output mechanisms 6a to 6c.
The average value hold circuit 18a samples and holds the pixel charge in the reference area 3 read out via the horizontal shift register 5a and the output mechanism 6a of the first channel, and the average value hold circuit 18b outputs the horizontal charge of the second channel. The pixel charge in the reference area 3 read out via the shift register 5b and the output mechanism 6b is sample-held. Then, at the end of the period T _AV, the average value signal AV based on the pixel charges read from each channel
a and AVb are determined. Incidentally, FIG. 7 is a typical example,
It is shown that when the reference region 3 is composed of 10 rows of light-shielded pixel groups, the average value signals AVa and AVb are determined by performing pixel charge reading over the 10H period.

【００５５】更に、平均値ホールド回路１８ａ，１８ｂ
では、図７中に示すように割り算後の信号ＨＶａ，ＨＶ
ｂが、次第に平均値信号ＡＶｂ，ＡＶｂが所定の電圧レ
ベルに収束していく。一方、乗算回路１９ａと１９ｂの
出力信号ＲａとＲｂは、平均値信号ＡＶａと画素信号Ｐ
Ｖａの掛け算結果と、平均値信号ＡＶｂと画素信号ＰＶ
ｂの掛け算結果であるので、画素信号ＲａとＲｂの振幅
は、出力機構６ａ，６ｂ，６ｃの相互の利得バラツキが
補正されることによって次第に一致していき、期間Ｔ_AV
の完了時点ｔｘで一致するようになる。Further, the average value hold circuits 18a and 18b
Then, as shown in FIG. 7, the signals HVa and HV after division are calculated.
b, the average value signals AVb and AVb gradually converge to a predetermined voltage level. On the other hand, the output signals Ra and Rb of the multiplication circuits 19a and 19b are the average value signal AVa and the pixel signal P.
The multiplication result of Va, the average value signal AVb and the pixel signal PV
Since it is the result of multiplication by b, the amplitudes of the pixel signals Ra and Rb gradually match as the mutual gain variations of the output mechanisms 6a, 6b, 6c are corrected, and the period T _AV
At the time point tx of completion of the above, the two match.

【００５６】したがって、例えば、本来は同一の振幅で
あるべきはずの画素信号Ｖａ〜Ｖｃが出力機構６ａ，６
ｂ，６ｃの間での利得バラツキによって、振幅の異なる
画素信号ＰＶａ〜ＰＶｃが発生しても、平均値ホールド
回路１８ａ，１８ｂに保持された平均値信号ＡＶａ，Ａ
Ｖｂによって振幅レベルが補正された画素信号Ｒａ，Ｒ
ｂが形成される。尚、信号ＰＶｃを基準にしてかかる利
得補正を行うので、この実施例では、信号ＰＶｃを補正
するための利得補正回路は設けられていない。そして、
期間Ｔ_RDでは、時点ｔｘで確定した平均値信号ＡＶａ，
ＡＶｂに基づいて、各画素信号ＰＶａとＰＶｂの利得が
補正されることとなる。Therefore, for example, the pixel signals Va to Vc which should originally have the same amplitude are output from the output mechanisms 6a and 6a.
Even if the pixel signals PVa to PVc having different amplitudes are generated due to the gain variation among the average value hold circuits 18a and 18b, the average value signals AVa and A held by the average value hold circuits 18a and 18b.
Pixel signals Ra and R whose amplitude level is corrected by Vb
b is formed. Since the gain correction is performed based on the signal PVc, no gain correction circuit for correcting the signal PVc is provided in this embodiment. And
In the period T _RD , the average value signal AVa determined at the time point tx,
The gain of each pixel signal PVa and PVb is corrected based on AVb.

【００５７】尚、周期（点順次読出しの周期）τ_p 毎に
発生する画素信号ＰＶａ，ＰＶｂ，ＰＶｃを夫々ＰＶａ
(k) ，ＰＶｂ(k) ，ＰＶｃ(k) とすると、図１に示す３
チャンネルを有するＣＣＤ固体撮像装置にあっては、１
Ｈ期間当たりに各チャンネルが出力する画素電荷数Ｋ
は、Ｋ＝ｍ／３であるので、１≦ｋ≦ｍ／３となり、そ
して、平均値信号ＡＶａとＡＶｂは、The pixel signals PVa, PVb, PVc generated at every period (dot-sequential reading period) τ _p are respectively PVa.
(k), PVb (k), PVc (k)
For a CCD solid-state imaging device having channels, 1
Number of pixel charges K output by each channel per H period
Is K = m / 3, so 1 ≦ k ≦ m / 3, and the average value signals AVa and AVb are

【００５８】[0058]

【数１】 [Equation 1]

【００５９】となる。更に、参照領域３にＮ行の遮光さ
れた画素群が含まれる場合には、It becomes Further, when the reference area 3 includes N rows of light-shielded pixel groups,

【００６０】[0060]

【数２】 [Equation 2]

【００６１】となる。そして、平均値信号ＡＶａとＡＶ
ｂが確定した後の期間Ｔ_RD中に出力される信号Ｒａ(k)
とＲｂ(k) は、It becomes Then, the average value signals AVa and AV
Signal Ra (k) output during the period T _RD after b is determined
And Rb (k) is

【００６２】[0062]

【数３】 (Equation 3)

【００６３】となり、これらの式(1) 〜(6) から明らか
なように、チャンネル間での利得バラツキが補正され
る。As is clear from these equations (1) to (6), the gain variation between channels is corrected.

【００６４】因みに、この実施例の利得補正回路を設け
ない場合には、図８に示すように、各チャネルの画素信
号ＰＶａ〜ＰＶｃの利得バラツキが、期間Ｔ_AV中に補正
されることがないので、期間Ｔ_RDにおいても、真の画素
信号ＰＶａ〜ＰＶｃを得ることができない。Incidentally, when the gain correction circuit of this embodiment is not provided, the gain variations of the pixel signals PVa to PVc of each channel are not corrected during the period T _AV as shown in FIG. Therefore, the true pixel signals PVa to PVc cannot be obtained even in the period T _RD .

【００６５】このようにこの実施例は、露光によって発
生した被測定対象の画素電荷を読み出す前に、予め、参
照領域３に発生した画素電荷を各チャネルを介して読出
して、出力機構６ａ〜６ｃの利得バラツキに相当する平
均値信号ＡＶａ，ＡＶｂを得て、この平均値信号ＡＶ
ａ，ＡＶｂにより、被測定対象の画素信号を補正するの
で、所謂フィードフォワード方式の補正回路となってい
る。そして、かかるフィードフォワード方式を適用した
結果、従来のフィードバック方式では帰還のための時定
数の設定が極めて困難であったが、かかる問題を解消す
ることができる。As described above, according to this embodiment, the pixel charges generated in the reference region 3 are read out through the respective channels in advance before the pixel charges to be measured generated by the exposure are read out, and the output mechanisms 6a to 6c are read out. Of the average value signals AVa and AVb corresponding to the gain variation of
Since the pixel signal to be measured is corrected by a and AVb, it is a so-called feedforward type correction circuit. As a result of applying the feedforward method, it is extremely difficult to set the time constant for feedback in the conventional feedback method, but this problem can be solved.

【００６６】尚、この実施例では、３チャンネルの場合
を説明したが、それ以上の複数チャネルのＣＣＤ固体撮
像装置に対しても、そのチャンネル数に応じた補正回路
を備えることによって、本発明を適用することができ
る。In this embodiment, the case of three channels has been described, but the present invention can be applied to a CCD solid-state image pickup device having a plurality of channels more than that by providing a correction circuit according to the number of channels. Can be applied.

【００６７】（第２の実施例）次に、第２の実施例を、
図９〜図１１と共に説明する。尚、これらの図において
図１と同一又は相当する構成要素を同一符号で示す。本
実施例と第１の実施例との基本的な相違点は、第１の実
施例では図１に示すように、感光部１の一側に並べて形
成された複数本の水平シフトレジスタ５ａ〜５ｃによっ
て複数チャンネルを実現して、画素電荷を並列に読出し
するに対し、本実施例は、感光部１０１を複数領域に区
分けし（図９では４領域に区分け）、夫々の領域に独立
に設けられた４チャンネル分の水平シフトレジスタ１０
７_UL，１０７_UR，１０７_LL，１０７_LRを介して画素電荷
を並列に読出するようになっている。(Second Embodiment) Next, the second embodiment will be described.
This will be described with reference to FIGS. In these figures, the same or corresponding components as in FIG. 1 are designated by the same reference numerals. The basic difference between this embodiment and the first embodiment is that in the first embodiment, as shown in FIG. 1, a plurality of horizontal shift registers 5a to 5c realizes a plurality of channels to read out pixel charges in parallel, but in the present embodiment, the photosensitive portion 101 is divided into a plurality of regions (in FIG. 9, divided into four regions) and provided independently in each region. Horizontal shift register 10 for 4 channels
Pixel charges are read out in parallel via 7 _UL , 107 _UR , 107 _LL , and 107 _LR .

【００６８】まず、図９に基づいて本実施例の全体構成
を説明する。感光部１０１はＬＴ方式又はＩＬＴ方式を
適用した構成となっており、均等に４つの感光領域に区
分けされ、各領域が個々のチャンネルに対応している。
尚、各構成要素を示す符号に関して、第１チャンネルに
属するものにはＵＬの添字、第２チャンネルに属するも
のにはＵＲの添字、第３チャンネルに属するものにはＬ
Ｌの添字、第４チャンネルに属するものにはＬＲの添字
を付して示している。First, the overall construction of this embodiment will be described with reference to FIG. The photosensitive unit 101 has a configuration to which the LT system or the ILT system is applied, and is uniformly divided into four photosensitive regions, and each region corresponds to an individual channel.
Regarding the reference numerals indicating the respective constituents, those belonging to the first channel are suffixed with UL, those belonging to the second channel are suffixed with UR, and those belonging to the third channel are L.
The subscript of L and those belonging to the fourth channel are shown with the subscript of LR.

【００６９】第１チャンネルの構成を代表して述べる
と、この感光領域には、トランスファゲート１０４_ULを
介して水平シフトレジスタ１０５_ULが形成され、水平シ
フトレジスタ１０５_ULの終端には出力機構１０６_ULが形
成されている。また、トランスファゲート１０４_ULから
複数の水平ライン分の画素群は、遮光された参照領域１
０３_ULとなっている。そして、露光によって感光領域に
発生した画素電荷は、垂直走査回路１０２_U からの垂直
転送クロック信号φ_VUに同期して水平シフトレジスタ１
０５_ULへ１水平ライン分ずつ転送され、更に、水平シフ
トレジスタ１０５_ULよりって、水平走査回路１０７_ULか
らの水平走査クロック信号φ_HUL に同期して出力機構１
０６_ULへ転送される。よって、各画素電荷は点順次に読
み出される。また、遮光された参照領域１０３_ULの画素
電荷が先に読み出された後、被測定対象に係わる画素電
荷が読み出される。出力機構１０６_ULは、図２に示す構
成と同じであり、図３に示すタイミングチャートと同じ
動作原理で画素電荷を点順次に読出す。また、水平走査
回路１０７_ULと垂直走査回路１０２_U は、第１の実施例
と同様に、タイミング制御回路８から出力される動作タ
イミング制御データＣＫＰの内の所定ビットデータに同
期して動作する。[0069] Stated on behalf of the configuration of the first channel, to the photosensitive area, the horizontal shift register 105 _UL via the transfer gate 104 _UL is formed, output mechanism 106 _UL is the end of the horizontal shift register 105 _UL Are formed. In addition, the pixel group corresponding to a plurality of horizontal lines from the transfer gate 104 _UL includes the light-shielded reference area 1
It is 03 _UL . Then, the pixel charge generated in the photosensitive area by the exposure is synchronized with the vertical transfer clock signal φ _VU from the vertical scanning circuit 102 _U , and the horizontal shift register 1
One horizontal line is transferred to 05 _UL , and the horizontal shift register 105 _UL outputs the output mechanism 1 in synchronization with the horizontal scanning clock signal φ _HUL from the horizontal scanning circuit 107 _UL.
Transferred to 06 _UL . Therefore, each pixel charge is read out dot-sequentially. Further, after the pixel charge of the _shaded reference region _103UL is first read out, the pixel charge related to the measured object is read out. The output mechanism 106 _UL has the same configuration as that shown in FIG. 2 and _reads pixel charges dot-sequentially according to the same operating principle as the timing chart shown in FIG. Further, the horizontal scanning circuit 107 _UL and the vertical scanning circuit 102 _U operate in synchronization with predetermined bit data of the operation timing control data CKP output from the timing control circuit 8 as in the first embodiment.

【００７０】そして、残余の第２〜第４のチャンネルの
構成も第１チャンネルと同様であり、第２チャンネル
は、参照部１０３_URと、トランスファゲート１０４
_URと、水平シフトレジスタ１０５_URと、出力機構１０６
_URと、水平走査回路１０７_URとを備え、露光によって感
光領域に発生した画素電荷を、垂直走査回路１０２_U か
らの垂直転送クロック信号φ_VUに同期して水平シフトレ
ジスタ１０５_URへ１水平ライン分ずつ転送した後、水平
シフトレジスタ１０５_URが水平走査回路１０７_URからの
水平走査クロック信号φ_HUR に同期して出力機構１０６
_URへ転送して、点順次に読出す。The configuration of the remaining second to fourth channels is the same as that of the first channel, and the second channel includes the reference unit _103UR and the transfer gate 104.
_UR , horizontal shift register 105 _UR , output mechanism 106
_{An UR} and a horizontal scanning circuit 107 _UR are provided, and the pixel charges generated in the photosensitive area by exposure are transferred to the horizontal shift register 105 _UR by one horizontal line in synchronization with the vertical transfer clock signal φ _VU from the vertical scanning circuit 102 _U. After each horizontal transfer, the horizontal shift register 105 _UR outputs the output mechanism 106 in synchronization with the horizontal scanning clock signal φ _HUR from the horizontal scanning circuit 107 _UR.
Transfer to _UR and read out dot-sequentially.

【００７１】第３チャンネルは、参照部１０３_LLと、ト
ランスファゲート１０４_LLと、水平シフトレジスタ１０
５_LLと、出力機構１０６_LLと、水平走査回路１０７_LLと
を備え、露光によって感光領域に発生した画素電荷を、
垂直走査回路１０２_L からの垂直転送クロック信号φ_VL
に同期して水平シフトレジスタ１０５_LLへ１水平ライン
分ずつ転送した後、水平シフトレジスタ１０５_LLが水平
走査回路１０７_LLからの水平走査クロック信号φ_HLL に
同期して出力機構１０６_LLへ転送して、点順次に読出
す。The third channel includes a reference section 103 _LL , a transfer gate 104 _LL, and a horizontal shift register 10.
5 _LL , an output mechanism 106 _LL, and a horizontal scanning circuit 107 _LL are provided, and the pixel charge generated in the photosensitive region by exposure is
Vertical transfer clock signal φ _VL from the vertical scanning circuit 102 _L
After transferring one horizontal line at the horizontal shift register 105 _LL in synchronism with, and transfers the horizontal shift register 105 _LL in synchronization with the horizontal scanning clock signals phi _HLL from the horizontal scanning circuit 107 _LL to the output mechanism 106 _LL , Read sequentially.

【００７２】第４チャンネルは、参照部１０３_LRと、ト
ランスファゲート１０４_LRと、水平シフトレジスタ１０
５_LRと、出力機構１０６_LRと、水平走査回路１０７_LRと
を備え、露光によって感光領域に発生した画素電荷を、
垂直走査回路１０２_L からの垂直転送クロック信号φ_VL
に同期して水平シフトレジスタ１０５_LRへ１水平ライン
分ずつ転送した後、水平シフトレジスタ１０５_LRが水平
走査回路１０７_LRからの水平走査クロック信号φ_HLR に
同期して出力機構１０６_LRへ転送して、点順次に読出
す。The fourth channel includes a reference section 103 _LR , a transfer gate 104 _LR, and a horizontal shift register 10.
5 _LR , an output mechanism 106 _LR, and a horizontal scanning circuit 107 _LR are provided, and the pixel charge generated in the photosensitive area by exposure is
Vertical transfer clock signal φ _VL from the vertical scanning circuit 102 _L
After transferring one horizontal line at the horizontal shift register 105 _LR in synchronism with, and transfers the horizontal shift register 105 _LR in synchronization with the horizontal scanning clock signals phi _HLR from the horizontal scanning circuit 107 _LR to the output mechanism 106 _LR , Read sequentially.

【００７３】図１１に基づいて、その画素電荷の読出し
動作例を説明する。尚、図１１は、同図（ａ）に示すよ
うに、各チャンネルの参照領域１０３_UL，１０３_UR，１
０３_LL，１０３_LRに発生した画素電荷Ａ〜Ｘを読み出す
場合を代表して示す。まず、同図（ｂ）に示すように、
トランスファゲート１０４_UL〜１０４_LRを一定時間だけ
オン状態にすることによって、画素電荷Ａ〜Ｆを水平シ
フトレジスタ１０５_ULに、画素電荷Ｇ〜Ｌを水平シフト
レジスタ１０５_URに、画素電荷Ｍ〜Ｒを水平シフトレジ
スタ１０５_LLに、画素電荷Ｓ〜Ｘを水平シフトレジスタ
１０５_LRに夫々転送する。次に、同図（ｃ）に示すよう
に、水平シフトレジスタ１０５_UL〜１０５_LRが１画素分
の水平転送を行うことによって、最前列の画素電荷Ａ，
Ｌ，Ｍ，Ｘを読出し、次に、同図（ｄ）に示すように、
水平シフトレジスタ１０５_UL〜１０５_LRが１画素分の水
平転送を再び行うことによって、次の画素電荷Ｂ，Ｋ，
Ｎ，Ｗを読出す。そして、残余の画素電荷につても同様
の水平転送を繰り返すことによって読出し、更に、１水
平ライン分の読出しが完了すると、感光部１０１の各領
域から転送されてくる次の１水平ライン分の画素電荷の
読出しを行って、全ての画素電荷を読み出すまで、この
処理を繰り返す。An example of the pixel charge reading operation will be described with reference to FIG. Note that FIG. 11 shows the reference areas 103 _UL , 103 _UR , 1 of each channel as shown in FIG.
The case where the pixel charges A to X generated in 03 _LL and 103 _LR are read out is shown as a representative. First, as shown in FIG.
By turning on the transfer gates 104 _{UL to} 104 _LR for a certain time, the pixel charges A to F are transferred to the horizontal shift register 105 _UL , the pixel charges G to L are transferred to the horizontal shift register 105 _UR , and the pixel charges M to R are transferred. The pixel charges S to X are transferred to the horizontal shift register 105 _LL and to the horizontal shift register 105 _LR , respectively. Next, as shown in FIG. 7C, the horizontal shift registers 105 _{UL to} 105 _LR perform horizontal transfer for one pixel, so that the pixel charge A in the front row,
Read L, M, and X, and then, as shown in FIG.
The horizontal shift registers 105 _{UL to} 105 _LR perform horizontal transfer for one pixel again, so that the next pixel charge B, K,
Read N and W. The remaining pixel charges are read by repeating the same horizontal transfer, and when the reading of one horizontal line is completed, the pixels of the next one horizontal line transferred from each area of the photosensitive unit 101 are read. This process is repeated until charges are read and all pixel charges are read.

【００７４】このように、所定周期τ_p に同期して、４
チャンネルの出力機構１０６_UL〜１０６_LRを介して、４
つの画素電荷が並列に読み出されるので、約４倍の読出
し速度の向上を図ることができるようになっている。Thus, in synchronization with the predetermined period τ _p , 4
4 via the channel output mechanism 106 _{UL to} 106 _LR
Since one pixel charge is read in parallel, it is possible to improve the read speed by about four times.

【００７５】各出力機構１０６_UL〜１０６_LRは、前置増
幅回路１１２_UL〜１１２_LRを介して補正回路１３に接続
され、更に補正回路１３の出力がフレームメモリ１４に
接続されている。The output mechanisms 106 _{UL to} 106 _LR are connected to the correction circuit 13 via the preamplification circuits 112 _{UL to} 112 _LR, and the output of the correction circuit 13 is connected to the frame memory 14.

【００７６】次に、補正回路１３の構成を図１０に基づ
いて説明する。第１チャンネルには、サンプルホールド
回路１１５_ULx ，１１５_ULy と減算回路１１６_ULから成
るダブルサンプルホールド回路が設けられ、第２チャン
ネルには、サンプルホールド回路１１５_URx ，１１５
_URy と減算回路１１６_URから成るダブルサンプルホール
ド回路が設けられ、第３チャンネルには、サンプルホー
ルド回路１１５_LLx ，１１５_LLy と減算回路１１６_LLか
ら成るダブルサンプルホールド回路が設けられ、第４チ
ャンネルには、サンプルホールド回路１１５_LRx ，１１
５_LRy と減算回路１１６_LRから成るダブルサンプルホー
ルド回路が設けられている。そして、いずれのダブルサ
ンプルホールド回路も、第１の実施例と同様の動作によ
り、出力機構１０６_UL，１０６_UR，１０６_LL，１０６_LR
等で生じる雑音成分を画素信号Ｖ_UL，Ｖ_UR，Ｖ_LL，Ｖ_LR
から除去して、その雑音成分の無い画素信号ＰＶ_UL，Ｐ
Ｖ_UR，ＰＶ_LL，ＰＶ_LRを出力する。Next, the configuration of the correction circuit 13 will be described with reference to FIG. The first channel is provided with a double sample and hold circuit including sample and hold circuits 115 _ULx and 115 _ULy and the subtraction circuit 116 _UL , and the second channel is provided with sample and hold circuits 115 _URx and 115 _URx and 115 _ULx .
_A double sample and hold circuit including _URy and subtraction circuit 116 _UR is provided, and a double sample and hold circuit including sample and hold circuits 115 _LLx and 115 _LLy and subtraction circuit 116 _LL is provided in the third channel, and a fourth channel is provided in the fourth channel. , Sample and hold circuit 115 _LRx , 11
A double sample and hold circuit including 5 _LRy and a subtraction circuit 116 _LR is provided. The output mechanisms 106 _UL , 106 _UR , 106 _LL , and 106 _{LR of} all the double sample hold circuits perform the same operation as that of the first embodiment.
The noise components generated by the pixel signals V _UL , V _UR , V _LL , V _LR
From the pixel signals PV _UL , P
Outputs V _UR , PV _LL , and PV _LR .

【００７７】更に、上記のダブルサンプルホールド回路
には、除算回路１１７_UL，１１７_UR，１１７_LLと、平均
値ホールド回路１１８_UL，１１８_UR，１１８_LLと、乗算
回路１１９_UL，１１９_UR，１１９_LLから成る利得補正回
路が接続され、かかる利得補正回路は、第１の実施例中
の利得補正回路（図４参照）と同様に、出力機構１０６
_UL，１０６_UR，１０６_LL，１０６_LRの間での利得バラツ
キを補正し、その補正された画素信号Ｒ_UL，Ｒ_UR，Ｒ_LL
を出力する。そして、Ａ／Ｄ変換器１２０_UL，１２
１_UR，１２０_LL，１２０_LRがこれらの画素信号Ｒ_UL，Ｒ
_UR，Ｒ_LLとＰＶ_LRを夫々所定ビットの画素データＤ_UL，
Ｄ_UR，Ｄ_LL，Ｄ_LRに変換してフレームメモリ１４に記憶
させる。Further, the above-mentioned double sample and hold circuit includes division circuits 117 _UL , 117 _UR and 117 _LL , average value hold circuits 118 _UL , 118 _UR and 118 _LL , and multiplication circuits 119 _UL , 119 _UR and 119 _LL. Is connected to the output mechanism 106 like the gain correction circuit (see FIG. 4) in the first embodiment.
Gain variations among _UL , 106 _UR , 106 _LL , and 106 _LR are corrected, and the corrected pixel signals R _UL , R _UR , and R _LL are corrected.
Is output. Then, the A / D converters 120 _UL , 12
1 _UR , 120 _LL and 120 _LR are the pixel signals R _UL and R
_UR , R _LL and PV _LR are pixel data D _UL of a predetermined bit respectively,
It is converted into D _UR , D _LL , and D _LR and stored in the frame memory 14.

【００７８】このように、この実施例によれば、感光部
に併設される水平シフトレジスタ及び出力機構の位置
が、第１の実施例と異なった場合であっても、出力機構
相互間での利得バラツキを補正することができる。ま
た、所謂フィードフォワード方式の補正回路であるの
で、従来のフィードバック制御方式のような帰還時定数
の変更の困難性を解消することができる。As described above, according to this embodiment, even if the positions of the horizontal shift register and the output mechanism provided in the photosensitive section are different from those of the first embodiment, the output mechanisms can be connected to each other. Gain variations can be corrected. Further, since it is a so-called feed-forward type correction circuit, it is possible to eliminate the difficulty of changing the feedback time constant as in the conventional feedback control method.

【００７９】（第３の実施例）次に、本発明の第３の実
施例を図１２と共に説明する。尚、同図において、図１
及び図４と同一又は相当する構成要素は、同一符号で示
す。本実施例と第１の実施例との相違点を説明すると、
第１実施例の利得補正回路は、第３チャンネルの画素信
号ＰＶｃを基準にして第１，第２チャンネルの画素信号
ＰＶａ，ＰＶｂの振幅を補正することによって、各チャ
ンネルの出力機構６ａ，６ｂ，６ｃ間の利得バラツキを
補正するものであるが、第３の実施例は、参照電圧発生
回路２００から出力される一定の参照電圧Ｖ_ref を基準
にして、第１〜第３チャンネルの全ての出力機構間の利
得バラツキを補正する構成となっている。(Third Embodiment) Next, a third embodiment of the present invention will be described with reference to FIG. In addition, in FIG.
And the same or corresponding components as in FIG. 4 are indicated by the same reference numerals. Explaining the difference between this embodiment and the first embodiment,
The gain correction circuit of the first embodiment corrects the amplitudes of the pixel signals PVa and PVb of the first and second channels with reference to the pixel signal PVc of the third channel to output the output mechanisms 6a and 6b of the respective channels. Although the gain variation between 6c is corrected, in the third embodiment, all outputs of the first to third channels are based on the constant reference voltage V _ref output from the reference voltage generating circuit 200. It is configured to correct the gain variation between the mechanisms.

【００８０】図１２において、かかる利得補正回路の構
成を述べると、第１チャネルに係わるダブルサンプルホ
ールド回路の構成要素である減算回路１６ａには、除算
回路（割り算回路）２１７ａと平均値ホールド回路２１
８ａ及び乗算回路（掛け算回路）２１９ａから成る利得
補正回路が接続され、第２チャンネルの減算回路１６ｂ
には、除算回路２１７ｂと平均値ホールド回路２１８ｂ
及び乗算回路２１９ｂから成る利得補正回路が接続さ
れ、第３チャンネルの減算回路１６ｃには、除算回路２
１７ｃと平均値ホールド回路２１８ｃ及び乗算回路２１
９ｃから成る利得補正回路が接続されている。Referring to FIG. 12, the structure of such a gain correction circuit will be described. The subtraction circuit 16a, which is a constituent element of the double sample hold circuit for the first channel, includes a division circuit (division circuit) 217a and an average value hold circuit 21.
8a and a gain correction circuit composed of a multiplication circuit (multiplication circuit) 219a are connected, and a subtraction circuit 16b of the second channel is connected.
Includes a division circuit 217b and an average value hold circuit 218b.
And a gain correction circuit composed of a multiplication circuit 219b is connected, and the division circuit 2 is connected to the subtraction circuit 16c of the third channel.
17c, average value hold circuit 218c, and multiplication circuit 21
A gain correction circuit composed of 9c is connected.

【００８１】いずれの利得補正回路も同一の構成且つ電
気的特性を有している。第１チャンネルの利得補正回路
を代表して述べれば、除算回路２１７ａは参照電圧発生
回路２００から出力される参照電圧Ｖ_refを、減算回路
１６ａから出力される画素信号ＰＶａで割算し、その演
算結果の信号ＨＶａを平均値ホールド回路２１８ａに供
給する。尚、平均値ホールド回路２１８ａは、第１の実
施例で説明した平均値ホールド回路１８ａ（図４を参
照）と同じ機能を有し、制御信号Ｓ_AVで設定される期間
Ｔ_AV中に発生する信号ＨＶａの加算平均値を求めて、そ
の加算平均値を示す平均値信号ＡＶａを出力する。そし
て、乗算回路２１９ａは、画素信号ＰＶａと平均値信号
ＡＶａとの掛け算を行い、その演算結果の信号Ｒａを出
力し、Ａ／Ｄ変換器２０ａが画素データＤａに変換して
フレームメモリ１４に記憶させる。All gain correction circuits have the same configuration and electrical characteristics. To describe the gain correction circuit of the first channel as a representative, the division circuit 217a divides the reference voltage V _ref output from the reference voltage generation circuit 200 by the pixel signal PVa output from the subtraction circuit 16a, and performs the operation. The resulting signal HVa is supplied to the average value hold circuit 218a. The average value hold circuit 218a has the same function as the average value hold circuit 18a (see FIG. 4) described in the first embodiment, and is generated during the period T _AV set by the control signal S _AV. The arithmetic mean value of the signal HVa is obtained, and the average value signal AVa indicating the arithmetic mean value is output. Then, the multiplication circuit 219a multiplies the pixel signal PVa and the average value signal AVa, outputs the signal Ra of the calculation result, and the A / D converter 20a converts the pixel data Da into the pixel data Da and stores it in the frame memory 14. Let

【００８２】したがって、平均値ホールド回路２１８ａ
は、参照領域３の画素群を読み出す期間Ｔ_AVの間に除算
回路２１７ａの割り算結果ＨＶａを加算してその平均値
を確定するので、被測定対象を露光して得られる画素電
荷を読み出す期間Ｔ_RDには、その確定した平均値信号Ａ
Ｖａとその期間Ｔ_RDの画素信号ＰＶａが掛け算される。Therefore, the average value hold circuit 218a
Since the division result HVa of the division circuit 217a is added during the period T _AV for reading the pixel group of the reference region 3 to determine the average value, the period T for reading the pixel charge obtained by exposing the measured object is exposed. _RD has the determined average value signal A
Va is multiplied by the pixel signal PVa of the period T _RD .

【００８３】尚、各画素電荷を読み出す周期τ_p 毎に発
生する画素信号ＰＶａ，ＰＶｂ，ＰＶｃを夫々ＰＶａ
(k) ，ＰＶｂ(k) ，ＰＶｃ(k) とすると、図１２に示す
３チャンネルを有するＣＣＤ固体撮像装置にあっては、
１Ｈ期間当たりに各チャンネルが出力する画素電荷数Ｋ
は、Ｋ＝ｍ／３であるので、１≦ｋ≦ｍ／３となり、そ
して、平均値信号ＡＶａとＡＶｂは、The pixel signals PVa, PVb, PVc generated at each period τ _p for reading out each pixel charge are PVa.
(k), PVb (k), PVc (k), the CCD solid-state imaging device having three channels shown in FIG.
Number of pixel charges K output by each channel per 1H period
Is K = m / 3, so 1 ≦ k ≦ m / 3, and the average value signals AVa and AVb are

【００８４】[0084]

【数４】 [Equation 4]

【００８５】となる。更に、参照領域３にＮ行の遮光さ
れた画素群が含まれる場合には、It becomes Further, when the reference area 3 includes N rows of light-shielded pixel groups,

【００８６】[0086]

【数５】 (Equation 5)

【００８７】となる。そして、平均値信号ＡＶａとＡＶ
ｂが確定した後の期間Ｔ_RD中に出力される画素信号Ｒａ
(k) とＲｂ(k) とＲｃ(k) は、It becomes Then, the average value signals AVa and AV
The pixel signal Ra output during the period T _RD after b is determined
(k) and Rb (k) and Rc (k) are

【００８８】[0088]

【数６】 (Equation 6)

【００８９】となる。It becomes

【００９０】そして、これらの式(7) 〜(15)から明らか
なように、各チャンネルに係わる出力機構６ａ〜６ｃ相
互間の利得バラツキは、夫々の平均値信号ＶＡａ，ＶＡ
ｂ，ＶＡｃと相関関係を有するので、期間Ｔ_RDにおいて
読み出される画素信号ＰＶａ〜ＰＶｃから利得バラツキ
を除去した画素信号Ｒａ〜Ｒｃを得ることができる。As is clear from these equations (7) to (15), the gain variations among the output mechanisms 6a to 6c related to the respective channels are caused by the respective average value signals VAa and VA.
Since it has a correlation with b and VAc, it is possible to obtain pixel signals Ra to Rc from which gain variations are removed from the pixel signals PVa to PVc read in the period T _RD .

【００９１】（第４の実施例）次に、第４の実施例を、
図１３と共に説明する。尚、同図において、図９及び図
１０と同一又は相当する構成要素を同一符号で示す。本
実施例と第２の実施例との基本的な相違点は、第２実施
例の利得補正回路は、出力機構６ａ〜６ｃ間での利得バ
ラツキを補正するために、第４チャンネルの画素信号Ｐ
Ｖ_LRを基準にして第１〜第３チャンネルの画素信号ＰＶ
_UL，ＰＶ_UR，ＰＶ_LLの振幅を補正制御するものである
が、第４の実施例は、参照電圧発生回路３００から出力
される一定の参照電圧Ｖ_ref を基準にして、第１〜第４
チャンネルの全ての出力機構間の利得バラツキを補正す
る構成となっている。(Fourth Embodiment) Next, a fourth embodiment will be described.
It will be described together with FIG. In the figure, the same or corresponding components as those in FIGS. 9 and 10 are designated by the same reference numerals. The fundamental difference between this embodiment and the second embodiment is that the gain correction circuit of the second embodiment corrects the gain variation between the output mechanisms 6a to 6c in order to correct the pixel signal of the fourth channel. P
Pixel signal PV of the first to third channels based on V _LR
Although the amplitudes of _UL , PV _UR , and PV _LL are corrected and controlled, the fourth embodiment uses the constant reference voltage V _ref output from the reference voltage generation circuit 300 as a reference to determine the first to fourth values.
It is configured to correct gain variations among all output mechanisms of the channel.

【００９２】図１３において、第２実施例（図１０を参
照）との相違点を述べると、第１チャネルに係わるダブ
ルサンプルホールド回路の構成要素である減算回路１１
６_ULには、除算回路（割り算回路）３１７_ULと平均値ホ
ールド回路３１８_UL及び乗算回路３１９_ULから成る利得
補正回路が接続され、第２チャンネルの減算回路１１６
_URには、除算回路３１７_URと平均値ホールド回路３１８
_UR及び乗算回路３１９_URから成る利得補正回路が接続さ
れ、第３チャンネルの減算回路１１６_LLには、除算回路
３１７_LLと平均値ホールド回路３１８_LL及び乗算回路３
１９_LLから成る利得補正回路が接続され、第４チャンネ
ルの減算回路１１６_LRには、除算回路３１７_LRと平均値
ホールド回路３１８_LR及び乗算回路３１９_LRから成る利
得補正回路が接続されている。In FIG. 13, the difference from the second embodiment (see FIG. 10) will be described. The subtraction circuit 11 which is a constituent element of the double sample hold circuit for the first channel.
A gain correction circuit including a division circuit (division circuit) 317 _UL , an average value hold circuit 318 _UL and a multiplication circuit 319 _UL is connected to 6 _UL , and the subtraction circuit 116 of the second channel is connected.
_UR has a division circuit 317 _UR and an average value hold circuit 318
_A gain correction circuit including an _UR and a multiplication circuit 319 _UR is connected, and a division circuit 317 _LL , an average value hold circuit 318 _LL, and a multiplication circuit 3 are connected to the subtraction circuit 116 _LL of the third channel.
A gain correction circuit composed of 19 _LL is connected, and a gain correction circuit composed of a division circuit 317 _LR , an average value hold circuit 318 _LR, and a multiplication circuit 319 _LR is connected to the subtraction circuit 116 _LR of the fourth channel.

【００９３】いずれの利得補正回路も同一の構成且つ電
気的特性を有している。第１チャンネルの利得補正回路
を代表して述べれば、除算回路３１７_ULは減算回路１１
６_ULから出力される画素信号ＰＶ_ULを、参照電圧発生回
路３００から出力される一定値の参照電圧Ｖ_ref で割り
算し、その演算結果の信号ＨＶ_ULを平均値ホールド回路
３１８_ULに供給する。尚、平均値ホールド回路３１８_UL
は、第２の実施例で説明した平均値ホールド回路１１８
_UL（図１０を参照）と同じ機能を有し、制御信号Ｓ_AVで
設定される期間Ｔ_AV中に発生する信号ＨＶ_ULの加算平均
値を求めて、その加算平均値を示す平均値信号ＡＶ_ULを
出力する。そして、乗算回路３１９_ULは、画素信号ＰＶ
_ULと平均値信号ＡＶ_ULとの掛け算を行い、その演算結果
の信号Ｒ_ULを出力し、Ａ／Ｄ変換器１２０_ULが画素デー
タＤ_ULに変換してフレームメモリ１４に記憶させる。All gain correction circuits have the same structure and electrical characteristics. As a representative of the gain correction circuit of the first channel, the division circuit 317 _UL is the subtraction circuit 11
The pixel signal PV _UL output from 6 _UL is divided by the reference voltage V _ref of a constant value output from the reference voltage generation circuit 300, and the signal HV _{UL of the} operation result is supplied to the average value hold circuit 318 _UL . The average value hold circuit 318 _UL
Is the mean value hold circuit 118 described in the second embodiment.
An average value signal AV having the same function as _UL (see FIG. 10), which calculates the average value of the signal HV _UL generated during the period T _AV set by the control signal S _AV , and indicates the average value. Output _UL . Then, the multiplication circuit 319 _UL outputs the pixel signal PV
_UL is multiplied by the average value signal AV _UL , the signal R _{UL of the} operation result is output, and the A / D converter 120 _UL converts it into pixel data D _UL and stores it in the frame memory 14.

【００９４】したがって、平均値ホールド回路３１８_UL
は、参照領域３の画素群を読み出す期間Ｔ_AVの間に除算
回路３１７_ULの割り算結果ＨＶ_ULを加算してその平均値
を確定するので、被測定対象を露光して得られる画素電
荷を読み出す期間Ｔ_RDには、その確定した平均値信号Ａ
Ｖ_ULとその期間Ｔ_RDの画素信号ＰＶ_ULが掛け算される。Therefore, the average value hold circuit 318 _UL
Adds the division result HV _UL of the division circuit 317 _UL during the period T _AV for reading the pixel group of the reference area 3 and determines the average value, so that the pixel charge obtained by exposing the object to be measured is read. During the period T _RD , the determined average value signal A
V _UL is multiplied by the pixel signal PV _UL of the period T _RD .

【００９５】そして、他のチャンネルの利得補正回路も
同様に機能し、各チャンネルに係わる出力機構１０
６_UL，１０６_UR，１０６_LL，１０６_LR相互間の利得バラ
ツキは、夫々の平均値信号ＶＡ_UL，ＶＡ_UR，ＶＡ_LL，Ｖ
Ａ_LRとの間で相関関係を有するので、期間Ｔ_RDにおいて
読み出される画素信号ＰＶ_UL〜ＰＶ_LRから利得バラツキ
を除去した画素信号Ｒ_UL〜Ｒ_LRを得ることができる。The gain correction circuits of the other channels also function in the same manner, and the output mechanism 10 relating to each channel.
6 _UL , 106 _UR , 106 _LL , and 106 _LR have gain variations among the average value signals VA _UL , VA _UR , VA _LL , and V.
Since it has a correlation with A _LR , it is possible to obtain pixel signals R _{UL to} R _{LR in} which gain variations are removed from the pixel signals PV _{UL to} PV _LR read in the period T _RD .

【００９６】このように、この実施例によれば、所謂フ
ィードフォワード方式の補正回路により、チャンネル間
での出力機構の利得バラツキを抑制して、画素信号を高
精度で読み出すことができ、鮮明な再生画像を実現する
ことができる。As described above, according to this embodiment, the so-called feed-forward type correction circuit suppresses the gain variation of the output mechanism between the channels, and the pixel signal can be read out with high accuracy, which is clear. A reproduced image can be realized.

【００９７】（第５の実施例）次に、第５の実施例を説
明する。尚、この実施例の装置の構成は、図１及び図４
に示した第１実施例と同様であるので、図１及び図４と
共に説明する。(Fifth Embodiment) Next, a fifth embodiment will be described. The configuration of the apparatus of this embodiment is shown in FIGS.
Since it is the same as the first embodiment shown in FIG. 1, it will be described with reference to FIGS.

【００９８】本実施例と第１実施例との相違点を述べる
と、第１実施例の補正回路１３では、出力機構相互間の
利得バラツキを補正することによって、チャンネル間の
特性バラツキを均一化するものであるが、本実施例は、
出力機構相互間でのオフセットレベルのバラツキを補正
するための補正回路が備えられるものである。The difference between this embodiment and the first embodiment will be described. In the correction circuit 13 of the first embodiment, the characteristic variations among the channels are made uniform by correcting the gain variations between the output mechanisms. However, in this embodiment,
A correction circuit for correcting variations in offset level between the output mechanisms is provided.

【００９９】図４に基づいて本実施例のオフセット特性
補正回路の構成を述べる。ダブルサンプルホールド回路
に含まれる各チャンネルの減算回路１６ａ〜１６ｃに縦
続する第１の実施例の利得補正回路に代えて、このオフ
セット特性補正回路が設けられる。そして、第１実施例
に備えられている除算回路１７ａ，１７ｂは、本実施例
では、減算回路に代えられ、第１実施例に備えられてい
る乗算回路１９ａ，１９ｂは、本実施例では、加算回路
に代えられる。尚、減算回路と加算回路を符号１７ａ，
１７ｂ，１９ａ，１９ｂを用いて以下説明するものとす
る。The configuration of the offset characteristic correction circuit of this embodiment will be described with reference to FIG. This offset characteristic correction circuit is provided in place of the gain correction circuit of the first embodiment which is cascaded to the subtraction circuits 16a to 16c of each channel included in the double sample hold circuit. The division circuits 17a and 17b provided in the first embodiment are replaced by subtraction circuits in the present embodiment, and the multiplication circuits 19a and 19b provided in the first embodiment are It is replaced by an adder circuit. Incidentally, the subtraction circuit and the addition circuit are denoted by reference numeral 17a
17b, 19a and 19b will be described below.

【０１００】減算回路１７ａは、第３チャンネルの画素
信号ＰＶｃから第１チャンネルの画素信号ＰＶａを引き
算し、その演算結果の信号ＨＶａ（＝ＰＶｃ−ＰＶａ）
を平均値ホールド回路１８ａへ供給する。平均値ホール
ド回路１８ａは、参照領域３の画素群の全ての画素電荷
が読み出される期間Ｔ_AV中に発生する信号ＨＶａを加算
平均値し平均値信号ＡＶａとして出力する。この期間Ｔ
_AVの経過後、感光部１の画素電荷を読み出す期間Ｔ_RD中
は、加算回路１９ａがこの平均値信号ＡＶａと画素信号
ＰＶａを加算することによって、画素信号ＰＶａ中のオ
フセット成分を除去する。そして、この加算の結果得ら
れる画素信号Ｒａは、Ａ／Ｄ変換器２０ａでデジタルの
画素データＤａに変換されて、フレームメモリ１４に記
憶される。The subtraction circuit 17a subtracts the pixel signal PVa of the first channel from the pixel signal PVc of the third channel, and the resulting signal HVa (= PVc-PVa).
Is supplied to the average value hold circuit 18a. The average value hold circuit 18a arithmetically averages the signal HVa generated during the period T _AV in which all the pixel charges of the pixel group in the reference area 3 are read out, and outputs the averaged value signal AVa. This period T
After the lapse of _AV , during the period T _RD for reading the pixel charge of the photosensitive portion 1, the adder circuit 19a adds the average value signal AVa and the pixel signal PVa to remove the offset component in the pixel signal PVa. The pixel signal Ra obtained as a result of this addition is converted into digital pixel data Da by the A / D converter 20a and stored in the frame memory 14.

【０１０１】一方、減算回路１７ｂは、第３チャンネル
の画素信号ＰＶｃから第２チャンネルの画素信号ＰＶｂ
を引き算し、その演算結果の信号ＨＶｂ（＝ＰＶｃ−Ｐ
Ｖｂ）を平均値ホールド回路１８ｂへ供給する。平均値
ホールド回路１８ｂは、参照領域３の画素群の全ての画
素電荷が読み出される期間Ｔ_AV中に発生する信号ＨＶｂ
を加算平均値し平均値信号ＡＶｂとして出力する。この
期間Ｔ_AVの経過後、感光部１の画素電荷を読み出す期間
Ｔ_RD中は、加算回路１９ｂがこの平均値信号ＡＶｂと画
素信号ＰＶｂを加算することによって、画素信号ＰＶｂ
中のオフセット成分を除去する。そして、この加算の結
果得られる画素信号Ｒｂは、Ａ／Ｄ変換器２０ｂでデジ
タルの画素データＤｂに変換されて、フレームメモリ１
４に記憶される。On the other hand, the subtraction circuit 17b converts the pixel signal PVc of the third channel to the pixel signal PVb of the second channel.
And the signal HVb (= PVc-P
Vb) is supplied to the average value hold circuit 18b. The average value hold circuit 18b outputs the signal HVb generated during the period T _AV during which all pixel charges of the pixel group in the reference area 3 are read out.
Is output as an average value signal AVb. After the lapse of this period T _AV , during the period T _RD for reading out the pixel charge of the photosensitive portion 1, the adding circuit 19b adds the average value signal AVb and the pixel signal PVb, and thereby the pixel signal PVb
Remove the offset component inside. The pixel signal Rb obtained as a result of this addition is converted into digital pixel data Db by the A / D converter 20b, and the frame memory 1
4 is stored.

【０１０２】また、かかる第１，第２チャンネルの画素
信号ＰＶａ，ＰＶｂを補正するための基準となる画素信
号ＰＶｃは、Ａ／Ｄ変換器２０ｃで直接に画素データＤ
ｃに変換されてフレームメモリ１４に記憶される。The pixel signal PVc serving as a reference for correcting the pixel signals PVa and PVb of the first and second channels is directly supplied to the pixel data D by the A / D converter 20c.
It is converted into c and stored in the frame memory 14.

【０１０３】尚、上記期間Ｔ_AV中に減算回路１６ａ，１
６ｂ，１６ｃから順次に出力される画素信号をＰＶａ
(k) ，ＰＶｂ(k) ，ＰＶｃ(k) とすれば、図１に示す３
チャンネルを有するＣＣＤ固体撮像装置にあっては、１
Ｈ期間当たりに各チャンネルが出力する画素電荷数Ｋ
は、Ｋ＝ｍ／３であるので、１≦ｋ≦ｍ／３となり、そ
して、平均値信号ＡＶａとＡＶｂは、During the period T _AV , the subtraction circuits 16a, 1
Pixel signals sequentially output from 6b and 16c are set to PVa.
If (k), PVb (k) and PVc (k)
For a CCD solid-state imaging device having channels, 1
Number of pixel charges K output by each channel per H period
Is K = m / 3, so 1 ≦ k ≦ m / 3, and the average value signals AVa and AVb are

【０１０４】[0104]

【数７】 (Equation 7)

【０１０５】となる。更に、参照領域３にＮ行分の画素
群が含まれる場合には、It becomes: Furthermore, when the reference area 3 includes a pixel group for N rows,

【０１０６】[0106]

【数８】 (Equation 8)

【０１０７】となる。そして、平均値信号ＡＶａとＡＶ
ｂが確定した後の期間Ｔ_RD中に出力される信号Ｒａ(k)
とＲｂ(k) は、It becomes: Then, the average value signals AVa and AV
Signal Ra (k) output during the period T _RD after b is determined
And Rb (k) is

【０１０８】[0108]

【数９】 [Equation 9]

【０１０９】となり、これらの式(16)〜(21)から明らか
なように、チャンネル間でのオフセット特性のバラツキ
が補正される。Therefore, as is clear from these equations (16) to (21), variations in offset characteristics between channels are corrected.

【０１１０】（第６の実施例）次に、第６の実施例を説
明する。尚、この実施例の装置の構成は、図９及び図１
０に示した第２実施例と同様であるので、図９及び図１
０と共に説明する。(Sixth Embodiment) Next, a sixth embodiment will be described. The configuration of the apparatus of this embodiment is shown in FIG. 9 and FIG.
9 is similar to that of the second embodiment shown in FIG.
It will be described together with 0.

【０１１１】本実施例と第２実施例との相違点を述べる
と、第２実施例の補正回路１３では、出力機構相互間の
利得バラツキを補正することによって、チャンネル間の
特性バラツキを均一化するものであるが、本実施例は、
出力機構相互間でのオフセットレベルのバラツキを補正
するための補正回路が備えられるものである。The difference between this embodiment and the second embodiment will be described. In the correction circuit 13 of the second embodiment, the characteristic variations among the channels are made uniform by correcting the gain variations between the output mechanisms. However, in this embodiment,
A correction circuit for correcting variations in offset level between the output mechanisms is provided.

【０１１２】図１０に基づいて本実施例のオフセット特
性補正回路の構成を述べる。ダブルサンプルホールド回
路に含まれる各チャンネルの減算回路１１６_UL〜１１６
_LRに縦続する第１の実施例の利得補正回路に代えて、こ
のオフセット特性補正回路が設けられる。そして、第２
実施例に備えられている除算回路１１７_UL，１１７_UR，
１１７_LLは、本実施例では、減算回路に代えられ、第２
実施例に備えられている乗算回路１１９_UL，１１９_UR，
１１９_LLは、本実施例では、加算回路に代えられる。
尚、減算回路と加算回路を符号１１７_UL，１１７_UR，１
１７_LL，１１９_UL，１１９_UR，１１９_LLを用いて以下説
明するものとする。The configuration of the offset characteristic correction circuit of this embodiment will be described with reference to FIG. Subtractor circuit 116 _{UL to} 116 for each channel included in the double sample hold circuit
This offset characteristic correction circuit is provided in place of the gain correction circuit of the first embodiment which is cascaded to the _LR . And the second
The division circuits 117 _UL , 117 _UR provided in the embodiment
In the present embodiment, 117 _LL is replaced with a subtraction circuit, and the second
The multiplication circuits 119 _UL and 119 _UR provided in the embodiment
The 119 _LL is replaced with an adder circuit in this embodiment.
In addition, the subtraction circuit and the addition circuit are _denoted by reference numerals 117 _UL , 117 _UR , 1
17 _LL , 119 _UL , 119 _UR and 119 _LL will be described below.

【０１１３】第１チャンネルにおけるオフセット補正回
路を代表して述べると、減算回路１１７_ULは、第４チャ
ンネルの画素信号ＰＶ_LRから第１チャンネルの画素信号
ＰＶ_ULを引き算し、その演算結果の信号ＨＶ_ULを平均値
ホールド回路１１８_ULへ供給する。平均値ホールド回路
１１８_ULは、参照領域３の画素群の全ての画素電荷が読
み出される期間Ｔ_AV中に発生する信号ＨＶ_ULを加算平均
値し、平均値信号ＡＶ_ULとして出力する。この期間Ｔ_AV
の経過後、感光部１０１の画素電荷を読み出す期間Ｔ_RD
中は、加算回路１１９_ULがこの平均値信号ＡＶ_ULと画素
信号ＰＶ_ULを加算することによって、画素信号ＰＶ_UL中
のオフセット成分を除去する。そして、この加算の結果
得られる画素信号Ｒ_ULは、Ａ／Ｄ変換器１２０_ULでデジ
タルの画素データＤ_ULに変換されて、フレームメモリ１
４に記憶される。To describe the offset correction circuit in the first channel as a representative, the subtraction circuit 117 _UL subtracts the pixel signal PV _UL in the first channel from the pixel signal PV _{LR in} the fourth channel, and the signal HV of the operation result is obtained. _{The UL} is supplied to the average value hold circuit 118 _UL . The average value hold circuit 118 _UL adds and averages the signal HV _UL generated during the period T _AV during which all the pixel charges of the pixel group in the reference area 3 are read, and outputs the average value signal AV _UL . This period T _AV
After the lapse of time, the period T _RD for reading out the pixel charge of the photosensitive portion 101
In addition, the adder circuit 119 _UL removes the offset component in the pixel signal PV _UL by adding the average value signal AV _UL and the pixel signal PV _UL . The pixel signal R _UL obtained as a result of this addition is converted into digital pixel data D _UL by the A / D converter 120 _UL , and the frame memory 1
4 is stored.

【０１１４】残余にチャンネルについても同等のオフセ
ット補正回路が設けられており、第４チャンネルの画素
信号ＰＶ_LRを基準にして、各チャンネル間のオフセット
特性のバラツキを補正することができる。The same offset correction circuit is provided for the remaining channels, and it is possible to correct the variations in the offset characteristics between the channels with reference to the pixel signal PV _LR of the fourth channel.

【０１１５】（第７の実施例）次に、第７の実施例を説
明する。尚、この実施例の装置の構成は、図１２に示し
た第３の実施例と同様であるので、図１２と共に説明す
る。(Seventh Embodiment) Next, a seventh embodiment will be described. Since the structure of the apparatus of this embodiment is the same as that of the third embodiment shown in FIG. 12, it will be described with reference to FIG.

【０１１６】本実施例と第３実施例との相違点を述べる
と、第３実施例の補正回路１２では、参照電圧発生回路
２００から出力される一定の参照電圧Ｖｒｅｆを基準と
して、第１〜第３チャンネルの全ての出力機構間の利得
バラツキを補正することによって、チャンネル間の特性
バラツキを均一化するものであるが、本実施例は、出力
機構相互間でのオフセットレベルのバラツキを補正する
ための補正回路が備えられているものである。The difference between this embodiment and the third embodiment will be described. In the correction circuit 12 of the third embodiment, the first to the first embodiments are based on the constant reference voltage Vref output from the reference voltage generation circuit 200. The characteristic variation among the channels is made uniform by compensating the gain variation among all the output mechanisms of the third channel. In the present embodiment, the variation in the offset level between the output mechanisms is compensated. Is provided with a correction circuit.

【０１１７】第１２図に基づいて本実施例のオフセット
特性補正回路の構成を述べる。ダブルサンプルホールド
回路に含まれる各チャンネルの減算回路１６ａ〜１６ｃ
に縦続する第３実施例の利得補正回路に代えて、このオ
フセット補正回路が設けられる。そして、第３実施例に
備えられている除算回路２１７ａ，２１７ｂ，２１７ｃ
は、本実施例では、減算回路に代えられ、第３の実施例
に備えられている乗算回路２１９ａ，２１９ｂ，２１９
ｃは、本実施例では、加算回路に代えられる。なお、減
算回路と加算回路を符号２１７ａ，２１７ｂ，２１７
ｃ，２１９ａ，２１９ｂ，２１９ｃを用いて以下説明す
るものとする。The configuration of the offset characteristic correction circuit of this embodiment will be described with reference to FIG. Subtractor circuits 16a to 16c for each channel included in the double sample hold circuit
This offset correction circuit is provided in place of the gain correction circuit of the third embodiment which is cascaded with the above. Then, the dividing circuits 217a, 217b, 217c provided in the third embodiment.
Is replaced with a subtraction circuit in this embodiment, and is provided in the multiplication circuits 219a, 219b, 219 provided in the third embodiment.
c is replaced by an adder circuit in this embodiment. The subtraction circuit and the addition circuit are denoted by reference numerals 217a, 217b, 217.
c, 219a, 219b, 219c will be described below.

【０１１８】いずれのオフセット補正回路も同一の構成
且つ電気的時特性を有している。第１チャンネルのオフ
セット補正回路を代表して述べる。減算回路２１７ａ
は、参照電圧発生回路２００から出力される参照電圧Ｖ
ｒｅｆから、第１チャンネルの画素信号ＰＶａを引き算
し、その演算結果の信号ＨＶａ＝（Ｖｒｅｆ・ＰＶａ）
を平均値ホールド回路２１８ａへ供給する。平均値ホー
ルド回路２１８ａは、参照領域３の画素群の全ての画素
電荷が読みだされる期間ＴＡＶ中に発生する信号ＨＶａ
を加算平均し、平均値信号ＡＶａとして出力する。この
期間ＴＡＶの経過後、感光部１の画素電荷を読みだす期
間ＴＲＤ中は、加算回路２１９ａがこの平均値信号ＡＶ
ａと画素信号ＰＶａを加算することによって、画素信号
ＰＶａ中のオフセット成分を除去する。そして、この加
算の結果得られる画素信号Ｒａは、Ａ／Ｄ変換器２０ａ
でデジタルの画素データＤａに変換されて、フレームメ
モリ１４に記憶される。All offset correction circuits have the same structure and electrical time characteristics. The offset correction circuit of the first channel will be described as a representative. Subtraction circuit 217a
Is the reference voltage V output from the reference voltage generation circuit 200.
The pixel signal PVa of the first channel is subtracted from ref, and the resulting signal HVa = (Vref · PVa)
Is supplied to the average value hold circuit 218a. The average value hold circuit 218a uses the signal HVa generated during the period TAV during which all the pixel charges of the pixel group in the reference area 3 are read out.
Are averaged and output as an average value signal AVa. After the lapse of this period TAV, during the period TRD for reading the pixel charge of the photosensitive portion 1, the adder circuit 219a outputs the average value signal AV.
The offset component in the pixel signal PVa is removed by adding a and the pixel signal PVa. The pixel signal Ra obtained as a result of this addition is the A / D converter 20a.
Are converted into digital pixel data Da and stored in the frame memory 14.

【０１１９】尚、上記期間ＴＡＶ中に減算回路２１６
ａ，２１６ｂ，２１６ｃから順次に出力される画素信号
をＰＶａ（ｋ），ＰＶｂ（ｋ），ＰＶｃ（ｋ）とすれ
ば、図１２に示す３チャンネルを有するＣＣＤ固体撮像
装置にあっては、１Ｈ期間当たりに各チャンネルが出力
する画素電荷数Ｋは、Ｋ＝ｍ／３であるので、１≦ｋ≦
ｍ／３となり、そして、平均値信号ＡＶａとＡＶｂとＡ
Ｖｃは、The subtraction circuit 216 is added during the period TAV.
If the pixel signals sequentially output from a, 216b, and 216c are PVa (k), PVb (k), and PVc (k), the CCD solid-state imaging device having three channels shown in FIG. Since the number of pixel charges K output from each channel per period is K = m / 3, 1 ≦ k ≦
m / 3, and the average value signals AVa, AVb, and A
Vc is

【０１２０】[0120]

【数１０】 [Equation 10]

【０１２１】となる。さらに、参照領域３にＮ行分の画
素群が含まれる場合には、It becomes: Furthermore, when the reference region 3 includes a pixel group for N rows,

【０１２２】[0122]

【図１１】 FIG. 11

【０１２３】となる。そして、平均値信号ＡＶａとＡＶ
ｂとＡＶｃが確定した後の期間ＴＲＤ中に出力される信
号Ｒａ（ｋ），Ｒｂ（ｋ），Ｒｃ（ｋ）は、It becomes Then, the average value signals AVa and AV
The signals Ra (k), Rb (k), Rc (k) output during the period TRD after b and AVc are determined are

【０１２４】[0124]

【図１２】 [Fig. 12]

【０１２５】となり、これらの式（２２）〜（３０）か
ら明らかなように、チャンネル間でのオフセット特性の
バラツキが補正される。As is clear from these equations (22) to (30), variations in offset characteristics between channels are corrected.

【０１２６】（第８の実施例）次に、第８の実施例を説
明する。尚、この実施例の構成は図１３に示した第４の
実施例と同様であるので、図１３と共に説明する。(Eighth Embodiment) Next, an eighth embodiment will be described. Since the structure of this embodiment is the same as that of the fourth embodiment shown in FIG. 13, it will be described with reference to FIG.

【０１２７】本実施例と第４の実施例との相違点を述べ
ると、第４の実施例の補正回路では、出力機構相互間の
利得バラツキを補正することによって、チャンネル間の
特性バラツキを均一化するものであるが、本実施例は、
出力機構相互間での基準電圧Ｖｒｅｆにたいする、オフ
セットレベルのバラツキを補正するための補正回路が備
えられているものである。The difference between this embodiment and the fourth embodiment will be described. In the correction circuit of the fourth embodiment, the characteristic variations among the channels are made uniform by correcting the gain variations between the output mechanisms. However, in this embodiment,
A correction circuit for correcting variations in offset level with respect to the reference voltage Vref between the output mechanisms is provided.

【０１２８】図１３に基づいて本実施例のオフセット補
正回路の構成を述べる。The configuration of the offset correction circuit of this embodiment will be described with reference to FIG.

【０１２９】ダブルサンプルホールド回路に含まれる各
チャンネルの減算回路１１６ＵＬに縦続する第４の実施
例の利得補正回路に代えて、このオフセット補正回路が
設けられている。そして第４実施例に備えられている除
算回路１１７ＵＬは、本実施例では、減算回路に代えら
れ、第４実施例に備えられている乗算回路１１９ＵＬ
は、本実施例では、加算回路に代えられている。尚、減
算回路と加算回路を符号１１７ＵＬ，１１７ＵＲ，１１
７ＬＬ，１１７ＬＲ，１１９ＵＬ，１１９ＵＲ，１１９
ＬＬ，１１９ＬＲを用いて以下説明するものとする。This offset correction circuit is provided in place of the gain correction circuit of the fourth embodiment cascaded to the subtraction circuit 116UL of each channel included in the double sample hold circuit. The division circuit 117UL provided in the fourth embodiment is replaced with a subtraction circuit in the present embodiment, and a multiplication circuit 119UL provided in the fourth embodiment.
Is replaced with an adder circuit in this embodiment. The subtraction circuit and the addition circuit are denoted by reference numerals 117UL, 117UR, 11
7LL, 117LR, 119UL, 119UR, 119
The following will be described using LL and 119LR.

【０１３０】第１チャンネルにおけるオフセット補正回
路を代表して述べると、減算回路１１７ＵＬは、基準電
圧発生回路から出力される電圧Ｖｒｅｆから第１チャン
ネルの画素信号ＰＶＵＬを引き算し、その演算結果の信
号ＨＶＵＬを平均値ホールド回路１１８ＵＬへ供給す
る。平均値ホールド回路１１８ＵＬは、参照領域３の画
素群全ての画素電荷が読みだされる期間ＴＡＶ中に発生
する信号ＨＶＵＬを加算平均し、平均値信号ＡＶＵＬと
して出力する。この期間ＴＡＶの経過後、感光部１０１
の画素電荷を読みだす期間ＴＲＤ中は、加算回路１１９
ＵＬがこの平均値信号ＡＶＵＬと画素信号ＰＶＵＬを加
算することによって、画素信号ＰＶＵＬ中のオフセット
成分を除去する。そして、この加算の結果得られる画素
信号ＲＵＬはＡ／Ｄ変換器１２０ＵＬでデジタルの画素
データＤＵＬに変換されてフレームメモリ１４に記憶さ
れる。As a representative example of the offset correction circuit in the first channel, the subtraction circuit 117UL subtracts the pixel signal PVUL of the first channel from the voltage Vref output from the reference voltage generation circuit, and the operation result signal HVUL. Is supplied to the average value hold circuit 118UL. The average value hold circuit 118UL arithmetically averages the signal HVUL generated during the period TAV during which the pixel charges of all the pixel groups in the reference area 3 are read out, and outputs the average value signal AVUL. After the period TAV elapses, the photosensitive unit 101
During the period TRD for reading the pixel charge of
The UL adds the average value signal AVUL and the pixel signal PVUL to remove the offset component in the pixel signal PVUL. The pixel signal RUL obtained as a result of this addition is converted into digital pixel data DUL by the A / D converter 120UL and stored in the frame memory 14.

【０１３１】残余のチャンネルについても同等のオフセ
ット補正回路が設けられており、基準電圧Ｖｒｅｆを基
準にして各チャンネル間のオフセット特性のバラツキを
補正することができる。The same offset correction circuit is provided for the remaining channels, and it is possible to correct variations in the offset characteristics between the channels with reference to the reference voltage Vref.

【０１３２】[0132]

【発明の効果】以上に説明したように、利得補正回路を
備えた本発明によれば、複数の水平シフトレジスタとそ
れに設けられる複数の出力機構を備えることによって、
感光部の画素電荷を複数チャンネルで並列読み出しする
ＣＣＤ固体撮像装置において、感光部の特定位置に参照
領域を設け、その参照領域に在る画素群に発生した画素
電荷を各チャンネル毎に読出して、特定チャンネルから
読み出された画素信号に基づいて残余のチャネルの画素
信号との比を除算演算によって求め、その参照領域内の
全ての画素電荷が読み出されるまでの除算演算結果の加
算平均値に基づいて、各チャネルの画素信号の振幅を自
動補正するので、各チャンネル相互間での利得特性のバ
ラツキを補正することができる。また、この利得補正回
路はフィードフォワード補正回路であるので、従来のフ
ィードバック補正回路で問題となっていた帰還時定数の
設定の困難性が解消される。As described above, according to the present invention having the gain correction circuit, by providing a plurality of horizontal shift registers and a plurality of output mechanisms provided therein,
In a CCD solid-state imaging device for reading out pixel charges of a photosensitive section in parallel in a plurality of channels, a reference area is provided at a specific position of the photosensitive section, and pixel charges generated in a pixel group in the reference area are read out for each channel, Based on the pixel signal read from the specific channel, the ratio with the pixel signal of the remaining channel is obtained by division operation, and based on the arithmetic mean value of the division operation results until all the pixel charges in the reference area are read Since the amplitude of the pixel signal of each channel is automatically corrected, it is possible to correct the variation in the gain characteristic between the channels. Further, since this gain correction circuit is a feedforward correction circuit, the difficulty of setting the feedback time constant, which has been a problem in the conventional feedback correction circuit, is eliminated.

【０１３３】オフセット補正回路を備えた本発明によれ
ば、複数の水平シフトレジスタとそれに設けられる複数
の出力機構を備えることによって、感光部の画素電荷を
複数チャンネルで並列読み出しするＣＣＤ固体撮像装置
において、感光部の特定位置に参照領域を設け、その参
照領域に在る画素群に発生した画素電荷を各チャンネル
毎に読出して、特定チャンネルから読み出された画素信
号に基づいて残余のチャネルの画素信号との差分を減算
によって求め、その参照領域内の全ての画素電荷が読み
出されるまでの減算結果の加算平均値に基づいて、各チ
ャネルの画素信号のオフセット成分を自動的に除去する
ので、各チャンネル相互間でのオフセット特性のバラツ
キを補正することができる。また、このオフセット補正
回路もフィードフォワード補正回路であるので、従来の
フィードバック補正回路で問題となっていた帰還時定数
の設定の困難性が解消される。According to the present invention having the offset correction circuit, the CCD solid-state image pickup device for reading out the pixel charges of the photosensitive section in a plurality of channels in parallel by providing a plurality of horizontal shift registers and a plurality of output mechanisms provided therein. , A reference area is provided at a specific position of the photosensitive portion, pixel charges generated in a pixel group in the reference area are read out for each channel, and pixels of the remaining channels are read based on the pixel signal read out from the specific channel. The difference with the signal is obtained by subtraction, and the offset component of the pixel signal of each channel is automatically removed based on the addition average value of the subtraction results until all pixel charges in the reference area are read out. It is possible to correct variations in offset characteristics between channels. Further, since this offset correction circuit is also a feedforward correction circuit, the difficulty of setting the feedback time constant, which has been a problem in the conventional feedback correction circuit, is eliminated.

【図面の簡単な説明】[Brief description of drawings]

【図１】第１の実施例または第５の実施例の装置構成を
示すブロック図である。FIG. 1 is a block diagram showing a device configuration of a first embodiment or a fifth embodiment.

【図２】出力機構の構造を示す説明図である。FIG. 2 is an explanatory diagram showing a structure of an output mechanism.

【図３】出力機構の動作を説明するためのタイミングチ
ャートである。FIG. 3 is a timing chart for explaining the operation of the output mechanism.

【図４】図１に含まれる補正回路の構成を示すブロック
図である。FIG. 4 is a block diagram showing a configuration of a correction circuit included in FIG.

【図５】補正回路中の平均値ホールド回路の一例を示す
回路図である。FIG. 5 is a circuit diagram showing an example of an average value hold circuit in the correction circuit.

【図６】第１の実施例における画素電荷の読出し動作を
説明するための説明図である。FIG. 6 is an explanatory diagram for explaining a pixel charge reading operation in the first embodiment.

【図７】第１の実施例における補正回路の動作を説明す
るための波形図である。FIG. 7 is a waveform diagram for explaining the operation of the correction circuit in the first embodiment.

【図８】第１の実施例における補正回路を備えない場合
の問題点を説明するための波形図である。FIG. 8 is a waveform diagram for explaining a problem when the correction circuit according to the first embodiment is not provided.

【図９】第２の実施例または第６の実施例の装置構成を
示すブロック図である。FIG. 9 is a block diagram showing a device configuration of a second embodiment or a sixth embodiment.

【図１０】図９に含まれる補正回路の構成を示すブロッ
ク図である。10 is a block diagram showing a configuration of a correction circuit included in FIG.

【図１１】第２の実施例における画素電荷の読出し動作
を説明するための説明図である。FIG. 11 is an explanatory diagram for explaining a pixel charge reading operation in the second embodiment.

【図１２】第３の実施例の装置構成を示すブロック図で
ある。FIG. 12 is a block diagram showing a device configuration of a third embodiment.

【図１３】第４の実施例の装置構成を示すブロック図で
ある。FIG. 13 is a block diagram showing a device configuration of a fourth embodiment.

【符号の説明】[Explanation of symbols]

１，１０１…感光部、３，１０３_UL，１０３_UR，１０３
_LL，１０３_LR…残照領域、５ａ，５ｂ，５ｃ，１０
５_UL，１０５_UR，１０５_LL，１０５_LR…水平シフトレジ
スタ、６ａ，６ｂ，６ｃ，１０６_UL，１０６_UR，１０６
_LL，１０６_LR…出力機構、１３…補正回路、１７ａ，１
７ｂ，１１７_UL，１１７_UR，１１７_LL，１１７_LR…除算
回路（又は減算回路）、１８ａ，１８ｂ，１１８_UL，１
１８_UR，１１８_LL…平均値ホールド回路、１９ａ，１９
ｂ，１１９_UL，１１９_UR，１１９_LL…乗算回路（又は加
算回路）、２１７_UL，２１７_UR，２１７_LL，２１７_LR…
除算回路、２１８_UL，２１８_UR，２１８_LL，２１８_LR…
平均値ホールド回路、２１９_UL，２１９_UR，２１９_LL，
２１９_LR…乗算回路、２００…参照電圧発生回路、３１
７_UL，３１７_UR，３１７_LL，３１７_LR…除算回路、３１
８_UL，３１８_UR，３１８_LL，３１８_LR…平均値ホールド
回路、３１９_UL，３１９_UR，３１９_LL，３１９_LR…乗算
回路、３００…参照電圧発生回路。1, 101 ... Photosensitive part, 3, 103 _UL , 103 _UR , 103
_LL , 103 _LR ... Afterglow area, 5a, 5b, 5c, 10
5 _UL , 105 _UR , 105 _LL , 105 _LR ... Horizontal shift register, 6a, 6b, 6c, 106 _UL , 106 _UR , 106
_LL , 106 _LR ... Output mechanism, 13 ... Correction circuit, 17a, 1
7b, 117 _UL , 117 _UR , 117 _LL , 117 _LR ... Division circuit (or subtraction circuit), 18a, 18b, 118 _UL , 1
18 _UR , 118 _LL ... Average value hold circuit, 19a, 19
b, 119 _UL , 119 _UR , 119 _LL ... Multiplication circuit (or addition circuit), 217 _UL , 217 _UR , 217 _LL , 217 _LR ...
Division circuit, 218 _UL , 218 _UR , 218 _LL , 218 _LR ...
Average value hold circuit, 219 _UL , 219 _UR , 219 _LL ,
219 _LR ... Multiplier circuit, 200 ... Reference voltage generating circuit, 31
7 _UL , 317 _UR , 317 _LL , 317 _LR ... Division circuit, 31
8 _UL , 318 _UR , 318 _LL , 318 _LR ... Average value hold circuit, 319 _UL , 319 _UR , 319 _LL , 319 _LR ... Multiplier circuit, 300 ... Reference voltage generating circuit.

Claims (4)

【特許請求の範囲】[Claims] 【請求項１】 感光部に発生する画素電荷を、複数チャ
ンネルに設けられた複数の水平シフトレジスタと出力機
構を介して並列に読み出す多チャンネル型のＣＣＤ固体
撮像装置において、 前記感光部内に在る１又は２以上の水平ライン分の画素
群を遮光し、又は外光の影響を受けることのない構造に
より、前記画素群に一定の画素電荷のみを発生させる参
照領域と、 前記複数チャンネルの水平シフトレジスタと出力機構を
介して前記参照領域に発生した画素電荷を並列に読み出
すことによって得られる各チャンネルの画素信号につい
て、前記特定のチャンネルの画素信号を基準にして他の
チャンネルの画素信号を除算する除算回路と、 前記除算回路から出力される各チャンネル毎の除算結果
の信号を加算平均することによって、各チャンネル相互
間の利得バラツキと相関関係を有する平均値信号を出力
する平均値ホールド回路と、 前記平均値ホールド回路から出力される各チャンネルの
平均値信号と、前記参照領域を除く前記感光部から読み
出される各チャンネルの画素信号とを乗算し、その乗算
結果の信号を補正後の画素信号として出力する乗算回路
と、を具備することを特徴とするＣＣＤ固体撮像装置。1. A multi-channel CCD solid-state imaging device for reading out pixel charges generated in a photosensitive section in parallel via a plurality of horizontal shift registers provided in a plurality of channels and an output mechanism, wherein the CCD exists in the photosensitive section. A reference region for generating only a certain pixel charge in the pixel group by a structure that shields the pixel group of one or more horizontal lines or is not affected by external light, and the horizontal shift of the plurality of channels. With respect to the pixel signal of each channel obtained by reading the pixel charges generated in the reference region in parallel via a register and an output mechanism, the pixel signal of another channel is divided based on the pixel signal of the specific channel. By dividing and averaging the signals of the division result for each channel output from the division circuit, An average value hold circuit that outputs an average value signal having a correlation with mutual gain variation, an average value signal of each channel output from the average value hold circuit, and the average value signal read from the photosensitive section except the reference area. A CCD solid-state imaging device, comprising: a multiplication circuit that multiplies the pixel signal of each channel and outputs the signal of the multiplication result as a corrected pixel signal. 【請求項２】 感光部に発生する画素電荷を、複数チャ
ンネルに設けられた複数の水平シフトレジスタと出力機
構を介して並列に読み出す多チャンネル型のＣＣＤ固体
撮像装置において、 前記感光部内に在る１又は２以上の水平ライン分の画素
群を遮光し、又は外光の影響を受けることのない構造に
より、前記画素群に一定の画素電荷のみを発生させる参
照領域と、 前記複数チャンネルの水平シフトレジスタと出力機構を
介して前記参照領域に発生した画素電荷を並列に読み出
すことによって得られる各チャンネルの画素信号を、所
定の参照電圧を基準にして除算する除算回路と、 前記除算回路から出力される各チャンネル毎の除算結果
の信号を加算平均することによって、各チャンネル相互
間の利得バラツキと相関関係を有する平均値信号を出力
する平均値ホールド回路と、 前記平均値ホールド回路から出力される各チャンネルの
平均値信号と、前記参照領域を除く前記感光部から読み
出される各チャンネルの画素信号とを乗算し、その乗算
結果の信号を補正後の画素信号として出力する乗算回路
と、を具備することを特徴とするＣＣＤ固体撮像装置。2. A multi-channel CCD solid-state imaging device for reading out pixel charges generated in a photosensitive portion in parallel via a plurality of horizontal shift registers provided in a plurality of channels and an output mechanism, wherein the CCD solid-state imaging device is present in the photosensitive portion. A reference region for generating only a certain pixel charge in the pixel group by a structure that shields the pixel group of one or more horizontal lines or is not affected by external light, and the horizontal shift of the plurality of channels. A division circuit that divides the pixel signal of each channel obtained by reading the pixel charges generated in the reference region in parallel via a register and an output mechanism based on a predetermined reference voltage, and is output from the division circuit. The average value signal that has a correlation with the gain variation between each channel by averaging the signals of the division result for each channel An average value hold circuit for outputting the average value signal of each channel output from the average value hold circuit, and a pixel signal of each channel read from the photosensitive section except the reference area, and the multiplication result A CCD solid-state image pickup device, comprising: a multiplication circuit that outputs the signal of 1) as a corrected pixel signal. 【請求項３】 感光部に発生する画素電荷を、複数チャ
ンネルに設けられた複数の水平シフトレジスタと出力機
構を介して並列に読み出す多チャンネル型のＣＣＤ固体
撮像装置において、 前記感光部内に在る１又は２以上の水平ライン分の画素
群を遮光し、又は外光の影響を受けることのない構造に
より、前記画素群に一定の画素電荷のみを発生させる参
照領域と、 前記複数チャンネルの水平シフトレジスタと出力機構を
介して前記参照領域に発生した画素電荷を並列に読み出
すことによって得られる各チャンネルの画素信号につい
て、前記特定のチャンネルの画素信号を基準にして他の
チャンネルの画素信号を減算する減算回路と、 前記減算回路から出力される各チャンネル毎の減算結果
の信号を加算平均することによって、各チャンネル相互
間のオフセット特性バラツキと相関関係を有する平均値
信号を出力する平均値ホールド回路と、 前記平均値ホールド回路から出力される各チャンネルの
平均値信号と、前記参照領域を除く前記感光部から読み
出される各チャンネルの画素信号とを加算して、その加
算結果を補正後の画素信号として出力する加算回路と、
を具備することを特徴とするＣＣＤ固体撮像装置。3. A multi-channel CCD solid-state imaging device for reading out pixel charges generated in a photosensitive portion in parallel via a plurality of horizontal shift registers provided in a plurality of channels and an output mechanism, wherein the CCD solid-state imaging device is present in the photosensitive portion. A reference region for generating only a certain pixel charge in the pixel group by a structure that shields the pixel group of one or more horizontal lines or is not affected by external light, and the horizontal shift of the plurality of channels. With respect to the pixel signal of each channel obtained by reading the pixel charges generated in the reference region in parallel via the register and the output mechanism, the pixel signal of the other channel is subtracted with reference to the pixel signal of the specific channel. The subtraction circuit and the signals of the subtraction result for each channel output from the subtraction circuit are added and averaged to obtain each channel. An average value hold circuit that outputs an average value signal having a correlation with offset characteristic variation between each other, an average value signal of each channel output from the average value hold circuit, and an average value signal read from the photosensitive unit excluding the reference region. And an addition circuit that adds the pixel signals of the respective channels to output the addition result as a corrected pixel signal,
A CCD solid-state image pickup device comprising: 【請求項４】 感光部に発生する画素電荷を、複数チャ
ンネルに設けられた複数の水平シフトレジスタと出力機
構を介して並列に読みだす多チャンネル型のＣＣＤ固体
撮像装置において、 前記感光部内に在る１又は２以上の水平ライン分の画素
群を遮光し、又は外光の影響を受けることのない構造に
なり、前記画素群に一定の画素電荷のみを発生させる参
照領域と、 前記複数チャンネルの水平シフトレジスタと出力機構を
介して前記参照領域の発生した画素電荷を並列に読みだ
すことによって得られる各チャンネルの画素信号を所定
の参照電圧を基準にして減算する減算回路と、 前記減算回路から出力される各チャンネル毎の減算結果
の信号を加算平均することによって、各チャンネル相互
間のオフセット特性のバラツキと相関関係を有する平均
値信号を出力する平均値ホールド回路と、 前記平均値ホールド回路から出力される各チャンネルの
平均値信号と、前記参照領域を除く前記感光部から読み
だされる各チャンネルの画素信号とを加算して、その加
算信号を補正後の画素信号として出力する加算回路と、 を具備することを特徴とするＣＣＤ固体撮像装置。4. A multi-channel CCD solid-state imaging device for reading in parallel pixel charges generated in a photosensitive portion via a plurality of horizontal shift registers provided in a plurality of channels and an output mechanism, wherein the CCD solid-state imaging device is provided in the photosensitive portion. A reference region that shields a pixel group for one or more horizontal lines, or is not affected by external light, and that generates only a constant pixel charge in the pixel group; A subtraction circuit for subtracting a pixel signal of each channel obtained by reading the pixel charges generated in the reference region in parallel via a horizontal shift register and an output mechanism based on a predetermined reference voltage; By adding and averaging the output subtraction result signals for each channel, there is a correlation with the variation in offset characteristics between each channel. An average value hold circuit that outputs an average value signal, an average value signal of each channel output from the average value hold circuit, and a pixel signal of each channel read from the photosensitive unit except the reference area are added. Then, a CCD solid-state imaging device comprising: an addition circuit that outputs the addition signal as a corrected pixel signal.