JPH04123679A - Image signal processor - Google Patents
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- JPH04123679A JPH04123679A JP2245862A JP24586290A JPH04123679A JP H04123679 A JPH04123679 A JP H04123679A JP 2245862 A JP2245862 A JP 2245862A JP 24586290 A JP24586290 A JP 24586290A JP H04123679 A JPH04123679 A JP H04123679A
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Abstract
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、画像信号の垂直方向信号処理を行なう画像信
号処理装置に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to an image signal processing device that performs vertical signal processing of an image signal.
［従来の技術］
従来、垂直方向の画像信号処理では、水平ラインの信号
を複数のＩＨ遅延線に入力し、後続の水平ラインの信号
、及びこれらのＩＨ遅延線により所定時間遅延された１
以上の水平ラインの信号を使って、所望の処理、例えば
垂直補間などを行なっていた。[Prior Art] Conventionally, in vertical image signal processing, a horizontal line signal is input to a plurality of IH delay lines, and subsequent horizontal line signals and one signal delayed for a predetermined time by these IH delay lines are input to a plurality of IH delay lines.
The above horizontal line signals are used to perform desired processing, such as vertical interpolation.
［発明が解決しようとする課題］
このように、従来例では、垂直方向の画像信号処理には
ＩＨ遅延線（又はライン・メモリ）が必要であり、それ
も、垂直方向で必要な信号数が増すほど、当該ＩＨ遅延
線（又はライン・メモリ）を増やさなければならないと
いう欠点がある。[Problems to be Solved by the Invention] In this way, in the conventional example, an IH delay line (or line memory) is required for image signal processing in the vertical direction, and the number of signals required in the vertical direction is The disadvantage is that the larger the IH delay line (or line memory), the more the IH delay line (or line memory) must be added.
そこで本発明は、より小規模な回路で垂直方向の画像信
号処理を行なえる画像信号処理装置を提示することを目
的とする。SUMMARY OF THE INVENTION Therefore, an object of the present invention is to provide an image signal processing device that can perform image signal processing in the vertical direction with a smaller circuit.
［課題を解決するための手段］
本発明に係る画像信号処理装置は、水平ライン毎及び垂
直ライン毎の入出力自在な画像メモリと、当該画像メモ
リから垂直ライン毎に読み出された信号に所定のアナロ
グ処理を行ない、当該画像メモリに帰還する処理手段と
からなることを特徴とする特
［作用］
上記手段により、上記処理手段には垂直ライン方向の画
像信号々（入力されることになり、処理手段では、多数
のＩＨ遅延線又はライン・メモリを設けなくても所望の
垂直信号処理を行なえる。[Means for Solving the Problems] An image signal processing device according to the present invention includes an image memory that can be freely input and output for each horizontal line and each vertical line, and a predetermined signal that is read out from the image memory for each vertical line. and a processing means for performing analog processing of the data and returning it to the image memory. [Function] The above means allows image signals in the vertical line direction (to be inputted to the processing means, In the processing means, desired vertical signal processing can be performed without providing a large number of IH delay lines or line memories.
［実施例］ 以下、図面を参照して本発明の詳細な説明する。[Example] Hereinafter, the present invention will be described in detail with reference to the drawings.
第１図は本発明の一実施例の回路構成ブロック図を示す
。１０は画像信号の入力端子、１２はＡ／Ｄ変換器、１
４は画像メモリ、１６はＤ／Ａ変換器、１８はＡ／Ｄ変
換器１２、画像メモリ１４、及びＤ／Ａ変換器１６に後
述する所定周波数のクロックを供給するクロック発生回
路、２０は垂直方向の信号処理を行なう垂直処理回路、
２２は出力端子である。２４は入力端子１０に入力した
信号又は垂直処理回路２０の出力を選択するスイッチ、
２６は、Ａ／Ｄ変換器１２の出力を画像メモリ１４の垂
直ライン入力端子（ａ接点）又は水平ライン入力端子（
ｂ接点）に供給するスイッチ、２８は、画像メモリ１４
の垂直ライン出力端子（ａ接点）又は水平ライン出力端
子（ｂ接点）から出力された信号をＤ／Ａ変換器１６に
供給するスイッチ、３０はＤ／Ａ変換器１６の出力を垂
直処理回路２０又は出力端子２２に供給するスイッチで
ある。FIG. 1 shows a circuit configuration block diagram of an embodiment of the present invention. 10 is an image signal input terminal, 12 is an A/D converter, 1
4 is an image memory; 16 is a D/A converter; 18 is a clock generation circuit that supplies a clock of a predetermined frequency to be described later to the A/D converter 12, the image memory 14, and the D/A converter 16; 20 is a vertical Vertical processing circuit that performs directional signal processing,
22 is an output terminal. 24 is a switch for selecting the signal input to the input terminal 10 or the output of the vertical processing circuit 20;
26 connects the output of the A/D converter 12 to the vertical line input terminal (a contact) or the horizontal line input terminal (a contact) of the image memory 14.
A switch 28 for supplying data to the image memory 14 (b contact)
A switch 30 supplies the signal output from the vertical line output terminal (A contact) or the horizontal line output terminal (B contact) to the D/A converter 16; Alternatively, it is a switch that supplies the output terminal 22.
第１図では、垂直処理回路２０は、垂直方向の補間信号
を形成しており、３２はローパス・フィルタ（ＬＰＦ）
、３４はＬＰＦ３２の出力の振幅を２倍するアンプで
ある。In FIG. 1, the vertical processing circuit 20 forms a vertical interpolation signal, and 32 is a low-pass filter (LPF).
, 34 are amplifiers that double the amplitude of the output of the LPF 32.
第１図の基本動作を説明する。入力端子１０には、第１
の周波数でサンプリングされたアナログ画像信号が水平
ライン毎に入力し、スイッチ２４を介してＡ／Ｄ変換器
１２に印加され、ディジタル化される。なお、この時、
クロック発生回路１８は第１の周波数のクロックをＡ／
Ｄ変換器１２に供給し、スイッチ２６はｂ接点に接続し
ている。The basic operation shown in FIG. 1 will be explained. The input terminal 10 has a first
An analog image signal sampled at a frequency of 1 is input for each horizontal line, is applied to the A/D converter 12 via the switch 24, and is digitized. Furthermore, at this time,
The clock generation circuit 18 generates the first frequency clock by A/
The signal is supplied to the D converter 12, and the switch 26 is connected to the b contact.
Ａ／Ｄ変換器１２の出力は、画像メモリ１４の水平ライ
ン入力端子に入力され、画像メモリ１４に記憶される。The output of the A/D converter 12 is input to the horizontal line input terminal of the image memory 14 and is stored in the image memory 14.
このようにして、垂直処理に必要な画像信号が画像メモ
リ１４に記憶されると、次に、画像メモリ１４が記憶す
る信号を第２の周波数で垂直ライン毎に垂直ライン出力
端子から読み出す。このとき、スイッチ２８．３０は共
にａ接点に接続し、クロック発生回路１８は画像メモリ
１４の読み出しに同期した第２の周波数のクロックをＤ
／Ａ変換器１６に供給しており、画像メモリ１４の出力
はＤ／Ａ変換器１６によりアナログ信号に戻され、垂直
処理回路２０に印加される。垂直処理回路２０は、詳細
は後述するが、垂直方向の補間信号を形成して出力する
。垂直処理回路２０の出力はスイッチ２４を介してＡ／
Ｄ変換器１２に印加される。クロック発生回路１８は第
３の周波数のクロックをＡ／Ｄ変換器１２に供給してお
り、これによりディジタル化された信号は、スイッチ２
６のａ接点を介して画像メモリ１４の垂直ライン入力端
子に印加される。このようにして、垂直処理回路２０で
垂直処理された信号が画像メモリ１４に記憶される。After the image signals necessary for vertical processing are stored in the image memory 14 in this manner, the signals stored in the image memory 14 are then read out from the vertical line output terminal for each vertical line at the second frequency. At this time, the switches 28 and 30 are both connected to the a contact, and the clock generation circuit 18 generates a second frequency clock synchronized with the readout of the image memory 14.
The output of the image memory 14 is converted back to an analog signal by the D/A converter 16 and applied to the vertical processing circuit 20. The vertical processing circuit 20 forms and outputs a vertical interpolation signal, the details of which will be described later. The output of the vertical processing circuit 20 is connected to the A/
It is applied to the D converter 12. The clock generation circuit 18 supplies a third frequency clock to the A/D converter 12, and the digitized signal is sent to the switch 2.
It is applied to the vertical line input terminal of the image memory 14 through the a contact point of No. 6. In this way, the signal vertically processed by the vertical processing circuit 20 is stored in the image memory 14.
垂直方向の画像信号処理が終了すると、スイッチ２８．
３０を共にｂ接点に接続し、画像メモリ１４の記憶信号
を例えば第１の周波数で水平ライン毎に読み出して水平
ライン出力端子から出力し、この読み出しに同期してＤ
／Ａ変換器１６によりアナログ信号に戻し、スイッチ３
０及び出力端子２２を介して外部に出力する。When the vertical image signal processing is completed, switch 28.
30 are both connected to the B contacts, and the stored signal of the image memory 14 is read out for each horizontal line at a first frequency, for example, and output from the horizontal line output terminal, and in synchronization with this reading, the D
/A converter 16 returns it to an analog signal, and switch 3
0 and the output terminal 22 to the outside.
表１を参照して、フィールド信号からもう一方のフィー
ルド信号を形成する場合の動作を説明する。表１は垂直
方向の画像信号処理を実施する前の画像メモリ１４の記
憶内容の一部を示しており、旧〜Ｈ５は水平方向のライ
ン、Ｖｌ、 Ｖ２は垂直方向のライン、５ｉｊ（ｉ、ｊ
は整数）は画像メモリ１４の記憶信号を示す。水平奇数
ライン旧、 Ｈ３，Ｈ５には信号が記憶されており、補
間フィールドである水平偶数ラインＨ２，Ｈ４には信号
が記憶されていない。Referring to Table 1, the operation when forming another field signal from a field signal will be explained. Table 1 shows part of the stored contents of the image memory 14 before performing vertical image signal processing, where old to H5 are horizontal lines, Vl, V2 are vertical lines, 5ij(i, j
is an integer) indicates a storage signal of the image memory 14. Signals are stored in the old horizontal odd lines H3 and H5, and no signals are stored in the horizontal even lines H2 and H4, which are interpolation fields.
表１に示すように画像メモリ１４に記憶された画像信号
を第２の周波数で垂直ライン毎に読み出し、前述のよう
に垂直処理回路２０に印加する。As shown in Table 1, the image signal stored in the image memory 14 is read out for each vertical line at the second frequency and applied to the vertical processing circuit 20 as described above.
垂直処理回路２０では、ＬＰＦ３２により水平偶数ライ
ンの補間信号が形成される。ＬＰＦ３２により信号振幅
が小さくなるので、本実施例ではゲインが２のアンプ３
４によりＬＰＦ３２の出力を増幅している。アンプ３４
の出力、即ち垂直処理回路２０の出力は、スイッチ２４
を介してＡ／Ｄ変換器１２に印加される。このとき、ク
ロック発生回路１８がＡ／Ｄ変換器１２に印加するクロ
ックの周波数（第３の周波数）は上記第２の周波数に等
しく設定されている。Ａ／Ｄ変換器１２の出力はスイッ
チ２６のａ接点を介して画像メモリ１４の垂直ライン入
力端子に印加され、垂直ライン毎に画像メモリ１４の、
水平奇数ラインの相応する記憶位置に記憶される。この
ようにして、補間フィールドの信号が形成され、画像メ
モリ１４に記憶される。In the vertical processing circuit 20, an interpolation signal for horizontal even lines is formed by the LPF 32. Since the signal amplitude is reduced by the LPF 32, the amplifier 3 with a gain of 2 is used in this embodiment.
4 amplifies the output of the LPF 32. amplifier 34
, that is, the output of the vertical processing circuit 20, is output from the switch 24
The signal is applied to the A/D converter 12 via the A/D converter 12. At this time, the frequency (third frequency) of the clock that the clock generation circuit 18 applies to the A/D converter 12 is set equal to the second frequency. The output of the A/D converter 12 is applied to the vertical line input terminal of the image memory 14 via the a contact of the switch 26, and the output of the image memory 14 is applied for each vertical line.
It is stored in the corresponding storage location of the horizontal odd-numbered line. In this way, an interpolated field signal is formed and stored in the image memory 14.
次に、オフセットサンプリングの垂直補間信号を形成す
る動作を説明する。この場合、入力端子１０にはオフセ
ットサンプリングされた画像信号が人力する。表２は、
垂直処理実施前の画像メモリ１４の記゛憶内容の一部を
示しており、旧〜Ｈ５は水平方向のライン、Ｖｌ−Ｖ３
は垂直方向のライン、５ｉｊ（ｉ、ｊは整数）は画像メ
モリ１４の記憶信号を示す。この場合、表１の場合と同
様に、画像メモリ１４から垂直ライン毎に読み出して垂
直処理回路２０に印加すれば、画像メモリ１４の０°の
アドレスに記憶されるべき垂直補間信号を形成できる。Next, the operation of forming a vertical interpolation signal for offset sampling will be explained. In this case, an offset-sampled image signal is input to the input terminal 10 . Table 2 is
It shows a part of the stored contents of the image memory 14 before vertical processing, where old to H5 are horizontal lines, Vl-V3
indicates a vertical line, and 5ij (i, j are integers) indicates a signal stored in the image memory 14. In this case, as in the case of Table 1, by reading out each vertical line from the image memory 14 and applying it to the vertical processing circuit 20, a vertical interpolation signal to be stored at the 0° address of the image memory 14 can be formed.
勿論、画像メモリ１４では、垂直ライン入力端子に入力
するデータの書き込みアドレスに垂直ライン毎に所定の
オフセットを与えてもよい。Of course, in the image memory 14, a predetermined offset may be given to the write address of data input to the vertical line input terminal for each vertical line.
第１図に図示した実施例により垂直方向の拡大縮小を行
なうこともできる。例えば、上述した第３の周波数を第
２の周波数より低くすると、画像信号は垂直方向に拡大
される。そこで、必要な部分だけを画像メモリ１４に戻
すことで垂直方向の拡大画像を得ることができる。また
、第３の周波数を第２の周波数より高くすると、画像信
号は垂直方向に縮小され、縮小された画像信号を画像メ
モリ１４に戻すことで垂直方向の縮小画像を得ることが
できる。なお、この拡大縮小の場合には、アンプ３４の
ゲインは１倍にする。The embodiment illustrated in FIG. 1 also allows for vertical scaling. For example, when the third frequency mentioned above is lower than the second frequency, the image signal is expanded in the vertical direction. Therefore, by returning only the necessary portion to the image memory 14, a vertically enlarged image can be obtained. Further, when the third frequency is made higher than the second frequency, the image signal is reduced in the vertical direction, and by returning the reduced image signal to the image memory 14, a reduced image in the vertical direction can be obtained. Note that in the case of this enlargement/reduction, the gain of the amplifier 34 is set to 1.
この垂直方向の拡大縮小機能を使用すると、第２の周波
数と第３の周波数の比を５２５ ： ６２５とすること
によりＮＴＳＣ方式の画像信号をＰＡＬ方式の画像信号
に変換でき、第２の周波数と第３の周波数の比を６２５
： ５２５とすることによりＰＡＬ方式の画像信号を
ＮＴＳＣ方式の画像信号に変換できる。但し、画像メモ
リ１４の記憶容量は、ＰＡＬ方式の画像信号を記憶でき
るものでなければならない。By using this vertical scaling function, an NTSC image signal can be converted to a PAL image signal by setting the ratio of the second frequency and the third frequency to 525:625, and the second frequency and third frequency can be converted into a PAL image signal. The ratio of the third frequency is 625
:525, it is possible to convert a PAL image signal to an NTSC image signal. However, the storage capacity of the image memory 14 must be capable of storing PAL image signals.
次に、垂直アパーチャ補正を行なう変更実施例を説明す
る。この場合、第１図の垂直処理回路２０を、第２図に
示す回路に変更する。４０はスイッチ３０のａ接点から
の信号が入力する入力端子、４２はＬＰＦ、４４．４６
は第２の周波数の１クロック分だけの遅延を与える遅延
素子、４８はゲインが２倍のアンプ、５０は減算器、５
２はスイッチ２４のａ接点に接続する出力端子である。Next, a modified embodiment that performs vertical aperture correction will be described. In this case, the vertical processing circuit 20 in FIG. 1 is changed to the circuit shown in FIG. 2. 40 is an input terminal into which the signal from the a contact of the switch 30 is input, 42 is an LPF, 44.46
is a delay element that provides a delay of one clock of the second frequency; 48 is an amplifier with double gain; 50 is a subtracter;
2 is an output terminal connected to the a contact point of the switch 24.
減算器５０はＬＰＦ４２の出力を遅延素子４４により１
クロツタ分遅延させ、且つアンプ４８により２倍にした
信号から、ＬＰＦ４２の出力、及びＬＰＦ４２の出力を
遅延素子４４．４６により２クロック分遅延させた信号
を減算する。減算器５０の出力信号が出力端子５２から
スイッチ２４を介してＡ／Ｄ変換器１２に印加される。The subtracter 50 converts the output of the LPF 42 into 1 by the delay element 44.
The output of the LPF 42 and the signal obtained by delaying the output of the LPF 42 by two clocks by the delay elements 44 and 46 are subtracted from the signal delayed by a clock time and doubled by the amplifier 48. The output signal of the subtracter 50 is applied from the output terminal 52 to the A/D converter 12 via the switch 24.
なお。In addition.
このときＡ／Ｄ変換器１２に印加されるクロックの周波
数（第３の周波数）は、第２の周波数と同じにする。At this time, the frequency (third frequency) of the clock applied to the A/D converter 12 is made the same as the second frequency.
画像メモリ１４として汎用的なり−ＲＡＭを使用できる
。第３図は、Ｄ−ＲＡＭを使用する場合の一般的な回路
構成ブロック図を示す。７０は画像処理前のアナログ画
像信号の入力端子、６２はＤ／Ａ変換器、６４はＤ−Ｒ
ＡＭからなる画像メモリ、６６はＤ／Ａ変換器、６８は
所定の画像処理を行なうアナログ画像処理回路、７０は
入力端子７０からのアナログ画像信号又は画像処理回路
６８の出力を選択してＤ／Ａ変換器６２に印加するスイ
ッチ、７２は、Ｄ／Ａ変換器６６の出力を画像処理回路
６８又は出力端子７４の何れか一方に切り換えるスイッ
チ、７６はＡ／Ｄ変換器６２、Ｄ／Ａ変換器６６及び画
像メモリ６４の動作に必要なりロックを発生するクロッ
ク発生回路、７８は水平入出力信号発生回路、８０は垂
直入出力信号発生回路、８２は画像メモリ６４の水平ア
ドレス及び垂直アドレスを発生する水平垂直アドレス発
生回路である。A general-purpose RAM can be used as the image memory 14. FIG. 3 shows a general circuit configuration block diagram when using a D-RAM. 70 is an input terminal for an analog image signal before image processing, 62 is a D/A converter, and 64 is a D-R
66 is a D/A converter; 68 is an analog image processing circuit that performs predetermined image processing; 70 is a D/A converter that selects the analog image signal from the input terminal 70 or the output of the image processing circuit 68; A switch 72 applies the voltage to the A converter 62, a switch 72 switches the output of the D/A converter 66 to either the image processing circuit 68 or the output terminal 74, and 76 connects the A/D converter 62 and the D/A converter. 78 is a horizontal input/output signal generation circuit, 80 is a vertical input/output signal generation circuit, and 82 generates horizontal and vertical addresses for the image memory 64. This is a horizontal/vertical address generation circuit.
第４図は水平入出力の場合の垂直アドレス用クロック及
び水平アドレス用クロックのタイミング図を示し、第５
図は垂直入出力の場合の、同様のタイミング図を示す。Figure 4 shows a timing diagram of the vertical address clock and horizontal address clock in the case of horizontal input/output.
The figure shows a similar timing diagram for vertical input/output.
水平入出力の場合には、第４図に示すように、ＩＨ（水
平走査期間）毎に垂直アドレス・カウンタ用のカウンタ
・パルスを発生させ、そのＩＨの間に、水平アドレス・
カウンタ用のカウンタ・パルスを水平信号数に相当する
数だけ発生させる。垂直入出力の場合には逆に、第５図
に示すように、任意の期間毎に水平アドレス・カウンタ
Ｊｌｌのカウンタ・パルスを発生させ、その期間に、垂
直アドレス・カウンタ用のカウンタ・パルスを垂直信号
数に相当する数だけ発生させる。In the case of horizontal input/output, as shown in Figure 4, a counter pulse for the vertical address counter is generated every IH (horizontal scanning period), and during that IH, the horizontal address
A number of counter pulses for the counter are generated corresponding to the number of horizontal signals. Conversely, in the case of vertical input/output, as shown in FIG. 5, a counter pulse for the horizontal address counter Jll is generated every arbitrary period, and a counter pulse for the vertical address counter is generated during that period. A number corresponding to the number of vertical signals is generated.
第６図は画像メモリ６４の垂直読み出し時の書き込み及
び読み出しのタイミング図を示す。第６図（１）は画像
メモリ６４の読み出し／書き込み制御信号Ｒ／Ｗ、同（
２）はアドレスＡ ｉｊ、同（３）は画像メモリ６４の
アドレスＡｉｊに記憶されるデータ、同（４）は画像メ
モリ６４から読み出されて画像処理回路６８に印加され
るデータ、同（５）は画像処理回路６８から出力され画
像メモリ６４に印加されるデータである。Ｄｉｊはアド
レスＡｉｊのデータを示し、ｄｉｊは画像処理回路６８
がデータＤｉｊを処理して出力するデータを示す。FIG. 6 shows a timing diagram of writing and reading during vertical reading of the image memory 64. FIG. 6(1) shows the read/write control signal R/W of the image memory 64 (
2) is the address Aij, (3) is the data stored at the address Aij of the image memory 64, (4) is the data read from the image memory 64 and applied to the image processing circuit 68, and (5) is the data stored at the address Aij of the image memory 64. ) is data output from the image processing circuit 68 and applied to the image memory 64. Dij indicates data at address Aij, dij is image processing circuit 68
indicates the data output by processing the data Dij.
クロック発生回路７６は画像メモリ６４を交互に読み出
し状態及び書き込み状態にする。１つの読み出し状態及
び１つの書き込み状態からなる期間の長さは、画像処理
回路６８による信号遅延τにより決定される。１つの読
み出し状態及び１つの書き込み状態からなる期間の間、
水平垂直アドレス発生回路８２は同じアドレスＡｉｊを
画像メモリ６４に印加する。従って、読み出し状態時に
は、データＤｉｊが読み出され、Ｄ／Ａ変換器６６及び
スイッチ７２を介して画像処理回路６８に印加される。The clock generation circuit 76 alternately puts the image memory 64 into a read state and a write state. The length of the period consisting of one read state and one write state is determined by the signal delay τ by the image processing circuit 68. During a period consisting of one read state and one write state,
The horizontal/vertical address generation circuit 82 applies the same address Aij to the image memory 64. Therefore, in the read state, data Dij is read out and applied to the image processing circuit 68 via the D/A converter 66 and switch 72.
データＤｉｊに対する画像処理口′路６８の出力ｄｉｊ
は、第６図（５）に示すように、スイッチ７０及びＤ／
Ａ変換器を介しててだけ遅れて画像メモリ６４に印加さ
れ、書き込み制御信号によりアドレスＡｉｊに書き込ま
れる。このようにして、画像処理回路６８で処理された
データが、処理前のデータの記憶されたアドレスと同じ
アドレスに記憶される。Output dij of image processing port 68 for data Dij
As shown in FIG. 6(5), the switch 70 and D/
It is applied to the image memory 64 through the A converter with a delay, and is written to the address Aij by the write control signal. In this way, the data processed by the image processing circuit 68 is stored at the same address where the data before processing is stored.
表１
表２
［発明の効果］
以上の説明から容易に理解できるように、本発明によれ
ば、多数のＩＨ遅延線（又はライン・メモリ）を用いず
に、簡単な回路構成で垂直方向の画像信号処理を実現で
きる。また、水平ライン数の変更も、実際の垂直信号処
理の前後のサンプリング周波数を調節することにより簡
単に行なえる。Table 1 Table 2 [Effects of the Invention] As can be easily understood from the above explanation, according to the present invention, the vertical direction can be achieved with a simple circuit configuration without using a large number of IH delay lines (or line memories). Image signal processing can be realized. Furthermore, the number of horizontal lines can be easily changed by adjusting the sampling frequencies before and after the actual vertical signal processing.
第１図は本発明の一実施例の回路構成ブロック図、第２
図は垂直処理回路２０の変更回路例のブロック図、第３
図はＤ−ＲＡＭを用いる場合の回路構成ブロック図、第
４図は第３図の水平入出力のカウンタ・パルス図、第５
図は第３図の垂直入出力のカウンタ・パルス図、第６図
は第３図の画像メモリ６４の垂直読み出し時のタイミン
グ図である。
１０：画像信号入力端子 １４：画像メモリ １８：ク
ロック発生回路 ２０：垂直処理回路 ２２：出力端子
２４．２６’、２８，３０：スイッチ ３２：ＬＰＦ
３４：アンプ ４０：入力端子 ４２：ＬＰＦ
４４，４６：遅延素子 ４８：アンプ ５〇二減算器
５２：出力端子 ７０：アナログ画像信号入力端子 ６
２ ： Ｄ／Ａ変換器 ６４：画像メモリ ６６ ：
Ｄ／Ａ変換器 ６８：アナログ画像処理回路 ７０，７
２：スイッチ ７４：出力端子 ７６：クロツク発生回
路７８：水平入出力信号発生回路 ８０：垂直入出力信
号発生回路 ８２：水平垂直アドレス発生回路
第
図
第
図
第
図
第
図FIG. 1 is a circuit configuration block diagram of an embodiment of the present invention, and FIG.
The figure is a block diagram of an example of a modified circuit of the vertical processing circuit 20.
The figure is a block diagram of the circuit configuration when using D-RAM, Figure 4 is the horizontal input/output counter pulse diagram of Figure 3, and Figure 5 is the horizontal input/output counter pulse diagram of Figure 3.
This figure is a counter pulse diagram of the vertical input/output shown in FIG. 3, and FIG. 6 is a timing chart during vertical readout of the image memory 64 shown in FIG. 10: Image signal input terminal 14: Image memory 18: Clock generation circuit 20: Vertical processing circuit 22: Output terminal 24.26', 28, 30: Switch 32: LPF
34: Amplifier 40: Input terminal 42: LPF
44, 46: Delay element 48: Amplifier 502 subtractor
52: Output terminal 70: Analog image signal input terminal 6
2: D/A converter 64: Image memory 66:
D/A converter 68: Analog image processing circuit 70,7
2: Switch 74: Output terminal 76: Clock generation circuit 78: Horizontal input/output signal generation circuit 80: Vertical input/output signal generation circuit 82: Horizontal/vertical address generation circuit
Claims (2)
像メモリと、当該画像メモリから垂直ライン毎に読み出
された信号に所定のアナログ処理を行ない、当該画像メ
モリに帰還する処理手段とからなることを特徴とする画
像信号処理装置。(1) An image memory that can input and output freely for each horizontal line and each vertical line, and a processing means that performs predetermined analog processing on the signal read out from the image memory for each vertical line and returns it to the image memory. An image signal processing device characterized by:
相当する処理であることを特徴とする特許請求の範囲第
（１）項に記載の画像信号処理装置。(2) The image signal processing device according to claim (1), wherein the analog processing is processing equivalent to vertical filtering processing.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2245862A JPH04123679A (en) | 1990-09-14 | 1990-09-14 | Image signal processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2245862A JPH04123679A (en) | 1990-09-14 | 1990-09-14 | Image signal processor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04123679A true JPH04123679A (en) | 1992-04-23 |
Family
ID=17139933
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2245862A Pending JPH04123679A (en) | 1990-09-14 | 1990-09-14 | Image signal processor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04123679A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100481703B1 (en) * | 1996-07-02 | 2005-08-31 | 소니 가부시끼 가이샤 | Image processing apparatus and processing method |
| KR20140061546A (en) | 2011-09-28 | 2014-05-21 | 제이에프이 스틸 가부시키가이샤 | Grain-oriented electrical steel sheet and manufacturing method thereof |
-
1990
- 1990-09-14 JP JP2245862A patent/JPH04123679A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100481703B1 (en) * | 1996-07-02 | 2005-08-31 | 소니 가부시끼 가이샤 | Image processing apparatus and processing method |
| KR20140061546A (en) | 2011-09-28 | 2014-05-21 | 제이에프이 스틸 가부시키가이샤 | Grain-oriented electrical steel sheet and manufacturing method thereof |
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