JPH04111577A - Vertical synchronizing circuit - Google Patents

Abstract

PURPOSE:To perform the decision of a non-reference mode even against signals alternately switching from 262H to 263H for each one field by adding simple circuit elements (about 20 gate) CONSTITUTION:A NAND circuit 110 and a NAND circuit 111 are added on the conventional circuit. The NAND circuit 111 outputs a mode set signal MS when all the input becomes '1', while in the NAND circuit 110, Q2, Q4, Q6 of the shift output of input become all '1' when the states of synchronization/ non-synchronization of a timing signal T1 and an external vertical synchronizing signal Vin continue for each one field four times to be inputted to a flip-flop circuit 113. Therefore, the timing signal continuing for each one vertical cycle can be detected, and the synchronizing step-out of the signal can be detected. Thus, even to the signal where the vertical period switches for each one field from 262H to 263H alternately, the non reference mode can be decided.

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、テレビジョン受像機等の垂直同期回路に関
し、特に垂直モード検出回路を改善した回路である。DETAILED DESCRIPTION OF THE INVENTION [Object of the Invention] (Industrial Application Field) The present invention relates to a vertical synchronization circuit for a television receiver or the like, and in particular to a circuit that improves the vertical mode detection circuit.

（従来の技術） テレビジョン信号を扱うシステムには、垂直同期回路が
用いられる。垂直同期回路として分周方式のものがある
。この方式は、入力信号の水平同期信号に位相同期した
ｎ倍のｆｈ（ｎは自然数、ｆｈは水平周波数）の周波数
のクロック信号を分周して垂直周期の信号（内部垂直同
期信号）を発生するようにしている。この方式であると
、弱電界やゴーストなどの外乱を受けた外部同期信号が
入力しても、安定した同期信号を再生を連続して得るこ
とができる。(Prior Art) A vertical synchronization circuit is used in a system that handles television signals. There is a frequency division type vertical synchronization circuit. This method generates a vertical period signal (internal vertical synchronization signal) by dividing a clock signal with a frequency of n times fh (n is a natural number, fh is the horizontal frequency) that is phase synchronized with the horizontal synchronization signal of the input signal. I try to do that. With this method, a stable synchronization signal can be continuously reproduced even if an external synchronization signal that has been subjected to disturbances such as a weak electric field or a ghost is input.

この分周方式による垂直同期回路は、近年のデジタル技
術の進歩により実用化されてきた画像用メモリ等を使用
したデジタルテレビジョン受像機において各種タイミン
グ信号の発生や、メモリの制御信号発生などに適してい
る。This frequency-dividing vertical synchronization circuit is suitable for generating various timing signals and memory control signals in digital television receivers that use image memory, etc., which have been put into practical use due to advances in digital technology in recent years. ing.

分周方式による垂直同期回路では、垂直周波数ｆｖと、
水平周波数ｆｈとが ｆ　ｖ−（１１５２５）　　・２　ｆ　ｈ　　　−（１
）の関係にあるかどうかを判定し、この関係を満たす標
準信号の場合は、分周カウンタから安定な同期再生を行
い、上記関係を満たさない非標準信号の場合は入力され
る垂直同期信号から直接同期再生を行うように処理して
いる。In a vertical synchronization circuit using the frequency division method, the vertical frequency fv,
The horizontal frequency fh is f v - (11525) ・2 f h - (1
), and if it is a standard signal that satisfies this relationship, stable synchronous reproduction is performed from the frequency division counter, and if it is a non-standard signal that does not satisfy the above relationship, it is performed from the input vertical synchronization signal. Processing is performed to perform direct synchronous playback.

非標準信号としては、ビデオテープレコーダの特殊再生
、テレビジョンゲームからの信号がある。Non-standard signals include special playback from video tape recorders and signals from television games.

第３図は従来の分周方式の垂直同期回路の一例である。FIG. 3 is an example of a conventional frequency division type vertical synchronization circuit.

入力信号中の水平同期信号に同期したｎｆｈのクロック
信号は、入力端子５０１を介して垂直カウンタ５０２に
入力される。垂直カウンタ５０２は、垂直周期のカウン
タであり、そのカウント出力をリセット発生器５０３及
びタイミングパルス発生器５０４に供給している。An nfh clock signal synchronized with the horizontal synchronization signal in the input signal is input to the vertical counter 502 via the input terminal 501. Vertical counter 502 is a vertical period counter, and supplies its count output to reset generator 503 and timing pulse generator 504.

リセット発生器５０３は、垂直カウンタ５０２の所定の
カウント値でリセットパルスを出力し、垂直カウンタ５
０２に供給する。タイミングパルス発生器５０４は、垂
直カウンタ５０２のカウント値を用いて各種のタイミン
グパルスを発生する。The reset generator 503 outputs a reset pulse at a predetermined count value of the vertical counter 502, and
Supply to 02. A timing pulse generator 504 generates various timing pulses using the count value of the vertical counter 502.

ここで発生されるタイミング信号Ｔ１は、反転回路５０
６に供給されるとともに一致連続検出器５０７に入力さ
れる。またタイミング信号Ｔ２は、同期外れ検出器５０
５に入力される。The timing signal T1 generated here is transmitted to the inverting circuit 50.
6 and is also input to the coincidence continuity detector 507. Furthermore, the timing signal T2 is transmitted to the out-of-sync detector 50.
5 is input.

タイミング信号Ｔ１は、標準の垂直周期（ＮＴＳＣ信号
では５２５／２水平周期）をほぼ中心として約２４ｕｓ
ｅｃＳＴ２は約２５０μｓｅｃの幅のパルスである。The timing signal T1 is approximately 24 us centered around the standard vertical period (525/2 horizontal period for NTSC signals).
ecST2 is a pulse with a width of approximately 250 μsec.

同期外れ検出器５０５は、タイミング信号Ｔ２と入力端
子５０８からの外部垂直同期信号との位相比較を行い、
同期外れの場合は位相引込み信号ＰＬを出力する。同期
がはずれ、位相引込み信号ＰＬが出力された場合、タイ
ミング信号Ｔ２は、パルス幅の広いパルスであるから、
リセット発生器５０３は無条件に垂直カウンタ５０２を
リセットするように設定されている。The out-of-sync detector 505 performs a phase comparison between the timing signal T2 and an external vertical synchronization signal from the input terminal 508,
If out of synchronization, a phase pull-in signal PL is output. When the synchronization is lost and the phase pull-in signal PL is output, the timing signal T2 is a pulse with a wide pulse width, so
Reset generator 503 is set to reset vertical counter 502 unconditionally.

反転回路５０６は、タイミング信号Ｔ１を反転してシフ
トレジスタ５０９のデータ入力端子及びナンド回路５１
０に供給している。シフトレジスタ５０９のクロック入
力端子には、外部垂直同期信号が供給されている。The inverting circuit 506 inverts the timing signal T1 and outputs it to the data input terminal of the shift register 509 and the NAND circuit 51.
0. An external vertical synchronization signal is supplied to the clock input terminal of the shift register 509.

一致連続検出器５０７は、外部垂直同期信号がタイミン
グ信号Ｔ１のパルス幅中に連続して得られているかどう
かを判定し、モードリセット信号ＭＲを出力し、フリッ
プフロップ回路５１１のリセット入力端子に供給してい
る。一方、シフトレジスタ５０９は、外部垂直同期信号
をクロックとして動作し、３ビツトのシフト出力（Ｑｌ
、Ｑ２、Ｑ３）を出力する。ナンド回路５１０は、外部
垂直同期信号、反転タイミング信号Ｔ１、シフト出力（
Ｑｌ、Ｑ２、Ｑ３）を入力としており、すべてが“１″
になった場合にモードセット信号ＭＳを出力する。すべ
てが１”になる場合は、連続して外部垂直同期信号がタ
イミング信号Ｔ１の幅内に存在しなかった場合である。The coincidence continuity detector 507 determines whether the external vertical synchronization signal is continuously obtained during the pulse width of the timing signal T1, outputs a mode reset signal MR, and supplies it to the reset input terminal of the flip-flop circuit 511. are doing. On the other hand, the shift register 509 operates using an external vertical synchronization signal as a clock, and outputs a 3-bit shift output (Ql
, Q2, Q3). The NAND circuit 510 receives an external vertical synchronization signal, an inverted timing signal T1, and a shift output (
Ql, Q2, Q3) are input, and all are “1”.
When this happens, a mode set signal MS is output. If all of them become 1'', this is the case when no external vertical synchronization signal is continuously present within the width of the timing signal T1.

フリップフロップ回路５１１の出力は、垂直モード信号
Ｖ　Ｍとして出力され、リセット発生器５０３に人力さ
れる。垂直モード信号ｖＭが非同期を示すとき（フリッ
プフロップ回路５１１がセットされているとき）は、リ
セット発生器５０３は、外部垂直同期信号をバスし、リ
セット信号として垂直カウンタ５０２に供給する。The output of the flip-flop circuit 511 is output as a vertical mode signal VM, and is input to the reset generator 503. When the vertical mode signal vM indicates asynchronous (when the flip-flop circuit 511 is set), the reset generator 503 busses an external vertical synchronization signal and supplies it to the vertical counter 502 as a reset signal.

垂直モード信号ＶＭが同期状態を示すとき（フリップフ
ロップ回路５１１かリセットされているとき）は、リセ
ット発生器５０３は、垂直カウンタ５０２の所定のカウ
ント値に応答してリセットパルスを出力する。When the vertical mode signal VM indicates a synchronous state (when the flip-flop circuit 511 is reset), the reset generator 503 outputs a reset pulse in response to a predetermined count value of the vertical counter 502.

第４図は、上記の垂直同期回路の動作を説明するための
タイミングチャートを示している。FIG. 4 shows a timing chart for explaining the operation of the above vertical synchronization circuit.

第４図（Ａ）は、外部の垂直同期信号Ｖｉｎに対してタ
イミング信号Ｔ１が所定の位相にあり、同期状態にある
ことを示している。シフト出力Ｑ１、Ｑ２、Ｑ３、垂直
モード信号ＶＭはローレベルである。FIG. 4(A) shows that the timing signal T1 is at a predetermined phase with respect to the external vertical synchronization signal Vin, indicating a synchronized state. Shift outputs Q1, Q2, Q3 and vertical mode signal VM are at low level.

第４図（Ｂ）は、同期がずれたときのタイミングチャー
トであり、時点ｔ１て垂直カウンタ５０２をリセットす
る信号が得られる。FIG. 4(B) is a timing chart when synchronization is lost, and a signal for resetting the vertical counter 502 is obtained at time t1.

第４図（Ｃ）は、垂直周期が１フイールド毎に２６２Ｈ
／２６３Ｈと交互に切替わった場合のタイミングチャー
トを示している。In Figure 4 (C), the vertical period is 262H per field.
A timing chart is shown in the case of alternating with /263H.

このような２６２Ｈ／２６３Ｈとが交互に切替わった信
号は、例えばＶＴＲの特殊再生のうちデジタルメモリを
使用したときの静止画や、電子スチルカメラからの出力
が供給された場合に得られる。このような切り替えを行
うのは、１フイールドの画像をインターレース走査せず
各フィールドで同じ場所を走査するようにしてラインフ
リッカが生じないようにするためである。Such a signal in which 262H/263H are alternately switched is obtained, for example, when a still image is obtained when a digital memory is used in special playback of a VTR, or when an output from an electronic still camera is supplied. The reason for performing such switching is to scan the same location in each field instead of interlace scanning one field of images, thereby preventing line flicker from occurring.

しかし、この場合は上記垂直同期回路では、第４図（Ｂ
）に示すような条件は揃わないので、垂直モード信号Ｖ
Ｍが変化することはない。よって、垂直カウンタは標準
モードで動作し、画面上では通常のインターレースが得
られる。このけつか、上記のような非標準モードの信号
がシステムにインされると、ラインフリッカを生じ画面
を劣化させることになる。またフレーム間演算を行うよ
うな信号処理にとっても非標準であるこの様な２６２Ｈ
／２６３Ｈの繰り返し信号を標準と見なして演算するこ
とは信号処理を行った画像に劣化を生じることになる。However, in this case, the vertical synchronization circuit shown in FIG.
) are not met, so the vertical mode signal V
M never changes. Thus, the vertical counter operates in standard mode and you get normal interlacing on the screen. Furthermore, if a non-standard mode signal such as the one described above is input to the system, line flickering will occur and the screen will deteriorate. Also, such 262H, which is non-standard for signal processing that performs inter-frame calculations,
If the repetitive signal of /263H is regarded as the standard and calculated, the image subjected to signal processing will be degraded.

（発明が解決しようとする課題） 上記したように従来の垂直同期回路によると、垂直周期
が１フイールド毎に２６２Ｈ／２６３Ｈと交互に切替わ
った信号の場合、垂直モードを標準モードと判定するた
めに、画質劣化を生じさせてしまうことになる。(Problems to be Solved by the Invention) As described above, according to the conventional vertical synchronization circuit, in the case of a signal in which the vertical period alternates between 262H/263H for each field, the vertical mode is determined to be the standard mode. This results in deterioration of image quality.

そこでこの発明は、垂直周期が１フイールド毎に２６２
Ｈ／２６３Ｈと交互に切替わった信号に対しても非標準
モードを判定し、適切な垂直同期を得ることができる垂
直同期回路を提供することを目的とする。Therefore, in this invention, the vertical period is 262 per field.
It is an object of the present invention to provide a vertical synchronization circuit that can determine a non-standard mode even for signals alternately switched with H/263H and obtain appropriate vertical synchronization.

［発明の構成］ （課題を解決するための手段） この発明は、入力映像信号の水平同期信号に位相同期し
たｎ倍の周波数ｆｈ　　（ｎは所定の自然数、ｆｈは水
平周波数）のクロック信号を発生するクロック発生手段
と、前記クロック信号をクロック入力としてカウンタリ
セット信号をリセット入力とする分周カウンタと、前記
分周カウンタの出力を人力とし、標準の垂直周期で所定
の幅をもつタイミング信号を出力するタイミング発生回
路と、前記タイミング信号と外部垂直同期信号が入力さ
れ、前記外部垂直同期信号が連続的に前記タイミング信
号の発生されている期間に得られている場合のみ、標準
モードセット信号を出力する一致連続検出回路と、前記
標準モードセット信号が出力されたときは、この信号に
よりリセットされ、標準モードを示すモード信号を出力
するフリップフロップ回路と、このフリップフロップ回
路から出力されたモード信号により制御され、前記モー
ド信号が標準モードを示すときは、前記分周カウンタの
所定の値で前記リセット信号を出力し、非標準モードを
示すときは、前記外部垂直同期信号を前記分周カウンタ
に前記リセット信号として供給するリセット発生器とを
具備し、 前記フリップフロップ回路をセットして前記非標準モー
ドを示すモード信号を出力せしめる手段として、 前記タイミング信号をデータ入力とし、前記外部垂直同
期信号をクロックとする所定の数段のシフトレジスタと
、 少なくとも前記シフトレジスタの１段おきに２回以上連
続するパターンを検出する手段とを備えるものである。[Structure of the Invention] (Means for Solving the Problems) This invention provides a clock signal having a frequency fh (n is a predetermined natural number, fh is a horizontal frequency) times n times synchronized in phase with a horizontal synchronizing signal of an input video signal. a frequency division counter which uses the clock signal as a clock input and a counter reset signal as a reset input; and a timing signal having a standard vertical period and a predetermined width by manually inputting the output of the frequency division counter. A timing generation circuit to output, the timing signal and an external vertical synchronization signal are input, and the standard mode set signal is output only when the external vertical synchronization signal is continuously obtained during the period in which the timing signal is generated. A coincidence continuous detection circuit that outputs a match continuous detection circuit, a flip-flop circuit that is reset by the standard mode set signal when it is output and outputs a mode signal indicating the standard mode, and a mode signal output from this flip-flop circuit. When the mode signal indicates a standard mode, the reset signal is outputted at a predetermined value of the frequency division counter, and when the mode signal indicates a non-standard mode, the external vertical synchronization signal is outputted to the frequency division counter. a reset generator for supplying the reset signal, the means for setting the flip-flop circuit to output a mode signal indicating the non-standard mode, the timing signal being a data input, and the external vertical synchronization signal being a data input; The shift register includes a predetermined number of stages of shift registers used as a clock, and means for detecting a pattern that continues two or more times in at least every other stage of the shift register.

（作用） 上記の手段により、１垂直周期おきに連続するタイミン
グ信号を検出することができるので、このような信号の
同期はずれも検出することができる。よって垂直周期が
１フイールド毎に２６２Ｈ／２６３Ｈと交互に切替わっ
た信号に対しても非標準モードを判定できる。(Function) With the above means, it is possible to detect successive timing signals every other vertical period, so it is also possible to detect out-of-synchronization of such signals. Therefore, a non-standard mode can be determined even for a signal whose vertical period alternates between 262H and 263H for each field.

（実施例） 以下、この発明の実施例を図面を参照して説明する。(Example) Embodiments of the present invention will be described below with reference to the drawings.

第１図はこの発明の一実施例である。FIG. 1 shows an embodiment of this invention.

入力信号中の水平同期信号に同期したｎｆｈのクロック
信号は、入力端子１０１を介して垂直カウンタ１０２に
入力される。垂直カウンタ１０２は、垂直周期のカウン
タてあり、そのカウント出力をリセット発生器１０３及
びタイミングパルス発生器１０４に供給している。An nfh clock signal synchronized with the horizontal synchronization signal in the input signal is input to the vertical counter 102 via the input terminal 101. The vertical counter 102 is a vertical period counter, and supplies its count output to a reset generator 103 and a timing pulse generator 104.

リセット発生器１０３は、垂直カウンタ１０２の所定の
カウント値でリセットパルスを出力し、垂直カウンタ１
０２に供給する。タイミングノくルス発生器１０４は、
垂直カウンタ１０２のカウント値を用いて各種のタイミ
ングパルスを発生する。The reset generator 103 outputs a reset pulse at a predetermined count value of the vertical counter 102, and
Supply to 02. The timing noise generator 104 is
Various timing pulses are generated using the count value of the vertical counter 102.

ここで発生されるタイミング信号Ｔ１は、反転回路１０
６に供給されるとともに一致連続検出器１０７に入力さ
れる。またタイミング信号Ｔ２は、同期外れ検出器１０
５に入力される。The timing signal T1 generated here is transmitted to the inverting circuit 10.
6 and is also input to the coincidence continuity detector 107 . Further, the timing signal T2 is transmitted to the out-of-synchronization detector 10.
5 is input.

タイミング信号Ｔ１は、標準の垂直周期（ＮＴＳＣ信号
ては５２５／２水平周期）をほぼ中心として約２４μｓ
ｅｃ、Ｔ２は約２５０μｓｅｃの幅のパルスである。The timing signal T1 is approximately 24 μs centered around the standard vertical period (525/2 horizontal period for NTSC signals).
ec, T2 is a pulse with a width of about 250 μsec.

同期外れ検出器１０５は、タイミング信号Ｔ２と入力端
子１０８からの外部垂直同期信号Ｖｉｎとの位相比較を
行い、同期外れの場合は、位相引込み信号ＰＬを出力す
る。同期がはずれ位相引込み信号ＰＬが出力された場合
、タイミング信号Ｔ２は、パルス幅の広いパルスである
から、入力信号が切り換わり大きな位相ずれを生じてい
ると考えられるためリセット発生器１０３は無条件に垂
直カウンタ５０２をリセットするように設定されている
。The out-of-synchronization detector 105 compares the phase of the timing signal T2 and the external vertical synchronization signal Vin from the input terminal 108, and outputs a phase pull-in signal PL in the case of out-of-synchronization. When the synchronization is lost and the phase pull-in signal PL is output, the timing signal T2 is a pulse with a wide pulse width, so it is thought that the input signal is switched and a large phase shift occurs, so the reset generator 103 is unconditionally activated. The vertical counter 502 is set to be reset.

反転回路１０６は、タイミング信号Ｔ１を反転してシフ
トレジスタ１０９のデータ入力端子及びナンド回路１１
０、ナンド回路１１１に供給している。シフトレジスタ
１０９のクロック入力端子には、外部垂直同期信号Ｖ１
ｎが供給されている。The inverting circuit 106 inverts the timing signal T1 and outputs it to the data input terminal of the shift register 109 and the NAND circuit 11.
0, is supplied to the NAND circuit 111. The clock input terminal of the shift register 109 receives an external vertical synchronization signal V1.
n is supplied.

一致連続検出器１０７は、外部垂直同期信号Ｖｉｎがタ
イミング信号Ｔ１のパルス幅中に連続して得られている
かどうかを判定し、モードリセット信号ＭＲを出力し、
フリップフロップ回路１１３のリセット入力端子に供給
している。一方、シフトレジスタ１０９は、外部垂直同
期信号Ｖｌｎをクロックとして動作する６ビツトのシフ
トレジスタであり、出力（Ｑｌ、Ｑ２、Ｑ３、Ｑ４゜Ｑ
５、Ｑ６）を出力する。The coincidence continuity detector 107 determines whether the external vertical synchronization signal Vin is continuously obtained during the pulse width of the timing signal T1, and outputs a mode reset signal MR.
It is supplied to the reset input terminal of the flip-flop circuit 113. On the other hand, the shift register 109 is a 6-bit shift register that operates using the external vertical synchronization signal Vln as a clock, and outputs (Ql, Q2, Q3, Q4°Q
5, Q6) is output.

ここでナンド回路１１０は、外部垂直同期信号ＶＩｎ、
反転タイミング信号Ｔ１、シフト出力（Ｑｌ、Ｑ２、Ｑ
３）を入力としており、すべてが“１″になった場合に
モードセット信号ＭＳを出力する。すべてが“１２にな
る場合は、連続して４回外部垂直同期信号がタイミング
信号Ｔ１の幅内に存在しなかった場合である。Here, the NAND circuit 110 receives external vertical synchronization signals VIn,
Inverted timing signal T1, shift output (Ql, Q2, Q
3) as input, and outputs a mode set signal MS when all of them become "1". If all of them become "12", this is the case when the external vertical synchronization signal does not exist within the width of the timing signal T1 four times in a row.

一方、ナンド回路１１１は、その入力として、反転タイ
ミング信号Ｔ１、外部垂直同期信号Ｖ　Ｉｎ。On the other hand, the NAND circuit 111 receives the inverted timing signal T1 and the external vertical synchronization signal VIn as its inputs.

シフト出力Ｑ２、Ｑ４、Ｑ６が設定されている。Shift outputs Q2, Q4, and Q6 are set.

このシフト出力は、タイミング信号Ｔ１と外部垂直同期
信号Ｖ１ｎとが、１フイールドおきに同期、非同期とな
るような状態が４回連続した場合にオール“１″となる
。ナンド回路１１０と１１１の出力は、オア回路１１２
を介して出力され、モードセット信号信号としてフリッ
プフロップ回路１１３のセット入力端子に入力される。This shift output becomes all "1" when a state in which the timing signal T1 and the external vertical synchronization signal V1n are synchronized and asynchronous every other field occurs four times in a row. The outputs of the NAND circuits 110 and 111 are connected to the OR circuit 112.
and is input to the set input terminal of the flip-flop circuit 113 as a mode set signal signal.

フリップフロップ回路１１３の出力は、垂直モード信号
ＶＭとして出力され、リセット発生器１０３に入力され
る。垂直モード信号ＶＭが非同期を示すとき（フリップ
フロップ回路１１３がセットされているとき）は、リセ
ット発生器１０３は、外部垂直同期信号をバスし、リセ
ット信号として垂直カウンタ１０２に供給する。The output of the flip-flop circuit 113 is output as a vertical mode signal VM and input to the reset generator 103. When the vertical mode signal VM indicates asynchronous (when the flip-flop circuit 113 is set), the reset generator 103 busses the external vertical synchronization signal and supplies it to the vertical counter 102 as a reset signal.

垂直モード信号ＶＭが同期状態を示すとき（フリップフ
ロップ回路１１３がリセットされているとき）は、リセ
ット発生器５０３は、垂直カウンタ５０２の所定のカウ
ント値に応答してリセットパルスを出力する。When the vertical mode signal VM indicates a synchronous state (when the flip-flop circuit 113 is reset), the reset generator 503 outputs a reset pulse in response to a predetermined count value of the vertical counter 502.

第２図は、上記の回路の動作を説明するために示したタ
イミングチャートである。垂直周期が１フイールド毎に
２６２Ｈ／２６３Ｈと交互に切替わる場合の外部垂直同
期信号Ｖｉｎが入力した場合を示している。FIG. 2 is a timing chart shown to explain the operation of the above circuit. This shows a case where an external vertical synchronization signal Vin is input in which the vertical period alternates between 262H and 263H for each field.

この場合は、タイミング信号Ｔ１に対して外部垂直同期
信号Ｖ１ｎは、１フイールドおきに同期外れとなる。こ
のためにシフトレジスタ１０９のシフト出力Ｑ１〜Ｑ６
は、図示のごとく変化するか、同期外れが４回目となっ
たときには、シフト出力Ｑ２、Ｑ４、Ｑ６がすべて“１
”となっているために、ナンド回路１１１から非標準検
出信号か得られ、フリップフロップ回路１１３をセット
する。In this case, the external vertical synchronization signal V1n is out of synchronization every other field with respect to the timing signal T1. For this purpose, the shift outputs Q1 to Q6 of the shift register 109
changes as shown in the figure, or when the synchronization occurs for the fourth time, shift outputs Q2, Q4, and Q6 all become "1".
”, a non-standard detection signal is obtained from the NAND circuit 111 and the flip-flop circuit 113 is set.

これにより、リセット発生器１０３は、外部垂直同期信
号Ｖｉｎを直接垂直カウンタ１０２のリセット信号とし
て採用するようになり、安定した垂直同期が得られる。As a result, the reset generator 103 directly uses the external vertical synchronization signal Vin as a reset signal for the vertical counter 102, and stable vertical synchronization can be obtained.

［発明の効果コ 上記のようにこの発明によると、極めて簡単な回路素子
（２０ゲ一ト程度）を追加するのみで、か垂直周期が１
フイールド毎に２６２Ｈ／２６３Ｈと交互に切替わった
信号に対しても非標準モードを判定し、適切な垂直同期
を得ることができる。[Effects of the invention] As described above, according to this invention, the vertical period can be reduced to 1 by simply adding an extremely simple circuit element (approximately 20 gates).
It is possible to determine a non-standard mode even for signals alternately switched between 262H and 263H for each field and obtain appropriate vertical synchronization.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図はこの発明の一実施例を示す回路図、第２図は第
１図の回路の動作を説明するために示したタイミングチ
ャート、第３図は従来の垂直同期回路を示す回路図、第
４図は第３図の回路の動作を説明するために示したタイ
ミングチャートである。 １０２・・・垂直カウンタ、１ｏ３・・・リセット発生
器、１０４・・・タイミングパルス発生器、１ｏ５・・
・同期外れ検出器、１０６・・・反転回路、１０７・・
・−致連続検出器、１０９・・・シフトレジスタ、１１
０゜１１１・・・ナンド回路、１１３・・・フリップフ
ロップ回路。 出願人代理人　弁理士　鈴江武彦FIG. 1 is a circuit diagram showing an embodiment of the present invention, FIG. 2 is a timing chart shown to explain the operation of the circuit in FIG. 1, and FIG. 3 is a circuit diagram showing a conventional vertical synchronization circuit. FIG. 4 is a timing chart shown to explain the operation of the circuit shown in FIG. 3. 102... Vertical counter, 1o3... Reset generator, 104... Timing pulse generator, 1o5...
- Out-of-synchronization detector, 106... Inversion circuit, 107...
- Match continuity detector, 109...Shift register, 11
0°111...NAND circuit, 113...Flip-flop circuit. Applicant's agent Patent attorney Takehiko Suzue

Claims (1)

【特許請求の範囲】 入力映像信号の水平同期信号に位相同期したｎ倍の周波
数ｆｈ（ｎは所定の自然数、ｆｈは水平周波数）のクロ
ック信号を発生するクロック発生手段と、 前記クロック信号をクロック入力としてカウンタリセッ
ト信号をリセット入力とする分周カウンタと、 前記分周カウンタの出力を入力とし、標準の垂直周期で
所定の幅をもつタイミング信号を出力するタイミング発
生回路と、 前記タイミング信号と外部垂直同期信号が入力され、前
記外部垂直同期信号が連続的に前記タイミング信号の発
生されている期間に得られている場合のみ、標準モード
セット信号を出力する一致連続検出回路と、 前記標準モードセット信号が出力されたときは、この信
号によりリセットされ、標準モードを示すモード信号を
出力するフリップフロップ回路と、このフリップフロッ
プ回路から出力されたモード信号により制御され、前記
モード信号が標準モードを示すときは、前記分周カウン
タの所定の値で前記リセット信号を出力し、非標準モー
ドを示すときは、前記外部垂直同期信号を前記分周カウ
ンタに前記リセット信号として供給するリセット発生器
とを具備し、 前記フリップフロップ回路をセットして前記非標準モー
ドを示すモード信号を出力せしめる手段として、 前記タイミング信号をデータ入力とし、前記外部垂直同
期信号をクロックとする所定の数段のシフトレジスタと
、 少なくとも前記シフトレジスタの１段おきに２回以上連
続するパターンを検出する手段とを備えたことを特徴と
する垂直同期回路。[Scope of Claims] Clock generation means for generating a clock signal having a frequency fh (n is a predetermined natural number, fh is a horizontal frequency) times n times synchronized in phase with a horizontal synchronization signal of an input video signal; a frequency division counter that receives a counter reset signal as an input; a timing generation circuit that receives the output of the frequency division counter as an input and outputs a timing signal having a predetermined width at a standard vertical period; a coincidence continuity detection circuit that outputs a standard mode set signal only when a vertical synchronization signal is input and the external vertical synchronization signal is continuously obtained during the period in which the timing signal is generated; and the standard mode set. When the signal is output, the flip-flop circuit is reset by this signal and outputs a mode signal indicating the standard mode, and the flip-flop circuit is controlled by the mode signal output from this flip-flop circuit, and the mode signal indicates the standard mode. and a reset generator that outputs the reset signal at a predetermined value of the frequency division counter and, when indicating a non-standard mode, supplies the external vertical synchronization signal to the frequency division counter as the reset signal. and, as a means for setting the flip-flop circuit to output a mode signal indicating the non-standard mode, a shift register of several predetermined stages using the timing signal as a data input and the external vertical synchronization signal as a clock; A vertical synchronization circuit comprising means for detecting a continuous pattern twice or more in at least every other stage of the shift register.