JP2603938B2 - Vertical synchronization judgment circuit - Google Patents

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明はテレビジョン受像機の垂直同期回路に関
し、特に分周方式における垂直同期回路の垂直同期判定
回路に関する。The present invention relates to a vertical synchronization circuit of a television receiver, and more particularly, to a vertical synchronization determination circuit of a vertical synchronization circuit in a frequency division system.

（従来の技術） 分周方式による垂直同期再生の動作は、弱電界やゴー
ストにより外乱を受けた信号に対して性能を向上させる
為、nfH（ｎ≧２の整数、fH;水平周波数）の周波数のク
ロックを分周し、垂直同期信号を再生している。この分
周動作は、放送波などのfv＝（1/525）×2fH（fv;垂直
周波数）の関係を満たす標準信号を扱う時のみ正常な垂
直再生を行なうが、VTR（ビデオテープレコーダ）の特
殊再生等でえられるfv≠（1/525）×2fHの関係にある非
標準信号を扱う時には、正常な分周動作をすることがで
きない。このため到来する垂直同期検出信号により垂直
再生を行なう。以下、この標準信号に対する分周動作を
標準モード、非標準信号に対する動作を非標準モードを
いうことにする。(Prior art) The operation of the vertical synchronous reproduction by the frequency division method is performed at a frequency of nfH (an integer of n ≧ 2, fH; horizontal frequency) in order to improve the performance with respect to a signal disturbed by a weak electric field or a ghost. , And the vertical synchronization signal is reproduced. This frequency division operation performs normal vertical reproduction only when handling a standard signal that satisfies the relationship of fv = (1/525) × 2fH (fv; vertical frequency) such as a broadcast wave, but the VTR (video tape recorder) When dealing with a non-standard signal having a relationship of fv ≠ (1/525) × 2fH obtained by special reproduction or the like, a normal frequency division operation cannot be performed. Therefore, vertical reproduction is performed by the incoming vertical synchronization detection signal. Hereinafter, the frequency division operation for the standard signal is referred to as a standard mode, and the operation for a non-standard signal is referred to as a non-standard mode.

第９図はNTSC方式における従来のテレビジョン受像機
の分周方式による垂直同期回路の一具体例を示してい
る。FIG. 9 shows a specific example of a vertical synchronization circuit based on the frequency division method of a conventional television receiver in the NTSC system.

分周カウンタ100にはnfHの信号が導かれ、2fHの周波
数に分周される。2fHの信号は、垂直カウンタ101のクロ
ックとして用いられ、この垂直カウンタ101からは垂直
周期の再生が行われる。リセット回路102は、ナンドゲ
ート回路103とリセットセット（以下RSと記す）フリッ
プフロップ104から構成され、垂直カウンタ101が525番
地（2fH単位）になると、リセット信号109を出力し、52
5分周を行なう。比較パルス発生回路105は、ナンドゲー
ト回路106、107とRSフリップフロップ108からなり、モ
ード判定に必要な比較パルス110を出力する。ナンドゲ
ート回路106、107はそれぞれ508番地と516番地を検出す
るので、比較パルス110は、4TH（ＴH；水平周期）の幅
のウインドウとして機能する。モード判定回路111は、
到来する垂直同期検出信号112（Vp）と比較パルス110の
位相を比較し、モード信号113を出力する。モード信号1
13は、標準モードの場合には“L"、非標準モードの場合
には“H"となり、非標準モードの場合にはアンドゲート
回路115により引込み信号114が出力され、垂直カウンタ
101を512番地にセットする。垂直ドライブ信号VD（11
6）は、512番地で出力される。The signal of nfH is guided to the frequency division counter 100, and is divided into a frequency of 2fH. The signal of 2fH is used as a clock of the vertical counter 101, and the vertical counter 101 reproduces a vertical cycle. The reset circuit 102 includes a NAND gate circuit 103 and a reset set (hereinafter, referred to as RS) flip-flop 104, and outputs a reset signal 109 when the vertical counter 101 reaches an address 525 (2fH unit).
Perform frequency division by 5. The comparison pulse generation circuit 105 includes NAND gate circuits 106 and 107 and an RS flip-flop 108, and outputs a comparison pulse 110 necessary for mode determination. Since the NAND gate circuits 106 and 107 detect addresses 508 and 516, respectively, the comparison pulse 110 functions as a window having a width of 4TH (TH; horizontal cycle). The mode determination circuit 111
The phase of the incoming vertical synchronization detection signal 112 (Vp) and the comparison pulse 110 are compared, and a mode signal 113 is output. Mode signal 1
13 is “L” in the standard mode, “H” in the non-standard mode, and in the non-standard mode, the pull-in signal 114 is output by the AND gate circuit 115 and the vertical counter
Set 101 to 512. Vertical drive signal VD (11
6) is output at address 512.

モード判定回路111の判定方法は、多数あるが、基本
的な動作は比較パルス110の所定期間中に垂直同期検出
信号112（Vp）がある場合に標準モードと判定する方法
である。There are a number of determination methods of the mode determination circuit 111, but the basic operation is a method of determining the standard mode when the vertical synchronization detection signal 112 (Vp) is present during the predetermined period of the comparison pulse 110.

第10図は、標準信号が入力された時のモード判定回路
111の動作を説明するのに示した図である。図示の例で
は比較パルス110の所定期間中に垂直同期検出信号112
（Vp）が有るので、標準モードと判定する為、モード信
号113は“L"となり引込み信号114は出力されない。第11
図は、非標準信号が入力された時のモード判定回路の動
作を示しており、比較パルス110の外に垂直同期検出信
号112（Vp）があるので非標準モードと判定し、モード
信号113が“H"になり引込み信号114が出力される例であ
る。Fig. 10 shows the mode judgment circuit when a standard signal is input.
FIG. 111 is a diagram shown to explain the operation of step 111. In the illustrated example, during a predetermined period of the comparison pulse 110, the vertical synchronization detection signal 112
Since (Vp) exists, the mode signal 113 is set to “L” to determine the standard mode, and the pull-in signal 114 is not output. Eleventh
The figure shows the operation of the mode determination circuit when a non-standard signal is input. Since the vertical synchronization detection signal 112 (Vp) is present outside the comparison pulse 110, the mode is determined to be the non-standard mode. In this example, the signal becomes “H” and the pull-in signal 114 is output.

また非標準モード判定の条件として比較パルス110と
垂直同期検出信号112（Vp）の位相ずれの連続性を判定
しているものである。The continuity of the phase shift between the comparison pulse 110 and the vertical synchronization detection signal 112 (Vp) is determined as a condition for determining the non-standard mode.

（発明が解決しようとする問題点） 上記したように従来の分周方式による垂直同期回路の
基本的な考えは以下のようになっている。(Problems to be Solved by the Invention) As described above, the basic concept of the conventional vertical synchronization circuit based on the frequency division method is as follows.

NTSC方式の場合、 fv＝（1/525）・2fH の周波数関係を有する入力を標準モード入力とし、fv≠
（1/525）・2fHの入力を非標準モード入力として判定す
る。標準モード入力と判定されると、垂直カウンタ出力
（分周出力）から垂直同期を再生するように成されてお
り、非標準モード入力と判定されると到来した垂直同期
検出信号をトリガとして垂直同期を再生するように成さ
れている。In the case of the NTSC system, an input having a frequency relationship of fv = (1/525) · 2fH is set as a standard mode input, and fv ≠
The input of (1/525) 2fH is determined as a non-standard mode input. When it is determined that the input is the standard mode input, the vertical synchronization is reproduced from the vertical counter output (divided output), and when it is determined that the input is the non-standard mode input, the vertical synchronization detection signal which has arrived is used as a trigger to trigger the vertical synchronization. Is made to play.

しかしながら、従来の標準モードの判定 （fv＝（1/525）・2fHの判定）は、外乱により乱された
到来垂直同期信号により性能が劣化しないように考慮さ
れており、結果的には標準モードの判定を到来する垂直
同期信号の数個の平均値が fv＝（1/525）・2fHであるかどうかを判断することによ
り行なっている。However, the conventional standard mode determination (determination of fv = (1/525) · 2fH) is considered so that the performance is not degraded by the incoming vertical synchronization signal disturbed by disturbance. Is determined by judging whether or not the average value of several incoming vertical synchronization signals is fv = (1/525) · 2fH.

この結果は、従来の分周方式による垂直同期回路は、
一部のVTRの静止モードのように fv＝（1/525）・2fHと fv＝（1/525）・2fHとがフィールド毎に繰返すような場
合、平均的にはfv＝（1/525）・2fHであるが、個々の関
係はfv≠（1/525）・2fHであるノンインターレースの信
号に対して標準モードと判定することになる。This result shows that the vertical synchronization circuit based on the conventional frequency division method
When fv = (1/525) · 2fH and fv = (1/525) · 2fH are repeated for each field as in the static mode of some VTRs, fv = (1/525) on average 2fH, but the individual relationship is determined to be the standard mode for non-interlaced signals where fv ≠ (1/525) · 2fH.

このため、インターレースしない入力信号であるにも
かかわらず、再生側でノンインターレースするような再
生を行ない。ラインフリッカー等の問題が発生する。ま
たこの結果、垂直方向にぼけたような画像となり問題が
指摘されている。For this reason, even if the input signal is not interlaced, the reproduction is performed such that the reproduction side performs non-interlace. Problems such as line flicker occur. Further, as a result, an image is blurred in the vertical direction, and a problem is pointed out.

そこでこの発明は、従来の分周方式で問題であった fv＝（1/525＋α）・2fHと fv＝（1/525−α）・2fH （α≧１）とがフィールド毎に繰返すようなノンインタ
ーレースの入力信号に対しても、ラインフリッカ等の問
題を発生させないように垂直同期回路の動作を補償する
垂直同期判定回路を提供することを目的とする。Therefore, the present invention provides a non-linear filter in which fv = (1/525 + α) · 2fH and fv = (1 / 525−α) · 2fH (α ≧ 1), which are problems in the conventional frequency division method, are repeated for each field. It is an object of the present invention to provide a vertical synchronization determination circuit that compensates for the operation of a vertical synchronization circuit so as not to cause a problem such as line flicker for an interlace input signal.

［発明の構成］ （問題点を解決するための手段） この発明では、標準モード、非標準モードを判定する
ための比較パルスを含むタイミング信号（ＴN）を更に
発生させ、垂直カウンタのクロックとして2fHより高分
解能なパルスたとえば、8fHのパルスを用いて垂直カウ
ンタを動作させるようにする。そして標準モード動作
時、到来した垂直同期検出信号112（Vp）がノンインタ
ーレース信号であるか否かを垂直カウンタの番地とタイ
ミング信号（ＴN）により周期を検出し、ノンインター
レース信号であるか否かを判断する。この判定結果がノ
ンインターレース信号であると判定されると、標準モー
ドなっているモード信号を反転し、非標準モードに切換
え、非標準モード動作を行なうものである。[Structure of the Invention] (Means for Solving the Problems) In the present invention, a timing signal (TN) including a comparison pulse for determining the standard mode or the non-standard mode is further generated, and 2fH is used as the clock of the vertical counter. The vertical counter is operated using a higher resolution pulse, for example, a pulse of 8fH. At the time of the standard mode operation, whether or not the incoming vertical synchronization detection signal 112 (Vp) is a non-interlace signal is detected by detecting the period based on the address of the vertical counter and the timing signal (TN), and whether or not the signal is a non-interlace signal. Judge. If it is determined that the signal is a non-interlace signal, the mode signal in the standard mode is inverted, the mode is switched to the non-standard mode, and the non-standard mode operation is performed.

（作用） その結果、 fv＝（1/525＋α）・2fHと fv＝（1/525−α）・2fH （α≧１）とがフィールド毎に繰返すようなノンインタ
ーレースの入力信号に対しても、誤判定を行なうことな
く動作する。(Operation) As a result, even for a non-interlaced input signal in which fv = (1/525 + α) · 2fH and fv = (1 / 525−α) · 2fH (α ≧ 1) are repeated for each field, It operates without erroneous determination.

（実施例） 以下この発明の実施例を図面を参照して説明する。Embodiment An embodiment of the present invention will be described below with reference to the drawings.

第１図はこの発明の一実施例である。分周方式による
垂直信号発生の基本的な考え方は従来と同じてある。点
線で囲む部分は、この発明となる垂直同期判定回路400
をを示している。垂直カウンタ402は、第９図で示した
カウンタと同様な回路であり、8fH（fH;水平周波数）信
号401がクロックとして供給され、垂直周期動作を行な
う。垂直カウンタ402の出力403と到来垂直同期検出信号
112（Vp）はタイミング発生回路406に供給され、この回
路406は入力信号を用いて、新しく垂直検出信号407（Vp
n）を得る。垂直検出信号407は（Vpn）は、後述するノ
ンインターレース信号の判別パルス604（ＴN）と到来垂
直同期検出信号112（Vp）との論理積により得られる信
号であり、ノンインターレース入力信号の判別を行なう
ための信号である。FIG. 1 shows an embodiment of the present invention. The basic concept of vertical signal generation by the frequency division method is the same as that of the related art. A portion surrounded by a dotted line is a vertical synchronization determination circuit 400 according to the present invention.
Is shown. The vertical counter 402 is a circuit similar to the counter shown in FIG. 9, in which an 8fH (fH; horizontal frequency) signal 401 is supplied as a clock and performs a vertical cycle operation. Output 403 of vertical counter 402 and incoming vertical synchronization detection signal
112 (Vp) is supplied to a timing generation circuit 406, which uses an input signal to newly generate a vertical detection signal 407 (Vp
get n). The vertical detection signal 407 (Vpn) is a signal obtained by a logical product of a discrimination pulse 604 (TN) of a non-interlace signal described later and an incoming vertical synchronization detection signal 112 (Vp), and determines the non-interlace input signal. It is a signal to perform.

垂直カウンタ402の低位側の７ビット出力は404は、メ
モリ回路408に導かれており、垂直検出信号407（Vpn）
のタイミングで記憶される。即ち、このメモリ回路408
は、垂直検出信号407（Vpn）の発生位置を垂直カウンタ
402の番地に関係づけて記憶するもので、垂直検出信号4
07（Vpn）の発生位置を３個分（連続する３個分）記憶
できる。又、このメモリ動作は、垂直同期再生のモード
が標準モードの場合のみ動作する。垂直検出信号407（V
pn）の３個の発生位置情報409は、差分検出回路410に供
給されて、この回路では位置情報409を用いてフィール
ド間（連続するVpn間）の差の値と、フレーム間（１つ
おきのVpn間）の差の値が計算される。The low-order 7-bit output 404 of the vertical counter 402 is led to the memory circuit 408, and the vertical detection signal 407 (Vpn)
At the timing of. That is, the memory circuit 408
Sets the vertical detection signal 407 (Vpn) generation position to the vertical counter
This is stored in association with the address 402, and the vertical detection signal 4
07 (Vpn) generation positions can be stored for three (three consecutive). This memory operation operates only when the mode of the vertical synchronous reproduction is the standard mode. Vertical detection signal 407 (V
The three pieces of generated position information 409 of pn) are supplied to a difference detection circuit 410, which uses the position information 409 to calculate the difference between the fields (between successive Vpns) and the difference between the frames (every other Vpn). Is calculated.

差分検出回路410の出力411が差の値を示しており、こ
の差の値が零であれば２個の垂直検出信号407（Vpn）の
発生位置が一致していることである。差の値411は、判
定回路412に供給され、ノンインターレース信号である
か否かが判定される。判定結果413は積分回路414に供給
される。The output 411 of the difference detection circuit 410 indicates the value of the difference, and if the value of the difference is zero, it means that the positions where the two vertical detection signals 407 (Vpn) are generated coincide. The difference value 411 is supplied to a determination circuit 412, and it is determined whether or not the signal is a non-interlace signal. The judgment result 413 is supplied to the integration circuit 414.

積分回路414は、数垂直期間判定結果を積分し、積分
の結果ノンインターレース信号であると非標準モードＮ
発生回路416をセットする。非標準モードＮ発生回路416
には、モード信号113（第９図参照）も導かれており、
非標準モードＮ発生回路416がセットされているときに
はモード信号113を反転し、又非標準モードＮ発生回路4
16がリセットされているときはモード信号113をそのま
まモード信号417として出力する。The integration circuit 414 integrates the result of the determination in several vertical periods, and determines that the integration result indicates that the signal is a non-interlace signal in the non-standard mode N.
The generation circuit 416 is set. Non-standard mode N generation circuit 416
, A mode signal 113 (see FIG. 9) is also derived,
When the non-standard mode N generation circuit 416 is set, the mode signal 113 is inverted.
When 16 is reset, the mode signal 113 is output as it is as the mode signal 417.

今モード信号417が“H"になると、全体システムは非
標準モードの動作に切換えられ、毎回の到来垂直同期検
出信号112（Vp）で垂直カウンタ402をトリガする外部入
力同期モードとなる。When the mode signal 417 becomes “H”, the operation of the entire system is switched to the non-standard mode, and the external input synchronization mode is set in which the vertical counter 402 is triggered by the incoming vertical synchronization detection signal 112 (Vp) every time.

次に、上記した回路の各部を更に詳細に説明する。 Next, each part of the above-described circuit will be described in more detail.

第２図は垂直カウンタ402の具体的構成を示してい
る。このカウンタは、8fHのクロックを入力とする２段
のカウンタ501と、2fHのクロック（QH2）を入力とし、
１垂直期間カウントする10段カウンタ502とにより構成
される。各カウンタの各段はフリップフロップにより構
成されている。図中QH1 QH2 QV1 QV2 QV3 QV4 QV5の７
ビット信号404は、メモリ回路408に導かれる。FIG. 2 shows a specific configuration of the vertical counter 402. This counter has a two-stage counter 501 that receives a clock of 8fH and a clock (QH2) of 2fH,
It comprises a 10-stage counter 502 for counting one vertical period. Each stage of each counter is constituted by a flip-flop. QH1 QH2 QV1 QV2 QV3 QV4 QV5 7 in the figure
The bit signal 404 is guided to the memory circuit 408.

第３図は、タイミング発生回路406であり、本発明で
は重要な要素となる。FIG. 3 shows a timing generation circuit 406, which is an important element in the present invention.

垂直カウンタ402の所定出力は、ナンドゲート回路60
1、602に供給されその論理出力はRSフリップフロップ60
3のリセット、セット信号として用いられる。そしてこ
のRSフリップフロップ603の出力は、ノンインターレー
ス信号を検出するためのタイミングパルス604（ＴN）、
605（▲▼）として用いられる。The predetermined output of the vertical counter 402 is supplied to the NAND gate circuit 60.
1, its logical output supplied to 602 is RS flip-flop 60
3. Used as reset and set signals. The output of the RS flip-flop 603 is a timing pulse 604 (TN) for detecting a non-interlace signal,
605 (▲ ▼).

タイミングパルス604（ＴN）は、第６図に示すよう
に、モード判定用の比較パルス110の前後に4TH（ＴH；
水平周期）幅の広いパルスとして出力される。As shown in FIG. 6, the timing pulse 604 (TN) includes 4TH (TH; before and after the comparison pulse 110 for mode determination.
It is output as a wide pulse (horizontal period).

第６図は到来垂直同期検出信号112（Vp）と、垂直カ
ウンタ402の標準モードにおけるタイミングチャートを
示している。標準モードにおいて、位相ずれの場合、理
想的にな到来垂直同期検出信号112（Vp）で垂直カウン
タ402の512番地（2fHを単位とした場合）に位相を引込
む為、到来垂直同期検出信号112（Vp）と512番地は一致
する。一方、弱電界、ゴーストなどの外乱に対する性能
向上を図るため、標準モードでは到来垂直同期検出信号
112（Vp）の位相が比較パルス110（Tp）内にあれば許容
範囲として設計されている。従って、従来のノンインタ
ーレース信号入力は、標準モードの入力と判別がつかな
い。FIG. 6 shows an incoming vertical synchronization detection signal 112 (Vp) and a timing chart of the vertical counter 402 in the standard mode. In the standard mode, in the case of a phase shift, an ideal incoming vertical synchronization detection signal 112 (Vp) pulls the phase to the address 512 (in units of 2fH) of the vertical counter 402. Vp) coincides with address 512. On the other hand, in the standard mode, the incoming vertical synchronization detection signal
If the phase of 112 (Vp) is within the comparison pulse 110 (Tp), it is designed as an allowable range. Therefore, a conventional non-interlace signal input cannot be distinguished from a standard mode input.

従来のノンインターレース信号としては、 fv＝（1/525＋α）・2fHと fv＝（1/525−α）・2fH とがフィールド毎に繰返すようなノンインターレース信
号の内の、α＝１のものが存在しており、本発明の一実
施例は、１≦α≦７に対応できるように設計されてい
る。このため、比較パルス110（Tp）が、第６図に示す
ように、512番地を中心に2TH幅のパルスであるから、タ
イミングパルス604（ＴN）を512番地を中心に6THの幅の
パルスと考えれば良いことになる。これは到来垂直同期
検出信号112（Vp）が連続して比較パルス110（Tp）の外
にある場合に非標準モードと判定するシステムに対応す
る為で、連続性を考慮しない場合には、 ＴN＝Tp でよいことになる。As a conventional non-interlaced signal, a non-interlaced signal in which fv = (1/525 + α) · 2fH and fv = (1 / 525−α) · 2fH repeats for each field is α = 1. Present, one embodiment of the present invention is designed to support 1 ≦ α ≦ 7. Therefore, as shown in FIG. 6, the comparison pulse 110 (Tp) is a pulse having a width of 2TH around the address 512, and the timing pulse 604 (TN) is a pulse having a width of 6TH around the address 512. It is good to think. This corresponds to a system that determines the non-standard mode when the incoming vertical synchronization detection signal 112 (Vp) is continuously outside the comparison pulse 110 (Tp). If continuity is not considered, TN = Tp.

第３図に戻って説明するに、タイミングパルス604
（ＴN）と到来垂直同期検出信号112（Vp）との出力とし
て、垂直検出パルス407（Vpn）が得られる。垂直検出パ
ルス407（Vpn）は、４段のシフトレジスタ606に導か
れ、タイミング信号607（ΦQ1）、608（ΦQ2）、609
（ΦQ3）、610（ΦQ4）を得る。Returning to FIG. 3, the timing pulse 604
As an output of (TN) and the incoming vertical synchronization detection signal 112 (Vp), a vertical detection pulse 407 (Vpn) is obtained. The vertical detection pulse 407 (Vpn) is guided to the four-stage shift register 606, and the timing signals 607 (ΦQ1), 608 (ΦQ2), and 609
(ΦQ3) and 610 (ΦQ4).

第４図にはこの部分のタイムチャートを示している。
第３図中、タイミングパルス605（▲▼）と到来垂
直同期検出信号112（Vp）との論理出力、およびモード
信号113は、オア回路611に導かれ、後述するリセット信
号612（ＲN）を生成する。FIG. 4 shows a time chart of this part.
In FIG. 3, a logical output of a timing pulse 605 (▲) and an incoming vertical synchronization detection signal 112 (Vp) and a mode signal 113 are guided to an OR circuit 611 to generate a reset signal 612 (RN) to be described later. I do.

第５図は、ノンインターレース信号の判定を行なうメ
モリ回路408、差分検出回路410、判定回路412の具体例
を示している。FIG. 5 shows a specific example of a memory circuit 408, a difference detection circuit 410, and a determination circuit 412 which determine a non-interlace signal.

メモリ回路408には、垂直カウンタ402からの下位ビッ
トが導かれており、７ビットのＤ型ラッチ回路801に供
給される。ラッチ回路801には、クロックとして8fHが供
給されており、出力805は第４図に示すように、4fH単位
の垂直カウンタ402の番地をラッチしており、これを次
段のラッチ回路802に供給する。ラッチ回路802の出力80
6は、ラッチ回路803に供給されるとともに差分検出回路
410のセレクタ809のＡ入力に供給される。またラッチ回
路803の出力807は、ラッチ回路804に供給されるととも
に差分検出回路410のセレクタ809のＢ入力に供給され
る。ラッチ回路804の出力808は反転出力となっており、
差分検出回路410の加算器810に供給され、ここでセレク
タ809の出力との差分が検出される。ラッチ回路802、80
3、804のクロックとしては、垂直検出パルス407（Vpn）
が用いられ、この結果、垂直検出パルス407（Vpn）が発
生する直前の垂直カウンタ番地（ＴN）内での番地）が
各々ラッチ回路802、803、804に順次記憶されることに
なる。リセット信号612（ＲN）は、到来垂直同期検出信
号112（Vp）が（ＴN）外で発生された情報（Vp,▲
▼）信号および非標準モードを表わすモード信号113に
より発生され（第３図参照）、ラッチ回路802、803、80
4をリセットする。The lower bits from the vertical counter 402 are guided to the memory circuit 408, and are supplied to a 7-bit D-type latch circuit 801. The latch circuit 801 is supplied with 8fH as a clock, and the output 805 latches the address of the vertical counter 402 in units of 4fH, as shown in FIG. 4, and supplies this to the next-stage latch circuit 802. I do. Output 80 of latch circuit 802
6 is supplied to the latch circuit 803 and the difference detection circuit
It is supplied to the A input of the selector 809 of 410. The output 807 of the latch circuit 803 is supplied to the latch circuit 804 and to the B input of the selector 809 of the difference detection circuit 410. The output 808 of the latch circuit 804 is an inverted output,
The difference is supplied to the adder 810 of the difference detection circuit 410, where the difference from the output of the selector 809 is detected. Latch circuits 802, 80
3, 804 clock, vertical detection pulse 407 (Vpn)
As a result, the vertical counter address (TN) immediately before the generation of the vertical detection pulse 407 (Vpn) is sequentially stored in the latch circuits 802, 803, and 804, respectively. The reset signal 612 (RN) is the information (Vp, ▲) that the incoming vertical synchronization detection signal 112 (Vp) was generated outside (TN).
▼) Generated by a signal and a mode signal 113 representing a non-standard mode (see FIG. 3), and latch circuits 802, 803, 80
Reset 4.

ラッチ回路801、802、803の出力806、807は、セレク
タ809に供給され、セレクト信号607（ΦQ1）により選択
され、加算器810に供給されてラッチ回路804の出力808
との差分が検出される。Outputs 806 and 807 of the latch circuits 801, 802 and 803 are supplied to a selector 809, selected by a select signal 607 (ΦQ1), supplied to an adder 810, and output from the latch circuit 804.
Is detected.

セレクタ809は、セレクト信号607（ΦQ1）が“H"のと
きにはラッチ回路803の出力807を選択し、“L"のときに
はラッチ回路802の出力806を選択する。差分検出信号で
ある加算器810の出力811は、絶対値回路812により正の
値の差分検出信号813（Ｅ）となり、２つの比較器814、
815に導かれる。The selector 809 selects the output 807 of the latch circuit 803 when the select signal 607 (ΦQ1) is “H”, and selects the output 806 of the latch circuit 802 when it is “L”. The output 811 of the adder 810, which is the difference detection signal, becomes a difference detection signal 813 (E) of a positive value by the absolute value circuit 812, and the two comparators 814,
Guided to 815.

ここで、セレクト信号607（ΦQ1））が“H"の期間の
差分検出信号813はラッチ出力807と808の差分を検出し
ているため、フィールド間（連続した２つのVpn）の周
期の差を表わすことになり、タイミング信号608（ΦQ
2）が“H"の期間（このときΦQ1は“L"）の差分検出信
号813は、ラッチ出力806と808の差分を検出しているた
めフレーム間（１つおきのVpn）の周期の差を表わすこ
とになる。Here, since the difference detection signal 813 during the period when the select signal 607 (ΦQ1) is “H” detects the difference between the latch outputs 807 and 808, the difference in the period between the fields (two consecutive Vpns) is determined. And the timing signal 608 (ΦQ
Since the difference detection signal 813 in the period when 2) is “H” (ΦQ1 is “L” at this time) detects the difference between the latch outputs 806 and 808, the period difference between the frames (every other Vpn) Will be represented.

第７図は、垂直検出パルス407（Vpn）と垂直カウンタ
402の出力７ビットとの標準モードにおける理想タイミ
ングを示し、垂直カウンタ402からの出力QV5をサインビ
ットとして見た場合に、垂直カウンタ402の位相が図示
したように、 「…−10、−９…−１、０、＋１、…、＋８、＋９、
…」というふうに4fH単位の番地で表わされることを示
す。実際にラッチ回路802、803、804にラッチされてい
る垂直カウンタ402の番地は１番地前の値である。今、 fv＝（1/525）・2fHと fv＝（1/525）・2fHとがフィールド毎に繰返すようなノ
ンインターレース信号を考えると、フィールド間の周期
の差がＴH、フレーム間の周期の差が０と成るので、差
分検出信号813は、フィールド間の周期の差が４、フレ
ーム間の周期の差が０となる。本実施例では若干の許容
範囲を考えて、フィールド間では差分検出信号Ｅが、Ｅ
＞２の範囲にあり、フレーム間ではＥ＞２の範囲にある
入力に対してノンインターレース信号入力と考えること
にしている。FIG. 7 shows the vertical detection pulse 407 (Vpn) and the vertical counter
When the output QV5 from the vertical counter 402 is viewed as a sine bit, the phase of the vertical counter 402 is as shown in FIG. -1, 0, +1, ..., +8, +9,
… ”Indicates that it is represented by an address in 4fH units. The address of the vertical counter 402 actually latched by the latch circuits 802, 803, 804 is the value before the address. Now, considering a non-interlace signal in which fv = (1/525) · 2fH and fv = (1/525) · 2fH are repeated for each field, the difference between the periods between the fields is TH, and the period between the frames is Since the difference is 0, the difference detection signal 813 has a period difference of 4 between fields and a period difference of 0 between frames. In the present embodiment, the difference detection signal E is expressed as E
> 2, and between frames, E> 2 is considered as a non-interlace signal input.

この範囲は第５図に示すようにフィールド間で下限値
をrefF I（816）、フレーム間での上限をrefF I（817）
として任意に設定可能であるが、実施例においては上記
したようにrefF I（816）＝２、refF I（817）＝２と設
定した。As shown in FIG. 5, the lower limit of this range is refFI (816) between fields, and the upper limit is refFI (817) between frames.
Can be set arbitrarily, but in the embodiment, refFI (816) = 2 and refFI (817) = 2 as described above.

ここで、セレクト信号607（ΦQ1）が“H"の期間には
フィールド間の差分を表わす,E＞refF I（816）の検出
信号818が出力され、一方タイミング信号608（ΦQ2）が
“H"の期間にはフレーム間の差分を表わす,E＜refFR（8
17）の検出信号819が出力されるので、これらの信号
を、ラッチ回路820、821でそれぞれタイミング信号608
（ΦQ2）、690（ΦQ3）をクロックとしてラッチするよ
うにしている。Here, during the period when the select signal 607 (ΦQ1) is “H”, a detection signal 818 of E> refFI (816) representing the difference between fields is output, while the timing signal 608 (ΦQ2) is “H”. E <refFR (8
Since the detection signal 819 of 17) is output, these signals are output to the timing signals 608 by the latch circuits 820 and 821, respectively.
(ΦQ2) and 690 (ΦQ3) are latched as clocks.

従って、ラッチ回路820、821の出力822、823が同時に
“H"になるような時、即ち、ゲート回路824の出力が
“H"の時にはノンインターレース信号が入力されている
ことを示すことになる。Therefore, when the outputs 822 and 823 of the latch circuits 820 and 821 become "H" at the same time, that is, when the output of the gate circuit 824 is "H", it indicates that a non-interlace signal is input. .

ゲート回路825、826、827は、入力信号がノンインタ
ーレース信号であるものと判定したときには、第４図に
示したタイミング信号610（ΦQ4）を、クロクパルス829
（CKu）として導出し、入力信号がノンインターレース
信号でないものと判定したときには、クロックパルス82
8（CKd）として導出しする。When determining that the input signal is a non-interlace signal, the gate circuits 825, 826, and 827 change the timing signal 610 (ΦQ4) shown in FIG.
(CKu), and when it is determined that the input signal is not a non-interlace signal, the clock pulse 82
Derived as 8 (CKd).

第８図では、積分回路414と、非標準モードＮ発生回
路416を具体的に示している。FIG. 8 specifically shows the integration circuit 414 and the non-standard mode N generation circuit 416.

クロック829（CKu）、828（CKd）は、アップダウンカ
ウンタで構成される積分回路414に供給される。今、ノ
ンインターレース信号入力により、クロック829（CKu）
が連続して出力されているとすると、カウンタ1100は、
アップカウントを続けたその出力の負論理を得るゲート
回路1103の出力1105により非標準モードＮ発生フリップ
フロップ1107をセットする。また、信号1105は、アンド
ゲート回路1101に導かれており、カウンタ1100のオーバ
ーフローを防止する。一方、通常の標準モード入力で
は、クロック828（CKd）が連続して導出されており、カ
ウンタ1100はダウンカウントを続け、正論理のゲート回
路1104の出力によりフリップフロップ1107をリセット
し、ゲート回路1102を制御することになる。これにより
アンダーフローを防止する。カウンタ1100のリセット入
力には、前述した612（ＲN）が導かれている。フリップ
フロップ1107の出力1109がノンインターレース信号入力
の判定結果であり、モード信号113（第８図に示す）と
ゲート回路1108により、オア論理が取られ、非標準モー
ド入力であることを示す信号417を出力する。この信号4
17が“H"のときは垂直同期回路の全体システムは、非標
準モードの動作を行なうことになる。The clocks 829 (CKu) and 828 (CKd) are supplied to an integration circuit 414 composed of an up / down counter. Now, clock 829 (CKu) by non-interlace signal input
Is output continuously, the counter 1100
The non-standard mode N generation flip-flop 1107 is set by the output 1105 of the gate circuit 1103 that obtains the negative logic of the output whose count continues. The signal 1105 is guided to the AND gate circuit 1101 to prevent the counter 1100 from overflowing. On the other hand, in the normal standard mode input, the clock 828 (CKd) is continuously derived, the counter 1100 continues down counting, the flip-flop 1107 is reset by the output of the positive logic gate circuit 1104, and the gate circuit 1102 is reset. Will be controlled. This prevents underflow. The aforementioned 612 (RN) is guided to the reset input of the counter 1100. The output 1109 of the flip-flop 1107 is the result of the determination of the input of the non-interlace signal. The OR signal is taken by the mode signal 113 (shown in FIG. 8) and the gate circuit 1108 to indicate that the input is a non-standard mode input. Is output. This signal 4
When 17 is "H", the entire system of the vertical synchronization circuit operates in the non-standard mode.

上記は本発明の一実施例であるが、本発明はこれに限
らず種々の実施例が可能であることは勿論である。Although the above is one embodiment of the present invention, the present invention is not limited to this and, needless to say, various embodiments are possible.

［発明の効果］ 以上説明したようにこの発明によると、従来問題とな
っていたノンインターレースの入力信号を標準モード入
力として誤判定してしまうことがなくなる。又、弱電界
やゴーストなどの外乱により乱された信号を誤検出する
こともなく正確にノンインターレース信号を検出できる
ため、分周方式の利点である従来の標準モード入力に対
する外乱性能を劣化させる事なくノンインターレース走
査を行なわせるのに有効である。[Effects of the Invention] As described above, according to the present invention, a non-interlaced input signal, which has conventionally been a problem, is not erroneously determined as a standard mode input. In addition, since non-interlaced signals can be detected accurately without erroneously detecting signals disturbed by disturbances such as weak electric fields and ghosts, disturbance performance with respect to the conventional standard mode input, which is an advantage of the frequency division method, is deteriorated. This is effective for performing non-interlaced scanning.

【図面の簡単な説明】[Brief description of the drawings]

第１図はこの発明の一実施例を示すブロック図、第２図
はこの発明に必要なnfH周波数の分周信号を出力する垂
直カウンタ例を示す回路図、第３図は、この発明に関す
るタイミング発生回路の例を示す回路図、第４図は第３
図の回路の動作説明図、第５図はこの発明に関するメモ
リ回路、差分検出回路、判定回路の例を示す回路図、第
６図、第７図は、この発明の一実施例の動作を説明する
ための動作説明図、第８図はこの発明に関する積分回
路、非標準モードＮ発生回路の例を示す回路図、第９図
は分周方式による垂直同期回路の従来例を示す回路図、
第10図、第11図は従来の垂直同期モードの判定を行なう
ための動作説明に示した図である。 402……垂直カウンタ、406……タイミング発生回路、40
8……メモリ回路、410……差分検出回路、412……判定
回路、414……積分回路、416……非標準モードＮ発生回
路。FIG. 1 is a block diagram showing an embodiment of the present invention, FIG. 2 is a circuit diagram showing an example of a vertical counter for outputting a frequency-divided signal having an nfH frequency required for the present invention, and FIG. FIG. 4 is a circuit diagram showing an example of the generation circuit, and FIG.
5 is a circuit diagram showing an example of a memory circuit, a difference detection circuit, and a determination circuit according to the present invention, and FIGS. 6 and 7 illustrate the operation of an embodiment of the present invention. FIG. 8 is a circuit diagram showing an example of an integrating circuit and a non-standard mode N generating circuit according to the present invention, FIG. 9 is a circuit diagram showing a conventional example of a vertical synchronizing circuit using a frequency dividing method,
FIG. 10 and FIG. 11 are diagrams showing the operation for determining the conventional vertical synchronization mode. 402: Vertical counter, 406: Timing generation circuit, 40
8 Memory circuit, 410 Difference detection circuit, 412 Determination circuit, 414 Integration circuit, 416 Non-standard mode N generation circuit

Claims (1)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】nfH（ｎ≧２の整数、fH:水平周波数）の周
波数のクロックを得る手段と、nfH周波数クロックを分
周したクロックを１垂直期間分周することにより垂直同
期信号を再生する垂直カウンタと、 到来する垂直同期信号の検出信号と前記垂直カウンタよ
り出力される第１の基準位相パルスとを比較し、前記検
出信号がfV＝２×fH/N（fV:垂直周波数、N:走査線数）
の関係を満たす標準モード入力信号であるか否かを判定
して判定結果に従ってモード信号を発生し、このモード
信号に従って前記垂直カウンタを制御する手段を具備し
た分周方式における垂直同期判定回路において、 前記第１の基準位相パルスを期間的に含む第２の基準位
相パルスを設け、前記モード信号が前記標準モードを示
す場合に、前記第２の基準位相パルスと前記検出信号の
論理積パルスに従って前記垂直カウンタの複数の低位ビ
ット出力を複数回数メモリするメモリ回路と、 前記メモリ回路の出力の差分を計算し、到来する前記検
出信号の垂直同期ごとの周期差を算出する第１の差分検
出回路と、 到来する前記検出信号の１つおきの垂直同期の周期の周
期差を算出する第２の差分検出回路と、 前記第１の差分検出回路の出力である第１の差分値およ
び前記第２の差分検出回路の出力である第２の差分値が
それぞれ所定の値である場合に判定信号を発生する手段
と、 前記判定信号を積分する積分手段とを有し、 前記積分手段の積分結果により前記検出信号が２つの同
期である2fH/（Ｎ−α）および2fH/（Ｎ＋α）（α：整
数）を有することを検出する垂直同期判定回路。1. A means for obtaining a clock having a frequency of nfH (n ≧ 2, an integer of fH: horizontal frequency), and reproducing a vertical synchronization signal by dividing a clock obtained by dividing the nfH frequency clock by one vertical period. A vertical counter compares a detection signal of an incoming vertical synchronization signal with a first reference phase pulse output from the vertical counter, and determines that the detection signal is fV = 2 × fH / N (fV: vertical frequency, N: Number of scanning lines)
In the vertical synchronization determination circuit in the frequency division method, which determines whether or not the standard mode input signal satisfies the relationship, generates a mode signal according to the determination result, and includes means for controlling the vertical counter according to the mode signal. Providing a second reference phase pulse including the first reference phase pulse periodically, wherein the mode signal indicates the standard mode, and the second reference phase pulse and the detection signal are logically ANDed according to the AND pulse. A memory circuit that stores a plurality of low-order bit outputs of the vertical counter a plurality of times, a first difference detection circuit that calculates a difference between outputs of the memory circuit, and calculates a period difference for each vertical synchronization of the incoming detection signal; A second difference detection circuit that calculates a period difference between every other vertical synchronization period of the detection signal that arrives, and an output of the first difference detection circuit. Means for generating a determination signal when the first difference value and the second difference value output from the second difference detection circuit are predetermined values, and integration means for integrating the determination signal. A vertical synchronization determination circuit for detecting that the detection signal has two synchronizations of 2fH / (N−α) and 2fH / (N + α) (α: integer) based on an integration result of the integration means.