JPH04109865A - 定電流出力回路 - Google Patents
定電流出力回路Info
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- JPH04109865A JPH04109865A JP22711790A JP22711790A JPH04109865A JP H04109865 A JPH04109865 A JP H04109865A JP 22711790 A JP22711790 A JP 22711790A JP 22711790 A JP22711790 A JP 22711790A JP H04109865 A JPH04109865 A JP H04109865A
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- circuit
- transformer
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- 238000009499 grossing Methods 0.000 claims description 6
- 238000004804 winding Methods 0.000 description 18
- 239000003990 capacitor Substances 0.000 description 14
- 238000010586 diagram Methods 0.000 description 10
- 238000001514 detection method Methods 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
Landscapes
- Control Of Voltage And Current In General (AREA)
- Dc-Dc Converters (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野ン
本発明は定電流出力回路に関し、更に詳しくは、損失の
改善に関する。
改善に関する。
〈従来の技術〉
第5図は従来の定電流出力回路の一例を示す回路図であ
る。図において、直流電源1のプラス端子はトランス2
の1次巻線の一端に接続され、マイナス端子はスイッチ
ング素子として用いるFET3を介してトランス2の1
次巻線の他端に接続されていて、フォワード型のスイッ
チング電源を構成している。トランス2の2次巻線の一
端にはダイオード4のアノードが接続され、他端にはコ
ンデンサ5を介してダイオード4のカソードが接続され
ている。ダイオード4のカソードとコンデンサの接続点
にはトランジスタ6のコレクタが接続されている。トラ
ンジスタ6のエミッタには負荷7の一端が接続されてい
る。負荷7の他端は抵抗8を介してトランス2の2次巻
線とコンデンサ5の接続点に接続されている。トランジ
スタ6のベースには演算増幅器9の出力端子が接続され
、該演算増幅器9の反転入力端子には負荷7と抵抗8の
接続点が接続され、非反転入力端子には可変直流電源1
0のプラス端子か接続されている。該可変直流電源10
のマイナス端子はトランス2の2次巻線とコンデンサ5
と抵抗8の接続点に接続されている。ここで、破線で囲
まれたトランジスタ6、抵抗8.演算増幅器9及び可変
直流電源10は、シリースレギュレータを用いて定電流
■。
る。図において、直流電源1のプラス端子はトランス2
の1次巻線の一端に接続され、マイナス端子はスイッチ
ング素子として用いるFET3を介してトランス2の1
次巻線の他端に接続されていて、フォワード型のスイッ
チング電源を構成している。トランス2の2次巻線の一
端にはダイオード4のアノードが接続され、他端にはコ
ンデンサ5を介してダイオード4のカソードが接続され
ている。ダイオード4のカソードとコンデンサの接続点
にはトランジスタ6のコレクタが接続されている。トラ
ンジスタ6のエミッタには負荷7の一端が接続されてい
る。負荷7の他端は抵抗8を介してトランス2の2次巻
線とコンデンサ5の接続点に接続されている。トランジ
スタ6のベースには演算増幅器9の出力端子が接続され
、該演算増幅器9の反転入力端子には負荷7と抵抗8の
接続点が接続され、非反転入力端子には可変直流電源1
0のプラス端子か接続されている。該可変直流電源10
のマイナス端子はトランス2の2次巻線とコンデンサ5
と抵抗8の接続点に接続されている。ここで、破線で囲
まれたトランジスタ6、抵抗8.演算増幅器9及び可変
直流電源10は、シリースレギュレータを用いて定電流
■。
を出力する定電流源回路を構成している。
ところで、このような回路のトランジスタ6ての損失W
Q+は、定電流源回路の入力電圧を■0、出力電圧を■
。、負荷7に流れる電流をI。とすると、 Wo、−(V、−Vo)x I。
Q+は、定電流源回路の入力電圧を■0、出力電圧を■
。、負荷7に流れる電流をI。とすると、 Wo、−(V、−Vo)x I。
になる。
〈発明が解決しようとする課題〉
しかし、この式から明らかなように、出力電圧■oが低
い(負荷7側の動作電圧または動作インピーダンスが低
い)場合にはトランジスタ6の損失W0.が大きくなっ
てしまい、回路の放熱冷却に留意しなければならない。
い(負荷7側の動作電圧または動作インピーダンスが低
い)場合にはトランジスタ6の損失W0.が大きくなっ
てしまい、回路の放熱冷却に留意しなければならない。
また、該回路への電源供給にあたっては負荷7のレンジ
に対応するために高い電圧を発生させなければならす、
有効なパワーは少なくても大容量の電源が必要になる。
に対応するために高い電圧を発生させなければならす、
有効なパワーは少なくても大容量の電源が必要になる。
本発明はこのような点に着目してなされたものであり、
その目的は、損失が少なく、電源の電力容量か小さくで
きる定電流出力回路を提供することにある。
その目的は、損失が少なく、電源の電力容量か小さくで
きる定電流出力回路を提供することにある。
く課題を解決するための手段〉
上記課題を解決する本発明は、
トランスを介して出力を供給するスイ・ソチング型の供
給電源と、 該供給電源の出力を整流する整流素子と、該整流素子の
出力信号をチョッピングするチョッピング素子と、 該チョッピング素子の出力を整流平滑する整流平滑回路
と、 該整流平滑回路の出力電流を電圧に変換する電流電圧変
換回路と、 該電流電圧変換回路の出力電圧と可変基準電圧が等しく
なるように前記チョッピング素子の動作を制御するチョ
ッピング制御回路、 とて構成されたことを特徴とするものである。
給電源と、 該供給電源の出力を整流する整流素子と、該整流素子の
出力信号をチョッピングするチョッピング素子と、 該チョッピング素子の出力を整流平滑する整流平滑回路
と、 該整流平滑回路の出力電流を電圧に変換する電流電圧変
換回路と、 該電流電圧変換回路の出力電圧と可変基準電圧が等しく
なるように前記チョッピング素子の動作を制御するチョ
ッピング制御回路、 とて構成されたことを特徴とするものである。
〈作用〉
本発明の定電流出力回路において、チョッピング素子は
、その出力電流に対応する電圧が可変設定される基準電
圧と等しくなるようにオン時間が制御される。
、その出力電流に対応する電圧が可変設定される基準電
圧と等しくなるようにオン時間が制御される。
〈実施例〉
以下、図面を参照して本発明の実施例を詳細に説明する
。
。
第1図は本発明の一実施例を示す回路図であり、第5図
と共通の部分には同一の符号を付けてそれらの再説明は
省略する。図において、トランス3はフライバックコン
バータを構成するように接続されている。トランス3の
2次巻線の一端にはダイオード11のアノードが接続さ
れ、該ダイオード11のカソードには抵抗12と13の
直列回路の一端及びダイオード11の出力パルス電圧を
チョッピングするチョッピング素子として用いるFET
14のソースが接続されている。FET14のドレイン
には平滑用のコンデンサ15の一端および負荷7の一端
が接続されている。負荷7の他端は電流検出抵抗として
用いる抵抗16を介してトランス302次巻線の他端と
抵抗12と13の直列回路の他端とコンデンサ15の他
端の接続点に接続されている。FET14のゲートには
抵抗17と18の直列回路の一端が接続されている。
と共通の部分には同一の符号を付けてそれらの再説明は
省略する。図において、トランス3はフライバックコン
バータを構成するように接続されている。トランス3の
2次巻線の一端にはダイオード11のアノードが接続さ
れ、該ダイオード11のカソードには抵抗12と13の
直列回路の一端及びダイオード11の出力パルス電圧を
チョッピングするチョッピング素子として用いるFET
14のソースが接続されている。FET14のドレイン
には平滑用のコンデンサ15の一端および負荷7の一端
が接続されている。負荷7の他端は電流検出抵抗として
用いる抵抗16を介してトランス302次巻線の他端と
抵抗12と13の直列回路の他端とコンデンサ15の他
端の接続点に接続されている。FET14のゲートには
抵抗17と18の直列回路の一端が接続されている。
該抵抗17と18の直列回路の他端には電圧端子が接続
されている。これら抵抗17と18の接続点にはトラン
ジスタ19のコレクタが接続されている。トランジスタ
19のエミッタはトランス3の2次巻線の他端に接続さ
れ、ベースは抵抗20を介してトランス3の2次巻線の
他端に接続されるとともに抵抗21を介してパルス幅変
調(PWM)制御回路22の出力端子に接続されている
。
されている。これら抵抗17と18の接続点にはトラン
ジスタ19のコレクタが接続されている。トランジスタ
19のエミッタはトランス3の2次巻線の他端に接続さ
れ、ベースは抵抗20を介してトランス3の2次巻線の
他端に接続されるとともに抵抗21を介してパルス幅変
調(PWM)制御回路22の出力端子に接続されている
。
これら抵抗17.18,20.21及びトランジスタ1
9はFET14のゲートを駆動するためのバイアス駆動
回路を構成している。PWM制御回路22には抵抗16
の両端が接続されるとともに可変基準電圧源23が接続
され、更にのこぎり波発生回路24の出力端子か接続さ
れている。該のこぎり波発生回路24には抵抗12と1
3の接続点が接続されている。
9はFET14のゲートを駆動するためのバイアス駆動
回路を構成している。PWM制御回路22には抵抗16
の両端が接続されるとともに可変基準電圧源23が接続
され、更にのこぎり波発生回路24の出力端子か接続さ
れている。該のこぎり波発生回路24には抵抗12と1
3の接続点が接続されている。
このように構成された回路の動作を第2図の波形図を用
いて説明する。
いて説明する。
FET2は(A)に示すケート制御信号e1□によりス
イッチング駆動され、トランス3の2次側に(B)のよ
うなパルス電圧e。を発生させる。
イッチング駆動され、トランス3の2次側に(B)のよ
うなパルス電圧e。を発生させる。
該パルス電圧e。はダイオード11て整流された後抵抗
12.13で分圧されて(C)のようなパルス電圧e。
12.13で分圧されて(C)のようなパルス電圧e。
゛に変換される。該パルス電圧e。
′はのこぎり波発生回路24に入力され、(D)に示す
ようなのこぎり波信号f1として出力される。該のこぎ
り波信号f1の周波数及び位相はパルス電圧e。に同期
している。一方、PWM制御回路22には負荷7に供給
される電流■。が抵抗16(R3)で電圧(■o−R3
)に変換されて加えられる。該PWM制御回路22は出
力電流I。に対応した電圧I。−R3と任意に設定され
る基準電圧V v e lを比較し、(D)に示すよう
なそれらの誤差電圧VFRを内部で生成する。そして、
更にのこぎり波信号f1と誤差電圧VFRを内部で比較
してパルス信号を抵抗21を介してゲートバイアス駆動
回路を構成するトランジスタ19のベースに出力する。
ようなのこぎり波信号f1として出力される。該のこぎ
り波信号f1の周波数及び位相はパルス電圧e。に同期
している。一方、PWM制御回路22には負荷7に供給
される電流■。が抵抗16(R3)で電圧(■o−R3
)に変換されて加えられる。該PWM制御回路22は出
力電流I。に対応した電圧I。−R3と任意に設定され
る基準電圧V v e lを比較し、(D)に示すよう
なそれらの誤差電圧VFRを内部で生成する。そして、
更にのこぎり波信号f1と誤差電圧VFRを内部で比較
してパルス信号を抵抗21を介してゲートバイアス駆動
回路を構成するトランジスタ19のベースに出力する。
トランジスタ19は(E)のようなゲート制御信号eg
2を生成してFET14のゲートに入力する。FET1
4はゲート制御信号eg2てスイッチング駆動されてダ
イオ−トコ1で整流されたパルス信号をチョッピングし
、定電流I。となる(F)のような電圧V。2を生成す
る。該電圧■。2は基準電圧V、や、を変化させること
により変化することになり、出力定電流IOも変化させ
ることができる。
2を生成してFET14のゲートに入力する。FET1
4はゲート制御信号eg2てスイッチング駆動されてダ
イオ−トコ1で整流されたパルス信号をチョッピングし
、定電流I。となる(F)のような電圧V。2を生成す
る。該電圧■。2は基準電圧V、や、を変化させること
により変化することになり、出力定電流IOも変化させ
ることができる。
このように構成することにより、FET14はスイッチ
ング素子として動作することから、該FET14での損
失はスイッチング損失とオン抵抗のみの損失になり、従
来のシリーズレギュレータの場合の損失に比べて大幅に
低減される。
ング素子として動作することから、該FET14での損
失はスイッチング損失とオン抵抗のみの損失になり、従
来のシリーズレギュレータの場合の損失に比べて大幅に
低減される。
また、FET14とコンデンサ15は降圧型のスイッチ
ングレギュレータを構成しているので、トランス3から
はV02・Ioに相当する電力を供給すればよく、トラ
ンス3を持つフライバックコンバータの電力容量もシリ
ーズレギュレータ方式に比べて小さくてきる。
ングレギュレータを構成しているので、トランス3から
はV02・Ioに相当する電力を供給すればよく、トラ
ンス3を持つフライバックコンバータの電力容量もシリ
ーズレギュレータ方式に比べて小さくてきる。
更に、FET14のスイッチングのタイミングはトラン
ス3を持つフライバックコンバータと同期していること
から、リップルの変動やリップルノイズも低減されるこ
とになる。
ス3を持つフライバックコンバータと同期していること
から、リップルの変動やリップルノイズも低減されるこ
とになる。
第3図は本発明の他の実施例を示す回路図であり、第1
図と共通の部分には同一の符号を付けてそれらの再説明
は省略する。図において、トランス3はフォワードコン
バータを構成するように接続されている。ダイオード4
のカソードにはダイオード25のカソードとチョークコ
イル26の一端が接続され、チョークコイル26の他端
にはコンデンサ5の一端が接続されている。トランス3
の2次巻線の他端にはダイオード25のアノード及びコ
ンデンサ5の他端が接続されている。ダイオード4,2
5のカソードとチョークコイル26の接続点には抵抗1
2と13の直列回路の一端及びダイオード4の出力パル
ス電圧をチョッピングするチョッピング素子として用い
るFET14のソースが接続されている。FET14の
ドレインには電流検出用のトランス27の1次巻線の一
端及びトランス28の2次巻線の一端が接続されている
。FET14のゲートにはゲート駆動回路29が接続さ
れ、該ゲート駆動回路29には絶縁用のパルストランス
28の2次巻線の他端が接続されている。トランス27
の1次巻線の他端には整流用のダイオード300カソー
ドが接続されるとともに平滑用のチョークコイル31を
介してコンデンサ15の一端および負荷7の一端が接続
されている。負荷7の他端はトランス3の2次巻線の他
端と抵抗12と13の直列回路の他端とコンデンサ15
の他端とダイオード30のアノードの接続点に接続され
ている。トランス27の2次巻線と並列にコンデンサ3
2及び抵抗33が接続されている。該抵抗33の一端は
接地され、他端はコンパレータとして用いられる演算増
幅器34の非反転入力端子に接続されている。該演算増
幅器34の反転入力端子には可変基準電圧源23が接続
され、出力端子にはラッチとして用いられるフリップフ
ロップ35のR端子が接続されている。該フリップフロ
ップ35のS端子には抵抗12と13の接続点か接続さ
れ、Q端子にはパルス駆動回路36が接続されている。
図と共通の部分には同一の符号を付けてそれらの再説明
は省略する。図において、トランス3はフォワードコン
バータを構成するように接続されている。ダイオード4
のカソードにはダイオード25のカソードとチョークコ
イル26の一端が接続され、チョークコイル26の他端
にはコンデンサ5の一端が接続されている。トランス3
の2次巻線の他端にはダイオード25のアノード及びコ
ンデンサ5の他端が接続されている。ダイオード4,2
5のカソードとチョークコイル26の接続点には抵抗1
2と13の直列回路の一端及びダイオード4の出力パル
ス電圧をチョッピングするチョッピング素子として用い
るFET14のソースが接続されている。FET14の
ドレインには電流検出用のトランス27の1次巻線の一
端及びトランス28の2次巻線の一端が接続されている
。FET14のゲートにはゲート駆動回路29が接続さ
れ、該ゲート駆動回路29には絶縁用のパルストランス
28の2次巻線の他端が接続されている。トランス27
の1次巻線の他端には整流用のダイオード300カソー
ドが接続されるとともに平滑用のチョークコイル31を
介してコンデンサ15の一端および負荷7の一端が接続
されている。負荷7の他端はトランス3の2次巻線の他
端と抵抗12と13の直列回路の他端とコンデンサ15
の他端とダイオード30のアノードの接続点に接続され
ている。トランス27の2次巻線と並列にコンデンサ3
2及び抵抗33が接続されている。該抵抗33の一端は
接地され、他端はコンパレータとして用いられる演算増
幅器34の非反転入力端子に接続されている。該演算増
幅器34の反転入力端子には可変基準電圧源23が接続
され、出力端子にはラッチとして用いられるフリップフ
ロップ35のR端子が接続されている。該フリップフロ
ップ35のS端子には抵抗12と13の接続点か接続さ
れ、Q端子にはパルス駆動回路36が接続されている。
該パルス駆動回路36はパルストランス28の1次巻線
の一端に接続され、パルストランス28の1次巻線の他
端は抵抗37を介してプルアップ用の電源端子に接続さ
れている。
の一端に接続され、パルストランス28の1次巻線の他
端は抵抗37を介してプルアップ用の電源端子に接続さ
れている。
このように構成された回路の動作を第4図の波形図を用
いて説明する。
いて説明する。
FET2は(A)に示すゲート制御信号ezlによりス
イッチング駆動され、トランス3の2次側に(B)のよ
うなパルス電圧e。を発生させる。
イッチング駆動され、トランス3の2次側に(B)のよ
うなパルス電圧e。を発生させる。
該パルス電圧e。はダイオード4て整流された後抵抗1
2.13で分圧されて(C)のようなパルス電圧e。′
に変換される。該パルス電圧e。
2.13で分圧されて(C)のようなパルス電圧e。′
に変換される。該パルス電圧e。
はフリップフロップ35のS端子に人力されてフリップ
フロップ35の出力Qをセットする。これによりパルス
駆動回路36が駆動され、パルストランス28及びゲー
ト駆動回路29を経てFET14のケートに入力される
ケート制御信号et2か(F)に示すように立ち上がり
、FET]4はオンになる。FET14がオンになると
、チョークコイル31に流れる電流I2は(G)に示す
ように増加しはしめる。該電流I2の値はトランス27
て検出されて抵抗33により(D)に示すような電圧e
4の波形に変換され、演算増幅器34に人力されて基準
電圧V v e lと比較される。演算増幅器34はe
4 >Vvetを検出することによって(E)に示すよ
うな検出信号eeをフリップフロップ35のR端子に出
力してフリップフロップ35のQ出力をリセットする。
フロップ35の出力Qをセットする。これによりパルス
駆動回路36が駆動され、パルストランス28及びゲー
ト駆動回路29を経てFET14のケートに入力される
ケート制御信号et2か(F)に示すように立ち上がり
、FET]4はオンになる。FET14がオンになると
、チョークコイル31に流れる電流I2は(G)に示す
ように増加しはしめる。該電流I2の値はトランス27
て検出されて抵抗33により(D)に示すような電圧e
4の波形に変換され、演算増幅器34に人力されて基準
電圧V v e lと比較される。演算増幅器34はe
4 >Vvetを検出することによって(E)に示すよ
うな検出信号eeをフリップフロップ35のR端子に出
力してフリップフロップ35のQ出力をリセットする。
これにより、パルス駆動回路36はオフになってゲート
制御信号e、2は(F)に示すように立ち下がり、FE
T14はオフになる。FET14がオフになるとチョー
クコイル31に流れる電流I2もオフになる。
制御信号e、2は(F)に示すように立ち下がり、FE
T14はオフになる。FET14がオフになるとチョー
クコイル31に流れる電流I2もオフになる。
ここで、電圧e4のピーク値を規定するようにFET1
4はスイッチングされるので、チョークコイル31の出
力電流I2は定電流化されることになる。なお、リップ
ル成分はコンデンサ15で平滑化される。そして、電圧
e4は基準電圧V re、を変化させることにより変化
することになり、出力定電流I2も変化させることがで
きる。
4はスイッチングされるので、チョークコイル31の出
力電流I2は定電流化されることになる。なお、リップ
ル成分はコンデンサ15で平滑化される。そして、電圧
e4は基準電圧V re、を変化させることにより変化
することになり、出力定電流I2も変化させることがで
きる。
このように構成することにより、第1図の構成と同様の
効果が得られるとともに、加えて、第1図ののこぎり波
発生回路のような波形変換回路が不要になり、全体の回
路構成を第1図よりも簡単にできる。
効果が得られるとともに、加えて、第1図ののこぎり波
発生回路のような波形変換回路が不要になり、全体の回
路構成を第1図よりも簡単にできる。
〈発明の効果〉
以上詳細に説明したように、本発明によれば、損失が少
なく、電源の電力容量が小さくできる定電流出力回路を
提供することができる。
なく、電源の電力容量が小さくできる定電流出力回路を
提供することができる。
第1図は本発明の一実施例を示すブロック図、第2図は
第1図の動作を説明する波形図、第3図は本発明の他の
実施例を示すブロック図、第4図は第3図の動作を説明
する波形図、第5図は従来の定電流出力回路の一例を示
すブロック図である。 1・・・直流電源 3・・・トランス4.11.3
0・・・ダイオード 2.14・・・スイッチング素子(F E T)5.1
5・・・コンデンサ 7・・・負荷 22・・・PWM制御回路 24・・・のこぎり波発生回路 27・・・電流検出トランス 28・・・パルストランス 29・・・ゲート駆動回路 34・・・演算増幅器(コンパレータ)35・・・フリ
ップフロップ 36・・・パルス駆動回路
第1図の動作を説明する波形図、第3図は本発明の他の
実施例を示すブロック図、第4図は第3図の動作を説明
する波形図、第5図は従来の定電流出力回路の一例を示
すブロック図である。 1・・・直流電源 3・・・トランス4.11.3
0・・・ダイオード 2.14・・・スイッチング素子(F E T)5.1
5・・・コンデンサ 7・・・負荷 22・・・PWM制御回路 24・・・のこぎり波発生回路 27・・・電流検出トランス 28・・・パルストランス 29・・・ゲート駆動回路 34・・・演算増幅器(コンパレータ)35・・・フリ
ップフロップ 36・・・パルス駆動回路
Claims (1)
- 【特許請求の範囲】 トランスを介して出力を供給するスイッチング型の供給
電源と、 該供給電源の出力を整流する整流素子と、 該整流素子の出力信号をチョッピングするチョッピング
素子と、 該チョッピング素子の出力を整流平滑する整流平滑回路
と、 該整流平滑回路の出力電流を電圧に変換する電流電圧変
換回路と、 該電流電圧変換回路の出力電圧と可変基準電圧が等しく
なるように前記チョッピング素子の動作を制御するチョ
ッピング制御回路、 とで構成されたことを特徴とする定電流出力回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22711790A JPH04109865A (ja) | 1990-08-29 | 1990-08-29 | 定電流出力回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22711790A JPH04109865A (ja) | 1990-08-29 | 1990-08-29 | 定電流出力回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04109865A true JPH04109865A (ja) | 1992-04-10 |
Family
ID=16855747
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP22711790A Pending JPH04109865A (ja) | 1990-08-29 | 1990-08-29 | 定電流出力回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04109865A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013162564A (ja) * | 2012-02-02 | 2013-08-19 | Mitsubishi Electric Corp | Pwm方式電流出力装置 |
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1990
- 1990-08-29 JP JP22711790A patent/JPH04109865A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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JP2013162564A (ja) * | 2012-02-02 | 2013-08-19 | Mitsubishi Electric Corp | Pwm方式電流出力装置 |
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