JPH04109865A

JPH04109865A - 定電流出力回路

Info

Publication number: JPH04109865A
Application number: JP22711790A
Authority: JP
Inventors: Chuji Akiyama; 忠次秋山; Toshiki Okuzumi; 奥住　俊樹
Original assignee: Yokogawa Electric Corp
Current assignee: Yokogawa Electric Corp
Priority date: 1990-08-29
Filing date: 1990-08-29
Publication date: 1992-04-10

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〈産業上の利用分野ン本発明は定電流出力回路に関し、更に詳しくは、損失の
改善に関する。

〈従来の技術〉第５図は従来の定電流出力回路の一例を示す回路図であ
る。図において、直流電源１のプラス端子はトランス２
の１次巻線の一端に接続され、マイナス端子はスイッチ
ング素子として用いるＦＥＴ３を介してトランス２の１
次巻線の他端に接続されていて、フォワード型のスイッ
チング電源を構成している。トランス２の２次巻線の一
端にはダイオード４のアノードが接続され、他端にはコ
ンデンサ５を介してダイオード４のカソードが接続され
ている。ダイオード４のカソードとコンデンサの接続点
にはトランジスタ６のコレクタが接続されている。トラ
ンジスタ６のエミッタには負荷７の一端が接続されてい
る。負荷７の他端は抵抗８を介してトランス２の２次巻
線とコンデンサ５の接続点に接続されている。トランジ
スタ６のベースには演算増幅器９の出力端子が接続され
、該演算増幅器９の反転入力端子には負荷７と抵抗８の
接続点が接続され、非反転入力端子には可変直流電源１
０のプラス端子か接続されている。該可変直流電源１０
のマイナス端子はトランス２の２次巻線とコンデンサ５
と抵抗８の接続点に接続されている。ここで、破線で囲
まれたトランジスタ６、抵抗８．演算増幅器９及び可変
直流電源１０は、シリースレギュレータを用いて定電流
■。

を出力する定電流源回路を構成している。

ところで、このような回路のトランジスタ６ての損失Ｗ
Ｑ＋は、定電流源回路の入力電圧を■０、出力電圧を■
。、負荷７に流れる電流をＩ。とすると、Ｗｏ、−（Ｖ、−Ｖｏ）ｘ　Ｉ。

になる。

〈発明が解決しようとする課題〉しかし、この式から明らかなように、出力電圧■ｏが低
い（負荷７側の動作電圧または動作インピーダンスが低
い）場合にはトランジスタ６の損失Ｗ０．が大きくなっ
てしまい、回路の放熱冷却に留意しなければならない。

また、該回路への電源供給にあたっては負荷７のレンジ
に対応するために高い電圧を発生させなければならす、
有効なパワーは少なくても大容量の電源が必要になる。

本発明はこのような点に着目してなされたものであり、
その目的は、損失が少なく、電源の電力容量か小さくで
きる定電流出力回路を提供することにある。

く課題を解決するための手段〉上記課題を解決する本発明は、トランスを介して出力を供給するスイ・ソチング型の供
給電源と、該供給電源の出力を整流する整流素子と、該整流素子の
出力信号をチョッピングするチョッピング素子と、該チョッピング素子の出力を整流平滑する整流平滑回路
と、該整流平滑回路の出力電流を電圧に変換する電流電圧変
換回路と、該電流電圧変換回路の出力電圧と可変基準電圧が等しく
なるように前記チョッピング素子の動作を制御するチョ
ッピング制御回路、とて構成されたことを特徴とするものである。

〈作用〉本発明の定電流出力回路において、チョッピング素子は
、その出力電流に対応する電圧が可変設定される基準電
圧と等しくなるようにオン時間が制御される。

〈実施例〉以下、図面を参照して本発明の実施例を詳細に説明する
。

第１図は本発明の一実施例を示す回路図であり、第５図
と共通の部分には同一の符号を付けてそれらの再説明は
省略する。図において、トランス３はフライバックコン
バータを構成するように接続されている。トランス３の
２次巻線の一端にはダイオード１１のアノードが接続さ
れ、該ダイオード１１のカソードには抵抗１２と１３の
直列回路の一端及びダイオード１１の出力パルス電圧を
チョッピングするチョッピング素子として用いるＦＥＴ
１４のソースが接続されている。ＦＥＴ１４のドレイン
には平滑用のコンデンサ１５の一端および負荷７の一端
が接続されている。負荷７の他端は電流検出抵抗として
用いる抵抗１６を介してトランス３０２次巻線の他端と
抵抗１２と１３の直列回路の他端とコンデンサ１５の他
端の接続点に接続されている。ＦＥＴ１４のゲートには
抵抗１７と１８の直列回路の一端が接続されている。

該抵抗１７と１８の直列回路の他端には電圧端子が接続
されている。これら抵抗１７と１８の接続点にはトラン
ジスタ１９のコレクタが接続されている。トランジスタ
１９のエミッタはトランス３の２次巻線の他端に接続さ
れ、ベースは抵抗２０を介してトランス３の２次巻線の
他端に接続されるとともに抵抗２１を介してパルス幅変
調（ＰＷＭ）制御回路２２の出力端子に接続されている
。

これら抵抗１７．１８，２０．２１及びトランジスタ１
９はＦＥＴ１４のゲートを駆動するためのバイアス駆動
回路を構成している。ＰＷＭ制御回路２２には抵抗１６
の両端が接続されるとともに可変基準電圧源２３が接続
され、更にのこぎり波発生回路２４の出力端子か接続さ
れている。該のこぎり波発生回路２４には抵抗１２と１
３の接続点が接続されている。

このように構成された回路の動作を第２図の波形図を用
いて説明する。

ＦＥＴ２は（Ａ）に示すケート制御信号ｅ１□によりス
イッチング駆動され、トランス３の２次側に（Ｂ）のよ
うなパルス電圧ｅ。を発生させる。

該パルス電圧ｅ。はダイオード１１て整流された後抵抗
１２．１３で分圧されて（Ｃ）のようなパルス電圧ｅ。

゛に変換される。該パルス電圧ｅ。

′はのこぎり波発生回路２４に入力され、（Ｄ）に示す
ようなのこぎり波信号ｆ１として出力される。該のこぎ
り波信号ｆ１の周波数及び位相はパルス電圧ｅ。に同期
している。一方、ＰＷＭ制御回路２２には負荷７に供給
される電流■。が抵抗１６（Ｒ３）で電圧（■ｏ−Ｒ３
）に変換されて加えられる。該ＰＷＭ制御回路２２は出
力電流Ｉ。に対応した電圧Ｉ。−Ｒ３と任意に設定され
る基準電圧Ｖ　ｖ　ｅ　ｌを比較し、（Ｄ）に示すよう
なそれらの誤差電圧ＶＦＲを内部で生成する。そして、
更にのこぎり波信号ｆ１と誤差電圧ＶＦＲを内部で比較
してパルス信号を抵抗２１を介してゲートバイアス駆動
回路を構成するトランジスタ１９のベースに出力する。

トランジスタ１９は（Ｅ）のようなゲート制御信号ｅｇ
２を生成してＦＥＴ１４のゲートに入力する。ＦＥＴ１
４はゲート制御信号ｅｇ２てスイッチング駆動されてダ
イオ−トコ１で整流されたパルス信号をチョッピングし
、定電流Ｉ。となる（Ｆ）のような電圧Ｖ。２を生成す
る。該電圧■。２は基準電圧Ｖ、や、を変化させること
により変化することになり、出力定電流ＩＯも変化させ
ることができる。

このように構成することにより、ＦＥＴ１４はスイッチ
ング素子として動作することから、該ＦＥＴ１４での損
失はスイッチング損失とオン抵抗のみの損失になり、従
来のシリーズレギュレータの場合の損失に比べて大幅に
低減される。

また、ＦＥＴ１４とコンデンサ１５は降圧型のスイッチ
ングレギュレータを構成しているので、トランス３から
はＶ０２・Ｉｏに相当する電力を供給すればよく、トラ
ンス３を持つフライバックコンバータの電力容量もシリ
ーズレギュレータ方式に比べて小さくてきる。

更に、ＦＥＴ１４のスイッチングのタイミングはトラン
ス３を持つフライバックコンバータと同期していること
から、リップルの変動やリップルノイズも低減されるこ
とになる。

第３図は本発明の他の実施例を示す回路図であり、第１
図と共通の部分には同一の符号を付けてそれらの再説明
は省略する。図において、トランス３はフォワードコン
バータを構成するように接続されている。ダイオード４
のカソードにはダイオード２５のカソードとチョークコ
イル２６の一端が接続され、チョークコイル２６の他端
にはコンデンサ５の一端が接続されている。トランス３
の２次巻線の他端にはダイオード２５のアノード及びコ
ンデンサ５の他端が接続されている。ダイオード４，２
５のカソードとチョークコイル２６の接続点には抵抗１
２と１３の直列回路の一端及びダイオード４の出力パル
ス電圧をチョッピングするチョッピング素子として用い
るＦＥＴ１４のソースが接続されている。ＦＥＴ１４の
ドレインには電流検出用のトランス２７の１次巻線の一
端及びトランス２８の２次巻線の一端が接続されている
。ＦＥＴ１４のゲートにはゲート駆動回路２９が接続さ
れ、該ゲート駆動回路２９には絶縁用のパルストランス
２８の２次巻線の他端が接続されている。トランス２７
の１次巻線の他端には整流用のダイオード３００カソー
ドが接続されるとともに平滑用のチョークコイル３１を
介してコンデンサ１５の一端および負荷７の一端が接続
されている。負荷７の他端はトランス３の２次巻線の他
端と抵抗１２と１３の直列回路の他端とコンデンサ１５
の他端とダイオード３０のアノードの接続点に接続され
ている。トランス２７の２次巻線と並列にコンデンサ３
２及び抵抗３３が接続されている。該抵抗３３の一端は
接地され、他端はコンパレータとして用いられる演算増
幅器３４の非反転入力端子に接続されている。該演算増
幅器３４の反転入力端子には可変基準電圧源２３が接続
され、出力端子にはラッチとして用いられるフリップフ
ロップ３５のＲ端子が接続されている。該フリップフロ
ップ３５のＳ端子には抵抗１２と１３の接続点か接続さ
れ、Ｑ端子にはパルス駆動回路３６が接続されている。

該パルス駆動回路３６はパルストランス２８の１次巻線
の一端に接続され、パルストランス２８の１次巻線の他
端は抵抗３７を介してプルアップ用の電源端子に接続さ
れている。

このように構成された回路の動作を第４図の波形図を用
いて説明する。

ＦＥＴ２は（Ａ）に示すゲート制御信号ｅｚｌによりス
イッチング駆動され、トランス３の２次側に（Ｂ）のよ
うなパルス電圧ｅ。を発生させる。

該パルス電圧ｅ。はダイオード４て整流された後抵抗１
２．１３で分圧されて（Ｃ）のようなパルス電圧ｅ。′
に変換される。該パルス電圧ｅ。

はフリップフロップ３５のＳ端子に人力されてフリップ
フロップ３５の出力Ｑをセットする。これによりパルス
駆動回路３６が駆動され、パルストランス２８及びゲー
ト駆動回路２９を経てＦＥＴ１４のケートに入力される
ケート制御信号ｅｔ２か（Ｆ）に示すように立ち上がり
、ＦＥＴ］４はオンになる。ＦＥＴ１４がオンになると
、チョークコイル３１に流れる電流Ｉ２は（Ｇ）に示す
ように増加しはしめる。該電流Ｉ２の値はトランス２７
て検出されて抵抗３３により（Ｄ）に示すような電圧ｅ
４の波形に変換され、演算増幅器３４に人力されて基準
電圧Ｖ　ｖ　ｅ　ｌと比較される。演算増幅器３４はｅ
４　＞Ｖｖｅｔを検出することによって（Ｅ）に示すよ
うな検出信号ｅｅをフリップフロップ３５のＲ端子に出
力してフリップフロップ３５のＱ出力をリセットする。

これにより、パルス駆動回路３６はオフになってゲート
制御信号ｅ、２は（Ｆ）に示すように立ち下がり、ＦＥ
Ｔ１４はオフになる。ＦＥＴ１４がオフになるとチョー
クコイル３１に流れる電流Ｉ２もオフになる。

ここで、電圧ｅ４のピーク値を規定するようにＦＥＴ１
４はスイッチングされるので、チョークコイル３１の出
力電流Ｉ２は定電流化されることになる。なお、リップ
ル成分はコンデンサ１５で平滑化される。そして、電圧
ｅ４は基準電圧Ｖ　ｒｅ、を変化させることにより変化
することになり、出力定電流Ｉ２も変化させることがで
きる。

このように構成することにより、第１図の構成と同様の
効果が得られるとともに、加えて、第１図ののこぎり波
発生回路のような波形変換回路が不要になり、全体の回
路構成を第１図よりも簡単にできる。

〈発明の効果〉以上詳細に説明したように、本発明によれば、損失が少
なく、電源の電力容量が小さくできる定電流出力回路を
提供することができる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
第１図の動作を説明する波形図、第３図は本発明の他の
実施例を示すブロック図、第４図は第３図の動作を説明
する波形図、第５図は従来の定電流出力回路の一例を示
すブロック図である。１・・・直流電源　　　３・・・トランス４．１１．３
０・・・ダイオード２．１４・・・スイッチング素子（Ｆ　Ｅ　Ｔ）５．１
５・・・コンデンサ７・・・負荷２２・・・ＰＷＭ制御回路２４・・・のこぎり波発生回路２７・・・電流検出トランス２８・・・パルストランス２９・・・ゲート駆動回路３４・・・演算増幅器（コンパレータ）３５・・・フリ
ップフロップ３６・・・パルス駆動回路

Claims

【特許請求の範囲】トランスを介して出力を供給するスイッチング型の供給
電源と、該供給電源の出力を整流する整流素子と、該整流素子の出力信号をチョッピングするチョッピング
素子と、該チョッピング素子の出力を整流平滑する整流平滑回路
と、該整流平滑回路の出力電流を電圧に変換する電流電圧変
換回路と、該電流電圧変換回路の出力電圧と可変基準電圧が等しく
なるように前記チョッピング素子の動作を制御するチョ
ッピング制御回路、とで構成されたことを特徴とする定電流出力回路。