JPH04107682A - Logic simulator - Google Patents
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- JPH04107682A JPH04107682A JP2227274A JP22727490A JPH04107682A JP H04107682 A JPH04107682 A JP H04107682A JP 2227274 A JP2227274 A JP 2227274A JP 22727490 A JP22727490 A JP 22727490A JP H04107682 A JPH04107682 A JP H04107682A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は論理回路設計における論理シミュレーションに
利用する。本発明は大容量の論理回路のモデルシミュレ
ーションを行つ論理シミュレータに関する。DETAILED DESCRIPTION OF THE INVENTION [Industrial Application Field] The present invention is used for logic simulation in logic circuit design. The present invention relates to a logic simulator that performs model simulation of large-capacity logic circuits.
本発明は論理回路の階層化設計を行った後に論理回路を
展開してモデルを割付はシミュレーションを行う論理シ
ミュレータにおいて、
接続情報を階層化して管理し、モデルを圧縮してあらか
じめ登録されている変換規則を用いて接続先を求めるこ
とにより、
モデル生成および修正時の処理時間を短縮し、大容量の
モデルシミュレーションを行えるようにしたものである
。The present invention is a logic simulator that performs a hierarchical design of a logic circuit, then expands the logic circuit, assigns a model, and performs a simulation.The present invention manages connection information in a hierarchical manner, compresses the model, and performs pre-registered conversion. By determining the connection destination using rules, the processing time during model generation and modification is shortened, making it possible to perform large-capacity model simulations.
従来、第３図に示す論理回路設計におけるハードウェア
シミュレータによるシミュレーションは、階層化設計を
行った後、回路を１枚の巨大な回路に展開しハードウェ
アにモデルを割付けて行っていた。Conventionally, simulation using a hardware simulator in designing a logic circuit shown in FIG. 3 has been carried out by performing a hierarchical design, developing the circuit into one huge circuit, and assigning a model to the hardware.
すなわち、１枚の回路に展開してモデルを作成し、１演
算単位を取り出し演算を行い、接続先を接続情報格納場
所から求めて出力状態値を伝播させ、演算の必要な演算
単位をすべて演算していないときには順次演算単位を取
り出し演算を行っていた。In other words, create a model by developing it into one circuit, take out one calculation unit, perform calculations, find the connection destination from the connection information storage location, propagate the output state value, and calculate all the calculation units that require calculation. When not doing so, the calculation units were taken out sequentially and the calculations were performed.
上述した従来のハードウェアシミュレータでのシミュレ
ーションは、モデル生成時には、もともと階層化設計し
ていた回路を１枚の巨大な回路に展開するため処理時間
がかかり、また一部の修正があった場合でも全体を生成
しなおさなければならない問題があり、シミュレーショ
ン実行時にはモデルの規模が大きくなりすぎて容量的な
制限からシミュレーションができない問題があった。Simulation using the conventional hardware simulator mentioned above takes processing time because the circuit, which was originally designed in a hierarchical manner, is expanded into one huge circuit when generating the model, and even if some modifications are made, the process is slow. There was a problem in that the entire model had to be regenerated, and when running a simulation, the scale of the model became too large, making simulation impossible due to capacity limitations.
さらに、実際に存在するチップやデバイスを含んだモデ
ルに関してはチップやデバイスの部分のモデルを作成す
る作業工数が増加し、チップ、デバイスモデルを含むこ
とにより容量が増大しシミュレーションできない問題が
あった。Furthermore, when it comes to models that include chips and devices that actually exist, there is a problem in that the number of man-hours required to create a model of the chip or device increases, and the capacity increases due to the inclusion of chip and device models, making it impossible to simulate.
本発明はこのような問題を解決するのもので、大容量の
論理回路のシミュレーションを行うことができ、かつ実
チップ、実デバイスを含んだモデルのシミュレーション
を行うことができる論理シミュレータを提供することを
目的とする。The present invention solves these problems by providing a logic simulator that can simulate large-capacity logic circuits and models that include actual chips and devices. With the goal.
Ｃ課題を解決するための手段〕
本発明は、論理回路のモデルを生成するモデル生成手段
と、このモデル生成手段により生成されたモデルを割付
はシミュレーションを実行するシミュレーション実行手
段とを備えた論理シミュレータにおいて、前記モデル生
成手段に、モデル構造を調べ階層化されたモデルに変換
するモデル階層化手段と、階層化されたモデル内で等価
な処理機能単位について、その複数個所で存在する等価
な処理機能単位を一つにまとめるモデル圧縮手段と、そ
の等価な処理機能単位へ複数個所で存在する等価な処理
機能の接続元から圧縮前と同様に接続されるように接続
変換を行う変換規則をモデル内部に登録する接続変換登
録手段とを含み、前記シミュレーション実行手段に、フ
ァンアウト検索の際に前記接続変換登録手段により登録
された接続変換規則に従い下階層の処理機能単位への接
続、または下階層からの上階層への接続を変換する接続
変換実行手段と、変換された接続情報から処理する演算
単位を割り出しシミュレーションを行う演算実行手段と
を含むことを特徴とする。Means for Solving Problem C] The present invention provides a logic simulator comprising a model generation means for generating a model of a logic circuit, and a simulation execution means for allocating and simulating the model generated by the model generation means. In the above, the model generation means includes a model hierarchization means that examines the model structure and converts it into a layered model, and equivalent processing functions that exist at multiple locations for equivalent processing function units in the layered model. A model compression means that combines units into one, and a conversion rule that performs connection conversion within the model so that equivalent processing functions that exist in multiple locations are connected to the equivalent processing function unit in the same way as before compression. and connection conversion registration means for registering in the simulation execution means, the connection to or from the lower layer processing function unit according to the connection conversion rule registered by the connection conversion registration means at the time of fan-out search. The present invention is characterized in that it includes a connection conversion execution means for converting a connection to an upper layer, and an operation execution means for calculating a calculation unit to be processed from the converted connection information and performing a simulation.
前記接続変換登録手段には、実チップ、または実デバイ
スの実装が可能なハードウェア部へ接続先を割り当て入
力状態値列の格納アドレスを登録する実ハード接続変換
登録手段を含み、前記シミュレーション実行手段は、前
記接続変換実行手段により登録された入力値列アドレス
を求め、そのアドレスから求められる入力値列にその実
行の際のシミニレ−ジョンの新たな入力値を追加する実
ハード接続変換実行手段と、新しく作成された人力列を
実チップまたは実デバイスを含む演算単位に入力するこ
とによりシミュレーションを実行する実ハード演算実行
手段とを含み、前訂演算実行手段には、演算を必要とす
る演算単位がすべて演算されたか否かを判断する手段を
含むことができる。The connection conversion registration means includes a real hardware connection conversion registration means for allocating a connection destination to a hardware section in which a real chip or a real device can be mounted and registering a storage address of an input state value string, and the simulation execution means is an actual hardware connection conversion execution means that obtains the input value string address registered by the connection conversion execution means and adds a new input value for the simulation at the time of execution to the input value string obtained from the address. , an actual hardware operation execution means for executing a simulation by inputting the newly created human power sequence into an operation unit including a real chip or a real device, and the advance operation execution means includes an operation unit that requires the operation. may include means for determining whether all have been calculated.
モデル構造を調査し階層化されたモデルに変換し、階層
化されたモデル内で等価な処理機能単位があるときにそ
の複数個所で存在する等価な処理機能単位を一つにまと
め、その等価な処理機能単位へ複数個所で存在する等価
な処理機能の接続元から圧縮前と同様に接続されるよう
に接続変換を行う変換規則をモデル内部に登録する。Examine the model structure and convert it into a layered model, and when there are equivalent processing function units in the layered model, combine the equivalent processing function units that exist in multiple places into one, and A conversion rule is registered in the model to perform connection conversion so that equivalent processing functions existing at multiple locations are connected to the processing function unit in the same way as before compression.
次いで、ファンアウト検索の際に登録された接続変換規
則に従い下階層の処理機能単位への接続、または下階層
から上階層への接続を変換し、変換された接続情報から
処理する演算単位を割り出しシミュレーションを実行す
る。Next, according to the connection conversion rules registered during the fan-out search, the connection to the processing function unit in the lower layer, or the connection from the lower layer to the upper layer, is converted, and the calculation unit to be processed is determined from the converted connection information. Run the simulation.
これにより、モデル生成時および修正時の処理時間を短
縮することができ、大容量の論理回路のモデルシミニレ
−ジョンを実行することができる。As a result, processing time during model generation and modification can be shortened, and model simulation of large-capacity logic circuits can be executed.
次に、本発明実施例を図面に基づいて説明する。 Next, embodiments of the present invention will be described based on the drawings.
第１図は従来例および本発明実施例に係る論理回路設計
の流れを示す流れ図である。FIG. 1 is a flowchart showing the flow of logic circuit design according to a conventional example and an embodiment of the present invention.
本発明実施例は第１図中の論理設計における論理シミュ
レーションに係るものである。The embodiment of the present invention relates to logic simulation in the logic design shown in FIG.
（第一実施例）
第２図は本発明第一実施例の構成および動作の流れを示
すブロック図である。(First Embodiment) FIG. 2 is a block diagram showing the configuration and operation flow of the first embodiment of the present invention.
本発明第一実施例は、論理回路のモデルを生成するモデ
ル生成手段１０と、このモデル生成手段１０により生成
されたモデルを割付はシミュレーションを実行するシミ
ュレーション実行手段２０とを備え、モデル生成手段１
０に、モデル構造を調べ階層化されたモデルに変換する
モデル階層化手段１と、階層化されたモデル内で等価な
処理機能単位について、その複数個所で存在する等価な
処理機能単位を一つにまとめるモデル圧縮手段２と、そ
の等価な処理機能単位へ複数個所で存在する等価な処理
機能の接続元から圧縮前と同様に接続されるように接続
変換を行う変換規則をモデル内部に登録する接続変換登
録手段３とを含み、シミュレーション実行手段２０に、
ファンアウト検索の際に接続変換登録手段３により登録
された接続変換規則に従い下階層の処理機能単位への接
続、または下階層からの上階層への接続を変換する接続
変換実行手段４と、変換された接続情報から処理する演
算単位を割り出しシミュレーションを行う演算実行手段
５とを含み、演算実行手段５には、演算を必要とする演
算単位がすべて演算されたか否かを判断する手段を含む
。The first embodiment of the present invention includes a model generating means 10 for generating a model of a logic circuit, and a simulation executing means 20 for allocating and simulating the model generated by the model generating means 10.
0, a model hierarchization means 1 that examines the model structure and converts it into a layered model, and one equivalent processing function unit that exists in multiple locations for equivalent processing function units in the layered model. A conversion rule is registered inside the model to perform connection conversion so that the connection sources of equivalent processing functions that exist in multiple places are connected to the model compression means 2 that is summarized into the equivalent processing function unit in the same way as before compression. connection conversion registration means 3, and simulation execution means 20;
connection conversion execution means 4 for converting a connection to a processing function unit in a lower layer or a connection from a lower layer to an upper layer according to connection conversion rules registered by the connection conversion registration means 3 during a fan-out search; The calculation execution means 5 includes a calculation execution means 5 that determines a calculation unit to be processed from the connected connection information and performs a simulation, and the calculation execution means 5 includes a means for determining whether all calculation units that require calculation have been calculated.
次に、このように構成された本発明実施例の動作につい
て説明する。Next, the operation of the embodiment of the present invention configured as described above will be explained.
モデル生成において、モデル階層化手段１は第４図に示
すようにモデル構造を調べ、階層化できる個所を選び出
し、階層構造として検索できるように変換する。In model generation, the model hierarchization means 1 examines the model structure as shown in FIG. 4, selects parts that can be hierarchized, and converts them so that they can be searched as a hierarchal structure.
モデル圧縮手段２はモデル階層化手段１で変換されたモ
デルを検索し、階層化された処理機能単位（ＬＳＩなど
）に等価なものがあれば（ＬＳＩ−Ａ ３種）、その
複数個所で存在する等価な処理機能単位の接続先情報を
第５図に示すように一つにまとめモデル容量を削減する
。The model compression means 2 searches the model converted by the model hierarchization means 1, and if there are equivalent hierarchized processing function units (such as LSI) (3 types of LSI-A), they exist in multiple locations. The connection destination information for each equivalent processing function unit is combined into one as shown in FIG. 5 to reduce the model capacity.
接続変換登録手段３は第６図に示すように複数個所の等
価機能単位の個所（状態値のアドレス１００．２００．
３００）からモデル圧縮手段２で圧縮された等価な処理
機能単位（ＬＳＩ−Ａ）へ変換規則を定義することによ
り接続し、階層接続の変換規則をモデル内部に登録する
。As shown in FIG. 6, the connection conversion registration means 3 registers a plurality of equivalent functional unit locations (status value addresses 100, 200, etc.).
300) to an equivalent processing functional unit (LSI-A) compressed by the model compression means 2 by defining a conversion rule, and registering the conversion rule for hierarchical connection within the model.
次いで、シミュレーション実行において、接続変換実行
手段４は第７図に示すように、ファンアウト検索の際に
接続変換登録手段３で登録された接続変換規則に従い、
下階層の処理機能単位への接続（アドレス１００の演算
単位は変換規則により＋４００ されアドレス５００の
接続先情報を得る）、または下階層からの上階層への接
続（アドレス１００＋Ｎ−１の演算単位は変換規則によ
り−Ｎ＋１されアドレス１００の接続先情報を得る）を
変換する。Next, in the simulation execution, the connection conversion execution means 4 follows the connection conversion rules registered by the connection conversion registration means 3 during the fan-out search, as shown in FIG.
Connection to the processing function unit in the lower layer (the calculation unit at address 100 is increased by +400 according to the conversion rule to obtain the connection destination information at address 500), or connection from the lower layer to the upper layer (the calculation unit at address 100+N-1 is -N+1 according to the conversion rule to obtain connection destination information of address 100).
演算実行手段５は第８図に示すように変換された接続情
報のアドレスから処理する演算単位の演算情報を得て状
態値を入力として演算を行うことにより得られた出力状
態値を接続情報で示される演算単位へ伝播する。As shown in FIG. 8, the operation execution means 5 obtains the operation information of the operation unit to be processed from the address of the converted connection information, performs the operation with the state value as input, and uses the connection information to output the obtained output state value. Propagate to the indicated unit of operation.
演算の必要な演算単位をすべて演算していないときには
次の演算単位を取り出し接続変換実行手段４の処理に戻
り、そうでなければ終了する。If all the necessary calculation units have not been calculated, the next calculation unit is taken out and the process returns to the connection conversion execution means 4; otherwise, the process ends.
（第二実施例）
第３図は本発明第二実施例の構成および動作の流れを示
すブロック図である。(Second Embodiment) FIG. 3 is a block diagram showing the configuration and operation flow of a second embodiment of the present invention.
本発明第二実施例は、第一実施例の構成に加えて、接続
変換登録手段３に実チップ、または実デバイスの実装が
可能なハードウェア部へ接続先を割り当て人力状態値列
の格納アドレスを登録する実ハード接続変換登録手段６
を含み、シミュレーション実行手段２１には、接続変換
実行手段４により登録された入力値列アドレスを求め、
そのアドレスから求められる入力値列にその実行の際の
シミュレーションの新たな入力値を追加する実ハード接
続変換実行手段７と、新しく作成された入力列を実チッ
プ、または実デバイスを含む演算単位に人力することに
よりシミュレーションを実行する実ハード演算実行手段
８とを含む。In addition to the configuration of the first embodiment, the second embodiment of the present invention allocates a connection destination to a hardware section in which a real chip or a real device can be mounted in the connection conversion registration means 3, and addresses for storing the human state value string. Actual hardware connection conversion registration means 6 for registering
, the simulation execution means 21 obtains the input value string address registered by the connection conversion execution means 4,
A real hardware connection conversion execution means 7 adds a new input value of the simulation at the time of execution to the input value string obtained from the address, and converts the newly created input string into a calculation unit including a real chip or a real device. and an actual hardware calculation execution means 8 that executes the simulation manually.
次に、このように構成された本発明第二実施例の動作に
ついて説明する。Next, the operation of the second embodiment of the present invention configured as described above will be explained.
モデル生成において、モデル階層化手段Ｉは第一実施例
同様にモデル構造を調べ、階層化できる個所を選び出し
、階層構造として検索できるように変換する。In model generation, the model hierarchization means I examines the model structure in the same way as in the first embodiment, selects parts that can be hierarchized, and converts them so that they can be searched as a hierarchal structure.
モデル圧縮手段２にはモデル階層化手段１で変換された
モデルを検索し、階層化された処理機能単位（ＬＳＩな
ど）に等価なものがあれば（ＬＳＩ−Ａ ２種、ＬＳ
Ｉ−８２種、Ｂは実チップの存在するＬＳＩ）、その複
数個所で存在する等価な処理機能単位の接続先情報を第
一実施例同様に一つにまとめモデル容量を削減する。The model compression means 2 searches the model converted by the model hierarchization means 1, and if there is one equivalent to the hierarchized processing function unit (LSI, etc.) (LSI-A type 2, LS
I-82 type (B is an LSI in which an actual chip exists), connection destination information of equivalent processing function units existing in multiple locations are combined into one in the same way as in the first embodiment to reduce model capacity.
接続変換登録手段３は第一実施例同様に複数個所の等価
機能単位の個所（アドレス１００．２００ ）からモデ
ル圧縮手段２で圧縮された等価な処理機能単位（ＬＳＩ
−Ａ）へ変換規則を定義することにより接続し、階層接
続の変換規則をモデル内部に登録する。Similar to the first embodiment, the connection conversion registration means 3 extracts equivalent processing function units (LSI
- Connect to A) by defining a conversion rule, and register the hierarchical connection conversion rule inside the model.
実チップ、実デバイスを含む演算単位のときは、実ハー
ド接続変換登録手段６が第９図に示すよううに実チップ
、または実デバイスの実装が可能なハードウェア部（ハ
ードウェア部上の実チップ、または実デバイス）へ演算
する場所を割り当て、第１１図に示すように複数個所の
等価機能単位（アドレス３００．４００）の個所からモ
デル圧縮手段２で圧縮された等価な処理機能単位に接続
し、階層接続の変換規則と入力状態値列の格納アドレス
（アドレス０．２０）をモデル内部に登録する。第１０
図は本発明第二実施例のメモリ構造を示す図である。When the calculation unit includes a real chip or a real device, the real hardware connection conversion registration means 6 registers a real chip or a hardware part that can mount a real device (a real chip on the hardware part) as shown in FIG. , or an actual device), and as shown in FIG. , the conversion rule for hierarchical connection and the storage address (address 0.20) of the input state value string are registered inside the model. 10th
The figure is a diagram showing a memory structure of a second embodiment of the present invention.
次いで、シミュレーション実行において、接続変換実行
手段４は第一実施例同様にファンアウト検索の際に、第
１２図に示すように接続変換登録手段３で登録された接
続変換規則に従い、下階層の処理機能単位への接続（ア
ドレス１００の演算単位は変換規則により＋１００ さ
れ、アドレス２００の接続先情報を得る）、または下階
層からの上階層への接続（アドレス１００＋Ｎ−１の演
算単位は、変換規則により−Ｎ＋１され、アドレス１０
０の接続先情報を得る）を変換する。Next, in the simulation execution, the connection conversion execution means 4 executes the processing of the lower layer in accordance with the connection conversion rules registered by the connection conversion registration means 3 as shown in FIG. Connection to a functional unit (the calculation unit at address 100 is increased by +100 according to the conversion rule to obtain connection destination information at address 200), or connection from a lower layer to an upper layer (the calculation unit at address 100+N-1 is increased by +100 according to the conversion rule), or connection from a lower layer to an upper layer (the calculation unit at address 100+N-1 is -N+1, address 10
0 connection destination information)).
演算実行手段５は第一実施例同様に変換された接続情報
のアドレス（アドレス２００）から処理する演算単位の
演算情報（例えばＡＤＤ）を得て状態値を入力として演
算を行うことにより得られた出力状態値を接続情報で示
される演算単位へ伝播する。The calculation execution means 5 obtains the calculation information (for example, ADD) of the calculation unit to be processed from the address (address 200) of the converted connection information in the same way as in the first embodiment, and performs the calculation using the state value as input. Propagates the output state value to the operation unit indicated by the connection information.
演算の必要な演算単位をすべて演算していないときには
次の演算単位を取り出す。When all the necessary calculation units have not been calculated, the next calculation unit is extracted.
実チップ、実デバイスを含む演算単位のときは、第１２
図に示すようにシミュレーションの実行で実ハード接続
変換実行手段７がファンアウト検索の際に、実ハード接
続変換登録手段６で登録された接続変換規則に従い下階
層の処理機能単位への接続（アドレス３００の演算単位
は、変換規則により＋５０されアドレス３５０の接続先
情報を得る）、または下階層からの上階層への接続を変
換（アドレス３０１ は変換規則により〜５１されアド
レス２５０を得る）し、さらに入力値列アドレス（接続
情報によりアドレス０を得る）を求めアドレスから求ま
る人力植列にその実行の際のシミュレーションの新たな
入力値を追加する。When the calculation unit includes a real chip or a real device, the 12th
As shown in the figure, when the real hardware connection conversion execution means 7 performs a fan-out search during simulation execution, the connection (address The calculation unit of 300 is increased by +50 according to the conversion rule to obtain the connection destination information of address 350), or the connection from the lower layer to the upper layer is converted (address 301 is increased by ~51 according to the conversion rule to obtain address 250), Furthermore, the input value string address (address 0 is obtained from the connection information) is obtained, and a new input value of the simulation at the time of execution is added to the manual arrangement determined from the address.
次いで、実ハード演算実行手段８が第１３図に示すよう
に変換された接続情報のアドレスから実ノ１−ド（実際
のチップ、およびデバイス）の入力アドレスを得て実ハ
ード接続変換実行手段７が新しくできあがった入力列を
実ノ１−ドに入力し、演算を行わせることにより出力状
態値を得てこの接続情報で示される演算単位へ伝播する
ことによりシミュレーションを実行する。Next, the real hardware calculation execution means 8 obtains the input address of the real node (actual chip and device) from the address of the converted connection information as shown in FIG. inputs the newly created input string to the real node 1 and performs an operation to obtain an output state value and propagates it to the operation unit indicated by this connection information to execute the simulation.
演算の必要な演算単位はすべて演算され終了する。All the calculation units that require calculation are calculated and the process ends.
以上説明したように本発明によれば、ファンアウト接続
先を階層化管理しシミニレ−ジョンを行うことにより、
モデル生成および修正時の処理時間を減少させることが
でき、大容量のモデルシミュレーションを行うことがで
きる効果がある。As explained above, according to the present invention, by hierarchically managing fan-out connection destinations and performing simini-region,
This has the effect of reducing processing time during model generation and modification, and allowing large-capacity model simulations to be performed.
第１図は従来例および本発明実施例に係る論理回路設計
の流れを示す流れ図。
第２図は本発明第一実施例の構成および動作の流れを示
すブロック図。
第３図は本発明第二実施例の構成および動作の流れを示
すブロック図。
第４図〜第６図は本発明第一実施例におけるモデル生成
の状態を説明する図。
第７図および第８図は本発明第一実施例におけるシミュ
レーション実行を説明する図。
第９図は本発明第二実施例における実チップを含む演算
単位の例を示す図。
第１０図は本発明第二実施例におけるメモリ構造を説明
する図。
第１１図〜第１３図は本発明第二実施例におけるシミュ
レーション実行を説明する図。
１・・・モデル階層化手段、２・・・モデル圧縮手段、
３・・・接続変換登録手段、４・・・接続変換実行手段
、５・・・演算実行手段、６・・・実ハード接続変換登
録手段、７・・・実ハード接続変換実行手段、８・・・
実ハード演算実行手段、１０．１１・・・モデル生成手
段、２０．２１・・・シミュレーション実行手段。FIG. 1 is a flowchart showing the flow of logic circuit design according to a conventional example and an embodiment of the present invention. FIG. 2 is a block diagram showing the configuration and operation flow of the first embodiment of the present invention. FIG. 3 is a block diagram showing the configuration and operation flow of a second embodiment of the present invention. FIGS. 4 to 6 are diagrams illustrating the state of model generation in the first embodiment of the present invention. FIG. 7 and FIG. 8 are diagrams for explaining simulation execution in the first embodiment of the present invention. FIG. 9 is a diagram showing an example of a calculation unit including a real chip in the second embodiment of the present invention. FIG. 10 is a diagram explaining the memory structure in the second embodiment of the present invention. FIGS. 11 to 13 are diagrams for explaining simulation execution in the second embodiment of the present invention. 1...Model layering means, 2...Model compression means,
3... Connection conversion registration means, 4... Connection conversion execution means, 5... Calculation execution means, 6... Real hardware connection conversion registration means, 7... Actual hardware connection conversion execution means, 8.・・・
Actual hardware calculation execution means, 10.11... Model generation means, 20.21... Simulation execution means.
Claims (1)
ミュレーションを実行するシミュレーション実行手段と を備えた論理シミュレータにおいて、 前記モデル生成手段に、 モデル構造を調べ階層化されたモデルに変換するモデル
階層化手段と、 階層化されたモデル内で等価な処理機能単位について、
その複数個所で存在する等価な処理機能単位を一つにま
とめるモデル圧縮手段と、 その等価な処理機能単位へ複数個所で存在する等価な処
理機能の接続元から圧縮前と同様に接続されるように接
続変換を行う変換規則をモデル内部に登録する接続変換
登録手段 とを含み、 前記シミュレーション実行手段に、 ファンアウト検索の際に前記接続変換登録手段により登
録された接続変換規則に従い下階層の処理機能単位への
接続、または下階層からの上階層への接続を変換する接
続変換実行手段と、 変換された接続情報から処理する演算単位を割り出しシ
ミュレーションを行う演算実行手段とを含むことを特徴
とする論理シミュレータ。 ２、前記接続変換登録手段は、実チップ、または実デバ
イスの実装が可能なハードウェア部へ接続先を割り当て
入力状態値列の格納アドレスを登録する実ハード接続変
換登録手段を含み、 前記シミュレーション実行手段は、 前記接続変換実行手段により登録された入力値列アドレ
スを求め、そのアドレスから求められる入力値列にその
実行の際のシミュレーションの新たな入力値を追加する
実ハード接続変換実行手段と、 新しく作成された入力列を実チップまたは実デバイスを
含む演算単位に入力することによりシミュレーションを
実行する実ハード演算実行手段とを含む請求項１記載の
論理シミュレータ。 ３、前記演算実行手段は、演算を必要とする演算単位が
すべて演算されたか否かを判断する手段を含む請求項１
記載の論理シミュレータ。[Scope of Claims] 1. A logic simulator comprising a model generating means for generating a model of a logic circuit, and a simulation executing means for allocating the model generated by the model generating means and executing a simulation, the model generating means Next, we will discuss the model layering means that examines the model structure and converts it into a layered model, and the equivalent processing functional units within the layered model.
A model compression means that combines the equivalent processing function units existing in multiple places into one, and a model compression means that connects the equivalent processing function units existing in multiple places from the connection source to the equivalent processing function unit in the same way as before compression. connection conversion registration means for registering a conversion rule for performing connection conversion in the model; The present invention is characterized by comprising a connection conversion execution means for converting a connection to a functional unit or a connection from a lower hierarchy to an upper hierarchy, and an operation execution means for calculating a calculation unit to be processed from the converted connection information and performing a simulation. A logic simulator. 2. The connection conversion registration means includes a real hardware connection conversion registration means that allocates a connection destination to a hardware part that can be mounted with a real chip or a real device and registers a storage address of an input state value string, and the simulation is executed. The means includes: an actual hardware connection conversion execution unit that calculates the input value string address registered by the connection conversion execution unit and adds a new input value of the simulation at the time of execution to the input value string calculated from the address; 2. The logic simulator according to claim 1, further comprising real hard operation execution means for executing a simulation by inputting a newly created input string to an operation unit including a real chip or a real device. 3. Claim 1, wherein the calculation execution means includes means for determining whether all calculation units requiring calculation have been calculated.
The logic simulator described.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2227274A JPH04107682A (en) | 1990-08-28 | 1990-08-28 | Logic simulator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2227274A JPH04107682A (en) | 1990-08-28 | 1990-08-28 | Logic simulator |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04107682A true JPH04107682A (en) | 1992-04-09 |
Family
ID=16858254
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2227274A Pending JPH04107682A (en) | 1990-08-28 | 1990-08-28 | Logic simulator |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04107682A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6068663A (en) * | 1996-04-25 | 2000-05-30 | Nec Corporation | Design support system with circuit designing data editing function |
-
1990
- 1990-08-28 JP JP2227274A patent/JPH04107682A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6068663A (en) * | 1996-04-25 | 2000-05-30 | Nec Corporation | Design support system with circuit designing data editing function |
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