JPH08153129A - Reuse facilitating device - Google Patents

Abstract

PURPOSE: To generate connection information on a logic circuit so that optimum circuit constitution is obtained on condition that specifications designed using design properties have the same necessary functions respectively so as to provide the specifications when the logic circuit is generated. CONSTITUTION: This device is equipped with an HDL storage part 1, an input order generation part 2 which stores information on correspondence relation between the terminals of an HDL and the terminals of design properties to be replaced, a designed library information storage and expansion part 3 which takes out design data at need and generates design data to be utilized, a BDD generation part 4, a function comparison part 5 which regenerates information on input order so as to reconstitute a BDD, a design property selection part 6 which determines design properties minimizing the area when the circuit is generated, a circuit information generation part 7 which generates information on the connection of the logic circuit when the functions of the HDL to be provided are replaced with the selected design properties, and a connection information storage part 8 which stores the connection information on the circuit.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【発明の属する技術分野】本発明は、デジタルシステム
の論理回路を生成するのに必要な論理回路の接続情報を
生成する装置に係り、特に既存の設計資産を利用する為
に論理回路の接続情報の生成を行う再利用容易化装置に
関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an apparatus for generating connection information of a logic circuit necessary for generating a logic circuit of a digital system, and more particularly to connection information of the logic circuit for utilizing existing design resources. The present invention relates to a reusability facilitating device for generating a.

【０００２】[0002]

【従来の技術】従来、デジタルシステムのハードウェア
設計において、半導体技術の進歩に伴う設計工数の増大
という問題の一つの解決方法として、論理合成が盛んに
行われるようになってきている。論理合成を用いること
により、ハードウェア記述言語（以降、ＨＤＬと記す）
による動作や構造の記述からこれに対応するゲートレベ
ルの論理回路が自動的に合成されるようになった。この
論理合成を用いた設計において、ある機能を有する既存
の設計資産の再利用は、設計の効率化という点や、既存
の設計資産はバグのない最適な回路で構成されていると
いう点で効果があるので、頻繁に行われている。2. Description of the Related Art Conventionally, in hardware design of a digital system, logic synthesis has been actively used as one solution to the problem of the increase in design man-hours accompanying the progress of semiconductor technology. A hardware description language (hereinafter referred to as HDL) by using logic synthesis
From the description of the operation and structure by, the gate-level logic circuit corresponding to this has been automatically synthesized. In designing using this logic synthesis, reuse of existing design assets that have a certain function is effective in that the efficiency of the design is improved and that the existing design assets are composed of optimal circuits without bugs. There are so often done.

【０００３】しかし、現在の論理合成では、設計された
機能記述に対して論理回路を生成する際に、既存の高機
能な設計資産を自動的に割り付けるのは、その機能が複
雑で、回路規模が大きくなればなるほど非常に困難であ
るので、設計者は意識的に設計資産を割り付けるような
ＨＤＬを記述する必要があった。このとき、設計者はイ
ンターフェイスの整合をとるために、該設計資産の入出
力の端子の数を意識して仕様をＨＤＬで記述していた。
しかし、設計者が既存の設計資産の存在を意識しないで
設計したＨＤＬの機能が、既存の設計資産の一部もしく
は全体で実現できることもある。その際に、同様な機能
を有している設計資産があるにもかかわらず、設計資産
と機能モジュールの入出力端子のインターフェイスが一
致しないことがある。この場合はインターフェイスの不
一致により接続先のない端子ができてしまう為、設計資
産を利用することができなかった。However, in the current logic synthesis, when a logic circuit is generated for a designed functional description, existing high-performance design assets are automatically assigned because the function is complicated and the circuit scale is large. Since it becomes very difficult as the value of HDL becomes larger, the designer needed to describe an HDL that consciously allocates design assets. At this time, the designer has described the specifications in HDL in consideration of the number of input / output terminals of the design asset in order to match the interfaces.
However, the function of HDL designed by a designer without being aware of the existence of existing design assets may be realized by a part or the whole of the existing design assets. At that time, although there are design assets having similar functions, the interface between the design assets and the input / output terminals of the functional module may not match. In this case, the design property could not be used because a terminal with no connection destination was created due to the mismatch of the interfaces.

【０００４】この不具合を解決するためには、設計資産
の入出力端子数を考慮して仕様となるＨＤＬの修正を行
うしかなかったが、これは設計資産の再利用による設計
の効率化を損なうばかりか、新たな設計ミスを生み出す
ことにもなりかねなかった。他にも、設計された仕様と
既存の設計資産が実現する機能を比較した際に、一方の
入力端子の一部が他方の入力端子の否定であったり、一
方の出力端子は他方の出力端子の否定であるというよう
な、回路の一部の極性の不一致によって設計資産が利用
できないという問題もあった。In order to solve this problem, the specification HDL must be modified in consideration of the number of input / output terminals of the design resource, but this impairs the efficiency of the design by reusing the design resource. Not only that, but it could also create new design mistakes. In addition, when comparing the designed specifications with the functions realized by existing design assets, part of one input terminal is the negation of the other input terminal, one output terminal is the output terminal of the other There was also a problem that design assets could not be used due to the mismatch of polarities of some circuits, such as the denial of.

【０００５】このような一部の機能の不一致による不具
合は、出力端子の極性が一致しない場合にはシミュレー
ション等でチェックすることができるが、入力端子の極
性の不一致の場合、利用したい設計資産の機能が高機能
で論理が複雑になればなるほど、機能一致の確認は困難
で、設計資産の有効利用ができなかった。また、既存の
設計資産を意識的に割り付けようとする場合において
も、同じ機能を実現する設計資産が複数存在した時、設
計者が候補となる全ての設計資産のインターフェイスや
面積を考慮して設計するのは困難で、設計資産を用いて
回路を構成した場合に全体として最適な回路構成にでき
ないことも多かった。これらの原因によって設計資産を
有効に利用することができないことが問題となってい
た。Such a defect due to a mismatch of some functions can be checked by simulation or the like when the polarities of the output terminals do not match. The higher the function and the more complicated the logic, the more difficult it was to confirm the function match, and the more effectively the design assets could not be utilized. Even when consciously allocating existing design assets, when there are multiple design assets that realize the same function, the designer considers the interfaces and areas of all the design assets that are candidates. It is difficult to do so, and when a circuit is constructed using design resources, it is often impossible to obtain the optimum circuit configuration as a whole. Due to these causes, it has been a problem that design assets cannot be effectively used.

【０００６】[0006]

【発明が解決しようとする課題】このように従来は、設
計者が利用しようとしている設計資産が一部もしくは全
体として同じ機能を有しているにもかかわらず、機能モ
ジュールとしてのインターフェイスがかみ合わないため
に利用することができないという問題があった。他に
も、ほとんど同一の機能を有しているにもかかわらず、
機能の一部が一致しないために設計資産を利用できない
という問題もあった。As described above, conventionally, although the design assets that the designer intends to use have the same function as a part or the whole, the interfaces as the function modules do not engage with each other. There was a problem that it could not be used for. Besides, despite having almost the same function,
There was also a problem that design assets could not be used because some functions did not match.

【０００７】また置き換えの対象となる設計資産が存在
する可能性がある場合において、どの設計資産が必要な
機能を有しているのかは、必要な機能を有している可能
性のある設計資産に対し個別にシミュレーションをして
みないとわからないので人手で調べていくのは時間がか
かる上に困難であり、たとえその中のある設計資産を利
用できたとしても、必ずしも面積の点で最適な回路構成
にできない場合があるという問題もあった。その上、現
在の論理合成では、ごく限られた機能にしか既存の設計
資産を割り付けることができないという問題もある。Further, when there is a possibility that there is a design asset to be replaced, which design asset has the necessary function is determined by the design asset that may have the necessary function. On the other hand, it is difficult and time-consuming to conduct a manual investigation because it is not possible to know unless you perform individual simulations, and even if you can use a certain design asset among them, it is not necessarily optimal in terms of area. There is also a problem that the circuit configuration may not be possible. In addition, the current logic synthesis has a problem that the existing design assets can be assigned only to a very limited function.

【０００８】本発明の目的は、上述の点に鑑み、論理回
路を生成する際に、置き換えの対象となる設計資産の機
能記述と設計者が設計したＨＤＬが同じ機能を持ってい
るか否かを、それぞれの機能記述及びＨＤＬの機能を実
現する入力に対して対応関係を考慮して設計者により与
えられた、もしくはシミュレーション結果から対応関係
が確認された入力端子の対応関係の情報が存在すれば、
その情報から機能の比較を行い、設計されたＨＤＬの入
力端子の順番の情報が存在すれば、それを考慮して比較
し、入力端子の対応関係の情報が与えられていなけれ
ば、対応関係を調べながら機能の比較を行う。そして、
設計資産の機能が設計されたＨＤＬの機能を有している
場合にはライブラリに登録してある該設計資産と同等の
機能を持つことによりグループ化した設計資産群の中か
ら、入力に関して未接続となる端子を生成せず、部分的
な機能の不一致も吸収して、面積ができるだけ小さくな
る設計資産を選択し、該設計資産を割り付けた論理回路
の接続情報を生成する装置を提供することを目的とす
る。In view of the above points, an object of the present invention is to determine whether a functional description of a design resource to be replaced and an HDL designed by a designer have the same function when generating a logic circuit. If there is information on the correspondence relationship of the input terminals that is given by the designer in consideration of the correspondence relationship with respect to each function description and the input that realizes the HDL function, or the correspondence relationship is confirmed from the simulation result. ,
The functions are compared from the information, and if there is information on the order of the designed HDL input terminals, the information is compared in consideration of it. If the information on the correspondence relationship of the input terminals is not given, the correspondence relationship is determined. Compare the features while investigating. And
If the function of the design asset has the function of the designed HDL, the input is not connected from the design asset group grouped by having the function equivalent to the design asset registered in the library. A device for generating a connection information of a logic circuit to which the design asset is allocated by selecting a design asset whose area is as small as possible by absorbing a partial function mismatch without generating a terminal that becomes To aim.

【０００９】[0009]

【課題を解決するための手段】本発明の再利用容易化装
置は、設計対象である論理ＬＳＩの機能記述と、該機能
記述の中の機能モジュールを指定する機能モジュール名
の情報と、既存の設計資産のモジュール名の情報と、該
機能モジュールと既存の設計資産の入力端子の対応関係
の情報とから、生成される論理回路の面積を小さくする
ことを考慮して、未接続端子が発生しないように設計資
産を割り付けた論理回路の接続情報を生成することを特
徴とする。A reusability facilitating apparatus of the present invention includes a function description of a logic LSI to be designed, information on a function module name designating a function module in the function description, and an existing function description. From the information of the module name of the design asset and the information of the correspondence relationship between the functional module and the input terminal of the existing design asset, the unconnected terminal does not occur in consideration of reducing the area of the generated logic circuit. It is characterized in that the connection information of the logic circuit to which the design assets are allocated is generated.

【００１０】さらに、本発明の再利用容易化装置は、Ｈ
ＤＬ（ハードウェア記述言語）による設計仕様を格納す
るＨＤＬ格納部と、与えられたＨＤＬの入力端子と既存
の設計資産の入力端子との対応関係の情報、もしくはＨ
ＤＬの入力となる端子を認識して、生成した全ての入力
順序の候補の情報を記憶し、その候補の一つと設計資産
の入力端子の対応させることで入力端子の対応関係の情
報を生成して格納する入力順序情報生成部と、機能比較
のためのＢＤＤ（Binary Decision Diagram）の生成
および機能の置き換えに必要な既存の設計資産の情報を
格納し、必要な情報を利用し易い形に形成する既設計ラ
イブラリ情報格納/ 展開部と、入力順序情報生成部で生
成された入力端子の対応関係の情報からＨＤＬと設計資
産のＢＤＤを生成するＢＤＤ生成部と、生成されたＢＤ
Ｄ同士の比較を行う機能比較部と、ライブラリにある比
較された設計資産と同じ機能を有している設計資産群の
中で、ＨＤＬの実現する機能と置き換え可能な設計資産
を選択し、置き換え可能な設計資産の候補の中から面積
ができるだけ小さくなる回路構造を決定する設計資産選
択部と、設計資産選択部で決定された回路構造に変換す
るために必要な論理回路の接続情報を生成する回路情報
生成部と、生成されたＨＤＬの論理回路の接続情報を格
納する接続情報格納部とを具備することを特徴とする。Further, the reuse facilitating apparatus of the present invention is H
HDL storage unit for storing design specifications in DL (Hardware Description Language), information on the correspondence between a given HDL input terminal and an input terminal of an existing design asset, or H
By recognizing the terminal to be the input of the DL, the information of all the candidates of the generated input order is stored, and the information of the correspondence relationship of the input terminals is generated by making one of the candidates correspond to the input terminal of the design asset. The input order information generation unit that stores and stores the information of existing design assets necessary for generating a BDD (Binary Decision Diagram) for function comparison and replacing functions, and forms the necessary information in a form that is easy to use The pre-designed library information storage / expansion unit, the BDD generation unit that generates the BDD of the HDL and the design asset from the information of the correspondence relationship between the input terminals generated by the input order information generation unit, and the generated BD
From the function comparison unit that compares Ds with each other, and the design assets that have the same function as the compared design assets in the library, select a design asset that can be replaced with the function realized by HDL and replace it. Generates connection information for the design asset selection unit that determines the circuit structure whose area is as small as possible among the possible design asset candidates, and the logic circuit necessary to convert to the circuit structure determined by the design asset selection unit. It is characterized by including a circuit information generation unit and a connection information storage unit that stores connection information of the generated HDL logic circuit.

【００１１】[0011]

【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。図１は、本発明の再利用容易化装
置の構成を示すブロック図である。本発明の再利用容易
化装置は、仕様となるＨＤＬを格納するＨＤＬ格納部１
と、ＨＤＬの指定されたモジュールの入力となる端子の
順序の全ての候補を生成し、ＨＤＬの端子と置き換え対
象となる設計資産の端子との対応関係の情報を格納する
入力順序生成部２と、設計資産の設計データを格納し、
必要に応じて設計データを取り出し、利用する設計デー
タを形成する既設計ライブラリ情報格納/ 展開部３と、
ＢＤＤを生成するＢＤＤ生成部４と、生成されたＢＤＤ
を比較し、必要な機能が含まれているかどうかを調べた
り、ＢＤＤを再構成させるために入力順序の情報を生成
し直す機能比較部５と、既設計ライブラリ情報格納/ 展
開部３に登録された設計資産の中で置き換え可能な設計
資産の候補を選び出し、回路生成の際に最も面積が小さ
くなる設計資産を決定する設計資産選択部６と、選択さ
れた設計資産でＨＤＬの実現する機能を置き換えた時の
論理回路の接続の情報を生成する回路情報生成部７と、
生成されたＨＤＬの指定されたモジュールに関する回路
の接続情報を格納する接続情報格納部８から構成され
る。Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 is a block diagram showing the configuration of a device for facilitating reuse of the present invention. An apparatus for facilitating reuse of the present invention includes an HDL storage unit 1 for storing an HDL that is a specification.
And an input order generation unit 2 that generates all candidates for the order of terminals to be input to the HDL-specified module and stores information on the correspondence relationship between the terminals of the HDL and the terminals of the design asset to be replaced. Store design data of design assets,
An existing design library information storage / expansion unit 3 that extracts design data as necessary and forms design data to be used;
BDD generation unit 4 for generating BDD and generated BDD
Are registered in the pre-designed library information storage / expansion unit 3 and the function comparison unit 5 that re-generates the input order information to reconstruct the BDD by checking whether the necessary functions are included. The design asset selecting unit 6 that selects a replaceable design asset from the selected design assets and determines the design asset having the smallest area at the time of circuit generation, and the function realized by HDL with the selected design asset. A circuit information generation unit 7 that generates connection information of the logic circuit when replaced,
The connection information storage unit 8 stores the connection information of the circuit related to the specified module of the generated HDL.

【００１２】上記のように構成された再利用容易化装置
においては、ＨＤＬ格納部１にあるＨＤＬの機能と置き
換えようとする設計資産のモジュール名の情報により、
既設計ライブラリ情報格納/ 展開部３に格納してある該
設計資産の情報を取り出す。次に、格納されているＨＤ
Ｌのどのモジュールを設計資産で置き換えたいかを示
す、ＨＤＬのモジュール指定情報と、人手で対応付けを
確認して与えたか、シミュレーション結果より対応関係
を確認した、指定されたモジュールに対する入力端子の
順番の情報が与えられていれば、入力順序生成部２にお
いて既設計ライブラリ情報格納/ 展開部３から得た該設
計資産の入力端子の情報との端子名の対応関係を記憶す
る。入力端子の順番の情報が与えられていなければ、全
ての入力順の候補を生成する。この入力順の候補から該
設計資産の入力端子の対応関係を生成する。次に入力端
子の対応関係の情報により入力端子名を設計資産の端子
名に変更しながら、ＨＤＬ格納部１にあるＨＤＬの指定
されたモジュールの各出力に対するＢＤＤをＢＤＤ生成
部４で生成する。続いて既設計ライブラリ情報格納/展
開部３にある該設計資産の各々の出力に対するビヘイビ
アからＢＤＤを生成する。各々のＢＤＤを機能比較部５
で比較し、一方のＢＤＤの部分木が他方に含まれること
があれば、設計資産選択部６で既設計ライブラリ情報格
納/ 展開部３にある、該設計資産と同じ機能を有する設
計資産群の中で、置き換え可能な候補を選び、その候補
の中からＨＤＬの機能を置き換えたときに最も小さな回
路を構成する設計資産を選ぶ。選択された設計資産で機
能を置き換えたときの回路の接続の情報を回路情報生成
部７で生成し、生成された論理回路の接続情報は接続情
報格納部８に格納する。In the reusability facilitating apparatus configured as described above, according to the information of the module name of the design asset to be replaced with the HDL function in the HDL storage unit 1,
The information of the design asset stored in the already-designed library information storage / expansion unit 3 is retrieved. Next, the stored HD
The order of the input terminals for the specified module, which is the module designation information of HDL indicating which module of L is to be replaced with the design asset, and whether the correspondence is manually given by the confirmation result or the simulation result. If the information is input, the input order generation unit 2 stores the correspondence of the terminal name with the input terminal information of the design asset obtained from the predesigned library information storage / expansion unit 3. If no input terminal order information is given, all input order candidates are generated. Correspondences between the input terminals of the design property are generated from the candidates of the input order. Next, the BDD generation unit 4 generates a BDD for each output of the HDL-designated module in the HDL storage unit 1 while changing the input terminal name to the design asset terminal name based on the information on the correspondence relationship between the input terminals. Then, a BDD is generated from the behavior for each output of the designed assets in the already-designed library information storage / expansion unit 3. Function comparison unit 5 for each BDD
If there is a case where one BDD subtree is included in the other, the design asset selection unit 6 stores the design asset group having the same function as the design asset in the already-designed library information storage / expansion unit 3. Among them, a replaceable candidate is selected, and a design asset that constitutes the smallest circuit when the HDL function is replaced is selected from the candidates. The circuit information generation unit 7 generates circuit connection information when the function is replaced with the selected design asset, and the generated connection information of the logic circuit is stored in the connection information storage unit 8.

【００１３】次に、本実施の形態の再利用容易化装置の
動作を図２に示すフローチャートに従って説明する。Ｈ
ＤＬ格納部１には仕様となるＨＤＬが、また既設計ライ
ブラリ情報格納/ 展開部３には設計資産の入力端子名、
出力端子名、演算情報、グリッド数、どのような機能を
有しているかを表すグループ名の情報等の設計データが
それぞれ格納されている。Next, the operation of the reuse facilitating apparatus of this embodiment will be described with reference to the flow chart shown in FIG. H
The DL storage unit 1 is the HDL that is the specification, the already-designed library information storage / expansion unit 3 is the input terminal name of the design asset,
Design data such as output terminal name, calculation information, the number of grids, and group name information indicating what kind of function it has are stored.

【００１４】まず、設計資産情報から、既設計ライブラ
リ情報格納/ 展開部３に格納されている設計資産の情報
を得て、同展開部において必要な設計データを形成する
（ステップ１００）。該ＨＤＬの中の設計資産で置き換
えたい機能を有するモジュールを指定したモジュール指
定情報により、指定されたモジュールへの入力となる端
子と該設計資産の入力端子との対応関係の情報が存在す
るか調べ、対応関係があれば置き換え対象とした設計資
産の入力端子との対応関係を入力順序情報生成部２のテ
ーブルに記憶する。対応関係の情報が存在しなければ入
力端子に順序を与え、その全ての組み合わせを記憶す
る。そして、生成された順序情報の一つをＨＤＬと該設
計資産の入力端子の対応関係としてテーブルに登録する
（ステップ１０１）。ＨＤＬの指定されたモジュールと
置き換えの対象とする設計資産のＢＤＤを生成し、該設
計資産がＨＤＬで記述した機能を有するかどうか調べ
（ステップ１０２）、必要な機能を該設計資産が有して
いれば（ステップ１０３）、ライブラリの中から他の置
き換えの候補となる設計資産を選び、それらの候補で置
き換えた際に最も回路面積が小さくなる設計資産及び回
路構成を決定する （ステップ１０４）。ステップ１０
４で決定された、該設計資産による回路構成から論理回
路の接続情報を生成する（ステップ１０６）。ステップ
１０３において、該設計資産では必要な機能が満たされ
ないことがわかった時には、該設計資産を利用した回路
の接続情報は生成しない（ステップ１０５）。First, information on design assets stored in the already-designed library information storage / expansion section 3 is obtained from the design asset information, and necessary development data is formed in the expansion section (step 100). The module designating information designating the module having the function to be replaced by the design asset in the HDL is used to check whether there is information on the correspondence between the terminal to be the input to the designated module and the input terminal of the design asset. If there is a correspondence relationship, the correspondence relationship with the input terminal of the design asset to be replaced is stored in the table of the input order information generation unit 2. If there is no correspondence information, the input terminals are given an order and all the combinations are stored. Then, one of the generated order information is registered in the table as a correspondence relationship between the HDL and the input terminal of the design property (step 101). A BDD of the design asset to be replaced with the designated module of the HDL is generated, it is checked whether the design asset has the function described in the HDL (step 102), and the design asset has the necessary function. If so (step 103), design assets that are candidates for other replacement are selected from the library, and the design assets and circuit configurations that minimize the circuit area when replaced with these candidates are determined (step 104). Step 10
The connection information of the logic circuit is generated from the circuit configuration based on the design property determined in step 4 (step 106). When it is found in step 103 that the design asset does not satisfy the required function, the connection information of the circuit using the design asset is not generated (step 105).

【００１５】次に具体例を示して説明する。図３はＨＤ
Ｌ格納部１に格納されている、設計者が設計した５入力
３出力のデコーダの機能を実現するＨＤＬである。図４
に示されるのは、置き換え対象とした設計資産の機能を
ＨＤＬで記述したものである。図４に代表される設計資
産の情報は既設計ライブラリ情報格納/ 展開部３に一部
形を変えて格納されている。既設計ライブラリ情報格納
/ 展開部３については後述する。Next, a specific example will be described. Figure 3 is HD
It is an HDL that is stored in the L storage unit 1 and realizes the function of a 5-input 3-output decoder designed by the designer. FIG.
What is shown in (1) is a description of the function of the design asset to be replaced in HDL. The information on the design assets represented by FIG. 4 is stored in the already-designed library information storage / expansion unit 3 in a partially modified form. Pre-designed library information storage
The expansion unit 3 will be described later.

【００１６】図３、図４の機能記述１０，１１はＶＨＤ
Ｌ（VHSIC Hardware Description Language ）というＨ
ＤＬによりデータの転送の様子を表現している。この図
３の機能"DEC3TO5" を図４の記述で表される設計資産を
利用して部分的に置き換えた例を詳細に説明する。な
お、図３で示したＨＤＬと図４に示した設計資産の入力
端子の対応関係の入力の様子は、図５に記述１２として
表わす。The functional descriptions 10 and 11 in FIGS. 3 and 4 are VHDs.
L (VHSIC Hardware Description Language) H
The state of data transfer is represented by DL. An example in which the function "DEC3TO5" in FIG. 3 is partially replaced by using the design resource represented by the description in FIG. 4 will be described in detail. The state of inputting the correspondence relationship between the HDL shown in FIG. 3 and the input terminal of the design asset shown in FIG. 4 is represented as description 12 in FIG.

【００１７】まず、設計資産情報として、置き換えたい
設計資産の情報としてモジュール名"D24GH" を既設計ラ
イブラリ情報格納/ 展開部３に与える。既設計ライブラ
リ情報格納/ 展開部３では、さまざまな機能を実現する
設計資産がグループ化して登録されている。First, as the design asset information, the module name "D24GH" is given to the existing design library information storage / expansion section 3 as the information of the design asset to be replaced. In the predesigned library information storage / expansion unit 3, design assets that realize various functions are grouped and registered.

【００１８】図６、図７はライブラリに登録されたデコ
ーダの機能を有するグループの持つデータ構造を記述１
３、１４で表している。図６に示したデコーダとしての
機能を実現する最低限の情報は基本クラスとしてライブ
ラリに登録されている。この基本クラスであるクラス
名"D1"は、入力数、出力数、入出力端子名、入力順序、
演算情報、及びそれぞれの出力端子に対するＢＤＤの情
報を持っている。6 and 7 describe a data structure of a group having a decoder function registered in the library 1
It is represented by 3, 14. The minimum information for realizing the function as the decoder shown in FIG. 6 is registered in the library as a basic class. The class name "D1", which is this basic class, includes the number of inputs, the number of outputs, input / output terminal names, input order,
It has calculation information and BDD information for each output terminal.

【００１９】図７には、設計資産情報により認識した置
き換え対象とした設計資産"D24GH"の情報の記述１４を
表す。基本クラス"D1"から派生した"D24GH" は、入力端
子数（３）、出力端子数（４）、入力端子名（A,B,G
N）、出力端子名（Z0,Z1,Z2,Z3）、入力順序（A,B,G
N）、グリッド数（１６）、基本クラス名（"D1"）及び
基本クラスの演算情報との差分演算情報を持っている。
差分演算情報において使用されている［ｂａｓｅ．出力
名］という関数は、基本クラスで行われている演算を関
数化したものである。FIG. 7 shows a description 14 of the information of the design asset "D24GH" which is the replacement target recognized by the design asset information. "D24GH", which is derived from the basic class "D1", has the number of input terminals (3), the number of output terminals (4), and the input terminal names (A, B, G
N), output terminal name (Z0, Z1, Z2, Z3), input order (A, B, G
N), the number of grids (16), the basic class name (“D1”), and difference calculation information with respect to the calculation information of the base class.
Used in the difference calculation information [base. The output name] function is a function of the operation performed in the basic class.

【００２０】図２中のステップ１００では、入力された
設計資産情報から、既設計ライブラリ情報格納/ 展開部
３に格納されている図６、図７に示される設計データ
が、同格納部３にある情報の展開を行う部分に取り出さ
れる。次に、入力順序情報生成部２において、モジュー
ル指定情報により指定された、図３に示されるＨＤＬ"D
EC3TO5" の入力端子と置き換え対象とした設計資産"D24
GH" の入力端子の対応関係の情報が存在するか否か調べ
る。図５は対応関係を入力する様子を表したもので、対
応関係を入力するコマンド"con" の第１引き数をコマン
ド"OBJ1"で、第２引き数をコマンド"OBJ2"で指定し
て、"DEC3TO5" と"D24GH" の対応関係を入力すると、図
８の１５で示されるように（A とA 、B とB 、GNとGN）
が対応していて、"DEC3TO5" の入力端子C は対応関係が
存在しないことが明らかになった（ステップ１０１）。
この対応関係をもとに、次のステップ１０２においてＢ
ＤＤの生成、比較を行う。In step 100 in FIG. 2, the design data shown in FIGS. 6 and 7 stored in the already-designed library information storage / expansion unit 3 is stored in the storage unit 3 from the input design asset information. It is extracted to the part that develops certain information. Next, in the input order information generation unit 2, the HDL "D shown in FIG. 3 designated by the module designation information.
Design assets "D24" to be replaced with the input terminals of "EC3TO5"
It is checked whether or not there is information on the correspondence of the input terminal of "GH". Fig. 5 shows how to input the correspondence. The first argument of the command "con" for inputting the correspondence is the command " If the second argument is specified with the command "OBJ2" in OBJ1 "and the correspondence between" DEC3TO5 "and" D24GH "is entered, as shown at 15 in Fig. 8 (A and A, B and B, GN and GN)
It has been clarified that the input terminal C of "DEC3TO5" has no correspondence (step 101).
Based on this correspondence, in the next step 102, B
Generate and compare DD.

【００２１】ここでＢＤＤについて説明する。ＢＤＤは
論理関数をグラフにより表現するデータ構造の一つで、
論理関数の処理方法としてＢＤＤを用いると、記憶効率
や計算速度の面で優れているので近年盛んに用いられて
いる。ＢＤＤでは入力変数が節点となり、各節点すなわ
ち変数の値が０であれば左の枝を、１であれば右の枝を
たどるという操作を繰り返し、最終的にたどりつく定数
節点に記憶された論理値が、与えられた変数の値に対す
る論理関数の値となる。ＢＤＤの生成方法に関しては、
公知技術として広く知られているので詳しい説明は行わ
ないが、ステップ１０２のＢＤＤの生成・機能比較の処
理に関しては図９、図１０にさらに詳しい処理フローチ
ャートを示し、これに従い説明する。The BDD will be described here. BDD is one of the data structures that expresses logical functions in a graph.
When BDD is used as a processing method of a logical function, it has been widely used in recent years because it is excellent in storage efficiency and calculation speed. In BDD, the input variable becomes a node, and if the value of the node, that is, the variable, is 0, the left branch is traced, and if the value is 1, the operation is traced to the right branch. Is the value of the logical function for the value of the given variable. Regarding the BDD generation method,
Since it is widely known as a publicly known technique, detailed description thereof will not be given. However, the processing of BDD generation / function comparison in step 102 is shown in more detailed processing flowcharts in FIGS. 9 and 10, and will be described accordingly.

【００２２】まず、ステップ３００において、"DEC3TO
5" の出力に対するＢＤＤを、入力順序生成部１にある
対応関係を登録したテーブルを参照して生成する。図３
に示されたＨＤＬの出力端子Z0を例に挙げると、Z0へ転
送されるデータは、Z0<=not Aand not B and not C and
not GN; で入力端子はA,B,C,GNとなっているが、図８
に示される対応関係を考慮すると、端子名A,B,GNについ
ては入力端子名が一致していたので、端子名の変更は行
わない。また端子名C については対応する端子が存在し
ないので、そのままの入力端子名を使用するが、端子C
のような対応関係の存在しない端子は入力端子の順序を
入れ換えてＢＤＤを作成する。つまり、対応関係を登録
したテーブルの順序（A,B,GN,C）ではなく（C,A,B,GN）
の順序でＢＤＤを生成し、このステップ３００で生成さ
れたＢＤＤを仮にグループＡのＢＤＤと呼ぶことにす
る。First, in step 300, "DEC3TO
The BDD for the output of 5 "is generated by referring to the table in the input order generation unit 1 in which the correspondence relationship is registered.
Taking the output terminal Z0 of the HDL shown in Fig. 2 as an example, the data transferred to Z0 is Z0 <= not Aand not B and not C and
Not GN; and the input terminals are A, B, C, GN, but Fig. 8
Considering the correspondence shown in, since the input terminal names of the terminal names A, B, and GN are the same, the terminal names are not changed. Also, for pin name C, there is no corresponding pin, so the input pin name is used as is, but pin C
For terminals that do not have such a correspondence relationship, the order of input terminals is changed to create a BDD. In other words, not the order of the table that registered the correspondence (A, B, GN, C) (C, A, B, GN)
The BDDs are generated in this order, and the BDDs generated in this step 300 are tentatively referred to as the group A BDDs.

【００２３】作成されたＢＤＤは機能比較部５内のＢＤ
Ｄ管理テーブルに通し番号を降って登録する。ＢＤＤ管
理テーブルについては後述する。図１１に、生成され
た"DEC3TO5" のＢＤＤ１６を示す。一番左側にあるＢＤ
ＤがグループＡの通し番号１番となった出力Z0に関する
ＢＤＤである。以下Z1からZ4に対して生成されたＢＤＤ
も同様に２から５まで通し番号が付され、以降この番号
により管理される。次に、比較する設計資産"D24GH" の
ＢＤＤを生成し、ＢＤＤ管理テーブルに登録する。この
ステップ３０１で生成されたＢＤＤは仮にグループＢの
ＢＤＤと呼ぶ。ステップ３００と異なる点はＢＤＤ生成
の際に、入力端子の端子名を変更しない点にある。図１
２に生成された設計資産"D24GH" のＢＤＤ１７を示す。The created BDD is the BD in the function comparison unit 5.
Register the serial number in the D management table. The BDD management table will be described later. FIG. 11 shows the generated BDD 16 of "DEC3TO5". BD on the far left
D is a BDD related to the output Z0 having the serial number 1 of the group A. BDD generated for Z1 to Z4 below
Similarly, serial numbers from 2 to 5 are similarly given, and thereafter, the serial numbers are used for management. Next, the BDD of the design asset "D24GH" to be compared is generated and registered in the BDD management table. The BDD generated in step 301 is tentatively called the BDD of group B. The difference from step 300 is that the terminal name of the input terminal is not changed during BDD generation. FIG.
2 shows the generated BDD 17 of the design asset "D24GH".

【００２４】ここで、ＢＤＤ管理テーブルについて説明
する。図１３はＢＤＤ管理テーブルのデータ構造１８を
示した図で、設計モジュール名と生成されたＢＤＤの出
力端子名、ＢＤＤの通し番号、ＢＤＤに対して処理を行
ったことを示すフラグ、ＢＤＤのどの節点が一致した
か、また定数節点が一致したかどうかというマッチング
情報が格納される。このＢＤＤ管理テーブルのグループ
Ａの全てのＢＤＤの処理フラグが立っていれば、部分も
しくは全体としてグループＢの設計資産と機能のマッチ
ングに成功したことになる。先ず、グループＡの全ての
ＢＤＤが比較されていないので、グループＡとグループ
ＢのＢＤＤ管理テーブルの通し番号１番のＢＤＤを取り
出す。それぞれのＢＤＤの入力数はＡの方が４、Ｂの方
が３であるので、入力数の差分は１となる（ステップ３
０３）。それからグループＡのＢＤＤについては最初の
節点C ではなく一つ先の節点A を取り出し、グループＢ
のＢＤＤについては最初の節点A を取り出す（ステップ
３０６）。ステップ３０６で取り出した各々の節点を起
点としてステップ３０７からステップ３１０において節
点のマッチングを行う。ステップ３０７及びステップ３
１０におけるマッチングの判断は次のようにおこなう。Now, the BDD management table will be described. FIG. 13 is a diagram showing the data structure 18 of the BDD management table. The design module name, the output terminal name of the generated BDD, the serial number of the BDD, the flag indicating that processing has been performed on the BDD, and which node of the BDD Matching information indicating whether or not match and whether or not constant nodes match are stored. If the processing flags of all the BDDs of the group A in this BDD management table are set, it means that the matching of the design assets and the functions of the group B has been successful as a part or the whole. First, since all the BDDs in the group A have not been compared, the BDD having the serial number 1 in the BDD management tables of the groups A and B is taken out. Since the number of inputs of each BDD is 4 for A and 3 for B, the difference in the number of inputs is 1 (step 3
03). Then, for the BDD of group A, not the first node C but the node A one step ahead is taken out, and the group B
The first node A is extracted for the BDD of (step 306). Matching of the nodes is performed in steps 307 to 310 using each node extracted in step 306 as a starting point. Step 307 and step 3
The matching determination in 10 is performed as follows.

【００２５】ステップ３０７の条件：グループＡ、グル
ープＢのＢＤＤから取り出したそれぞれの節点の指す先
が、同じ節点であるか、定数節点であるならば、マッチ
ングしていると判断する。Condition of step 307: If the points pointed to by the nodes extracted from the BDDs of the group A and the group B are the same node or a constant node, it is determined that they match.

【００２６】ステップ３１０の条件：グループＡのＢＤ
Ｄの起点とした節点から先の全ての節点に対して、比較
したことを示すフラグが立っているとき、節点の指す先
が定数節点である起点とした節点から先の全ての節点に
おいて、それぞれの節点が指す定数節点の論理値は一致
するか、不一致であるならば、マッチングしていると判
断する。Condition of step 310: BD of group A
When a flag indicating comparison has been set for all the nodes after the node that is the starting point of D, the points pointed to by the nodes are all constant nodes If the logical values of the constant nodes pointed to by are coincident or do not coincide, it is determined that they are matched.

【００２７】上述したステップ３０７の条件に照らし合
わせると、節点A ，B ，GNはマッチングしているので、
比較処理を行ったことを示すフラグを機能比較部５内の
ＢＤＤ処理テーブルに立て、それぞれの節点の指す先の
定数節点の論理値が一致したか否かの情報を格納する。
図１４はＢＤＤ処理テーブル１９の様子をまとめたもの
で、理解を容易にするために節点のそれぞれの枝の論理
値の情報も示したが、実際にはそれぞれのＢＤＤにおい
て起点とした節点から先の節点の処理フラグと、定数節
点が一致したか否かの情報を格納している（ステップ３
０８）。図１４に示した全ての節点が処理されていてス
テップ３０９、ステップ３１０の条件を満たすので、Ｂ
ＤＤ管理テーブルにA.1 の(A,B,GN)とB.1 の(A,B,GN)及
び出力される論理値も一致したので、出力端子Z0が一致
したという情報を登録する。以下同様にその他のＢＤＤ
においても部分的な一致が確認され（ステップ３０
２）、全てのグループＡのＢＤＤに対して処理を行った
ので、マッチングが成功したとして機能比較の処理が終
了し（ステップ３１７）、図１５に示されるＢＤＤ管理
テーブル２０に対応関係及び一致情報が得らる。When comparing the above-mentioned conditions of step 307, since the nodes A, B and GN are matched,
A flag indicating that the comparison processing has been performed is set in the BDD processing table in the function comparison unit 5, and information on whether or not the logical values of the constant nodes pointed to by the respective nodes match is stored.
FIG. 14 summarizes the state of the BDD processing table 19 and also shows the information of the logical value of each branch of the node for easy understanding, but in reality, the node starting from the node in each BDD starts from the beginning. Information about whether or not the processing flag of the node and the constant node match is stored (step 3).
08). Since all the nodes shown in FIG. 14 have been processed and the conditions of step 309 and step 310 are satisfied, B
Since the (A, B, GN) of A.1 and the (A, B, GN) of B.1 and the output logical value also match in the DD management table, information that the output terminal Z0 matches is registered. Similarly for other BDDs
A partial match was also confirmed in (step 30
2) Since all the BDDs of the group A have been processed, it is determined that the matching has succeeded and the processing of the function comparison ends (step 317), and the BDD management table 20 shown in FIG. Is obtained.

【００２８】図２におけるステップ１０２の処理によ
り、ＨＤＬ格納部１の機能"DEC3TO5"と図４に示される
既存の設計資産"D24GH" は入力数が異なるだけで同等な
機能を有することが確認できたので（ステップ１０
３）、既設計ライブラリ情報格納/展開部３を参照し、"
D24GH" と同じグループに属する以下の条件のいずれか
を満たす設計資産を選び出す。By the process of step 102 in FIG. 2, it can be confirmed that the function "DEC3TO5" of the HDL storage unit 1 and the existing design asset "D24GH" shown in FIG. 4 have the same function only by the number of inputs. Because (Step 10
3), refer to the designed library information storage / expansion unit 3 and
Select design assets that meet one of the following conditions that belong to the same group as "D24GH".

【００２９】処理０：［置き換えの候補とする条件］ ＃１ 設計されたＨＤＬの入力端子の数より少ない、同
じグループの設計資産である。 ＃２ 設計されたＨＤＬの出力端子の数以上の出力端子
の数を持ち、かつ最も入力端子の数が少ないような同じ
グループの設計資産である。Process 0: [Conditions to be candidates for replacement] # 1 Design assets of the same group, which are less than the number of designed HDL input terminals. # 2 It is a design asset of the same group that has more output terminals than the designed HDL output terminals and has the smallest number of input terminals.

【００３０】従って、入力端子数が４未満であるか、も
しくは出力端子数が５より多く、かつその中で最も入力
端子数の少ない設計資産を既設計ライブラリ情報格納/
展開部３の中から選択すると、＃２の条件を満たす４入
力８出力のデコーダの機能を有する設計資産"D38GH" が
置き換えの候補となる。図１６に"D38GH" のライブラリ
情報２１を示す。これらの２つの置き換え候補の設計資
産"D24GH" 、"D38GH"のＢＤＤをもとに、設計資産選択
部６において、ＨＤＬ格納部１にある"DEC3TO5" のＢＤ
Ｄを変形し、最適な回路構成を選択する。Therefore, if the number of input terminals is less than 4 or the number of output terminals is more than 5, and the design asset with the smallest number of input terminals is stored in the already-designed library information /
When selected from the expansion section 3, the design asset "D38GH" having the function of the 4-input / 8-output decoder that satisfies the condition of # 2 is a candidate for replacement. FIG. 16 shows the library information 21 of "D38GH". Based on the BDDs of the design assets "D24GH" and "D38GH" of these two replacement candidates, the BD of "DEC3TO5" in the HDL storage unit 1 in the design asset selection unit 6
Deform D and select the optimum circuit configuration.

【００３１】ＢＤＤを用いたテクノロジーマッピングの
技術は公知技術として、種々の論文等で知られているの
で、詳しくは説明しない。この技術により仕様となる"D
EC3TO5" の動作に設計資産を割り付けた回路構成の候補
とグリッド数を図１７、図１８、図１９に示す。それぞ
れ、図１７はステップ１０４で候補となったＨＤＬの動
作を実現する回路２２を、図１８はステップ１０４で得
られたＧＲＩＤ数最少の回路２３を、図１９はステップ
１０４で候補となったＨＤＬの動作を実現する回路２４
をそれぞれ示す。総ＧＲＩＤ数の計算は、既設計ライブ
ラリ情報格納/展開部３の該設計資産のＧＲＩＤ数を加
算する。回路構成を決定する処理においては、 処理１：候補となる設計資産を割り付けた回路の構成に
関する情報を得る。これを候補Ａとする。The technology mapping technology using BDD is well known in various papers and the like, and therefore will not be described in detail. This technology makes the specifications "D
The circuit configuration candidates and the number of grids in which design assets are allocated to the operation of EC3TO5 "are shown in FIG. 17, FIG. 18, and FIG. 19. In FIG. 17, FIG. 18, FIG. 18 shows the circuit 23 with the minimum number of GRIDs obtained in step 104, and FIG. 19 shows the circuit 24 that realizes the operation of the HDL candidate in step 104.
Are shown respectively. To calculate the total number of GRIDs, the number of GRIDs of the design assets in the designed library information storage / expansion unit 3 is added. In the process of determining the circuit configuration, Process 1: Obtain information about the configuration of the circuit to which the candidate design property is assigned. This is candidate A.

【００３２】処理２：処理１の回路構成における総グリ
ッド数を計算する。Process 2: The total number of grids in the circuit configuration of process 1 is calculated.

【００３３】処理３：以前に計算された回路の構成に関
する情報（仮に候補Ｂとする）があれば、候補Ｂと候補
Ａのグリッド数を比較し、グリッド数の小さい方の回路
の構成情報を記憶しておく。Process 3: If there is previously calculated information on the circuit configuration (assuming candidate B), the grid numbers of candidate B and candidate A are compared, and the configuration information of the circuit with the smaller grid number is obtained. Remember.

【００３４】の手順で処理し、この例では処理１で図１
７から図１９までの三つの回路候補があがり、処理３に
おいて回路２２→回路２３→回路２４の順序で最適な回
路構成として選ばれ、最終的に回路２３の回路構成を実
現する情報が得られる（ステップ１０４）。The processing is performed according to the procedure of FIG.
Three circuit candidates from 7 to 19 are selected, and in the process 3, the optimum circuit configuration is selected in the order of circuit 22 → circuit 23 → circuit 24, and finally information for realizing the circuit configuration of the circuit 23 is obtained. (Step 104).

【００３５】ステップ１０４で得た回路構成に関する情
報と元の"DEC3TO5" の入力端子の情報から、論理回路の
接続情報を生成する。まず、ステップ１０４で得た回路
構成の情報をもとに、論理回路の接続情報を生成し、続
いて入力端子の対応関係を登録したテーブルを参照し
て、元の入力端子名に変更する。ＢＤＤから回路の接続
の情報を生成する技術も公知技術として存在するので、
説明は行わない。この回路情報生成部７で生成された接
続情報は、該ＨＤＬの指定されたモジュールに関する論
理回路の接続情報として接続情報格納部８に格納される
（ステップ１０６）。生成された論理回路の接続情報を
もとに論理合成を行った結果、ＨＤＬの指定されたモジ
ュール"DEC3TO5" に対する回路構成は図１９に示すもの
となる。The connection information of the logic circuit is generated from the information on the circuit configuration obtained at step 104 and the information on the original input terminal of "DEC3TO5". First, based on the information of the circuit configuration obtained in step 104, the connection information of the logic circuit is generated, and then the table in which the correspondence relationship of the input terminals is registered is referred to and the original input terminal name is changed. Since there is a known technique for generating circuit connection information from BDD,
No explanation will be given. The connection information generated by the circuit information generation unit 7 is stored in the connection information storage unit 8 as the connection information of the logic circuit regarding the specified module of the HDL (step 106). As a result of performing logic synthesis based on the generated connection information of the logic circuit, the circuit configuration for the module "DEC3TO5" designated by HDL is as shown in FIG.

【００３６】続いて、別の具体例を示す。この例におい
ては、入力端子の対応関係の情報が与えられていない、
４入力１出力のマルチプレクサの機能を設計資産に置き
換える例を用いて説明する。ＨＤＬ格納部１に格納され
ている、モジュール指定情報により指定された、マルチ
プレクサの機能を実現するモジュール"MUL4"を図２０に
記述２５として示す。この"MUL4"のLOGIC シンボルを図
２１に示す。この回路２６は入力端子（A0,A1,A2,A3,S
0,S1 ）、出力端子（Z ）を持ち、図２２に示し真理値
表２７の機能を持つ設計資産"MX4" で置き換える。ま
ず、入力されたモジュール名の情報から、既設計ライブ
ラリ情報格納/ 展開部３にある"MX4" に関する設計デー
タを取り出し（ステップ１００）、図２３に示す処理フ
ローチャートに従い、入力順序情報生成部２において入
力端子の順序づけ並びに設計資産の入力端子との対応関
係を生成する。Next, another specific example will be shown. In this example, no information about the correspondence between input terminals is given,
An example in which the function of the 4-input 1-output multiplexer is replaced with the design property will be described. A module "MUL4" which is stored in the HDL storage unit 1 and which is designated by the module designation information and which realizes the function of the multiplexer is shown as a description 25 in FIG. The LOGIC symbol of this "MUL4" is shown in FIG. This circuit 26 has input terminals (A0, A1, A2, A3, S
0, S1) and an output terminal (Z), and is replaced by a design asset "MX4" having the function of the truth table 27 shown in FIG. First, design data relating to "MX4" in the already-designed library information storage / expansion unit 3 is extracted from the input module name information (step 100), and the input order information generation unit 2 follows the processing flowchart shown in FIG. The ordering of the input terminals and the correspondence with the input terminals of the design asset are generated.

【００３７】まず、比較する機能同士の入力端子の対応
関係の情報が存在しないので（ステップ２００）、図１
６、図１７、図１８に示すＨＤＬの入力となる端子（B
0,B1,B2,B3,S0,S1 ）を抽出する（ステップ２０２）。
次に、ステップ２０２で抽出された入力端子の全ての順
列組み合わせＰ6 ＝７２０通りを調べ、入力順序生成部
２にある設計資産の入力端子との対応関係の候補を格納
するテーブルに記憶する（ステップ２０３）。図２４は
順序づけされた入力端子の候補を格納したテーブル２８
の内容をまとめた図である。図２４に示す入力端子の候
補は、一つずつ対応関係を格納するテーブルに取り出さ
れ、その対応関係に基づき機能の比較を行うが、機能の
不一致が確認されると次の入力端子の候補が取り出さ
れ、対応関係を格納するテーブルにセットされる。First, since there is no information on the correspondence between the input terminals of the functions to be compared (step 200), FIG.
6, the terminal (B which is the input of HDL shown in FIG. 17 and FIG. 18)
0, B1, B2, B3, S0, S1) are extracted (step 202).
Next, all the permutation combinations P6 = 720 of the input terminals extracted in step 202 are examined and stored in the table storing the candidates of the correspondence relationship with the input terminals of the design property in the input order generation unit 2 (step 203). FIG. 24 shows a table 28 that stores ordered input terminal candidates.
It is the figure which summarized the contents of. The input terminal candidates shown in FIG. 24 are fetched one by one into a table that stores the correspondence relationship, and the functions are compared based on the correspondence relationship. However, when a mismatch of the functions is confirmed, the next input terminal candidate is selected. It is retrieved and set in the table that stores the correspondence.

【００３８】ステップ２０４及びステップ２０５におい
て、該テーブルの入力端子の候補１と既設計ライブラリ
情報格納/ 展開部３にある設計資産"MX4" の入力端子の
情報が、入力順序情報生成部２にある入力端子の対応関
係を格納するテーブルに格納され、ステップ１０１の処
理が全て終了する。図２５は対応関係のデータを格納し
たテーブル２９を示した図である。ステップ１０２にお
いて、"MUL4"と"MX4"のＢＤＤを生成し、比較を行う。
図２６は"MUL4"のＢＤＤ３０、図２７は設計資産"MX4"
のＢＤＤ３１をそれぞれ示す。グループＡのＢＤＤ"MUL
4"とグループＢのＢＤＤ"MX4" を図９、図１０に示す処
理フローチャートに従い、節点の比較を行うと、節点S0
の指す先の節点が一致しないことがわかる（ステップ３
０７）。グループＢのＢＤＤは他に存在しないので（ス
テップ３１２）、図２４に示した別の入力端子に対する
順序候補を取り出し、入力順序生成部２の対応関係を格
納するテーブルの内容を更新する（ステップ３１４、ス
テップ３１５）。更新された対応関係の情報をもと
に、"MUL4"のＢＤＤを作り直す（ステップ３００）。新
たに作り直されたグループＡのＢＤＤを図２８に示す。
このＢＤＤ３２とグループＢのＢＤＤ３０の比較を行う
と、定数節点の一致と節点の一致が確認されるので、Ｂ
ＤＤの比較処理が終了する（ステップ３１７）。In step 204 and step 205, the input terminal information 1 of the table and the input terminal information of the design resource "MX4" in the predesigned library information storage / expansion section 3 are stored in the input order information generation section 2. The input terminal correspondence is stored in the table, and the processing of step 101 is completed. FIG. 25 is a diagram showing a table 29 that stores data of correspondence relationships. In step 102, BDDs of "MUL4" and "MX4" are generated and compared.
Fig. 26 shows "MUL4" BDD30, and Fig. 27 shows design asset "MX4".
BDD31 of FIG. Group A BDD "MUL
4 "and the BDD" MX4 "of the group B are compared according to the processing flowcharts shown in FIGS.
It can be seen that the nodes pointed to by do not match (Step 3
07). Since there is no other BDD of group B (step 312), the order candidate for another input terminal shown in FIG. 24 is taken out, and the contents of the table storing the correspondence relationship of the input order generation unit 2 are updated (step 314). , Step 315). The BDD of "MUL4" is recreated based on the updated correspondence information (step 300). The newly recreated BDD of group A is shown in FIG.
When this BDD 32 is compared with the BDD 30 of the group B, the matching of the constant nodes and the matching of the nodes are confirmed.
The DD comparison process ends (step 317).

【００３９】設計資産"MX4" が必要な機能を持つことが
確認できたので（ステップ１０３）、他の置き換え候補
があるか否か調べると、既設計ライブラリ情報格納/ 展
開部３にある２入力１出力のマルチプレクサの機能を持
つ設計資産"MX2" が候補として挙げらる。この２つの置
き換え候補で機能を置き換えたときに面積が最適な回路
構成を調べ、設計資産を決定する（ステップ１０４）。
設計資産"MX4" を使った回路構成ではグリッド数が１２
であるのに対し、設計資産"MX2" を使った場合にはグリ
ッド数が２３となるので、"MX4" から構成される回路が
選択される。このとき決定された回路構成を、入力端子
の対応関係を格納したテーブルを参照して入力端子名を
変更して得られた回路構成を図２９に回路３３として示
す。この回路構成の情報から論理回路を生成するための
接続情報を回路情報生成部７で生成し、接続情報格納部
８に格納する。Since it has been confirmed that the design asset "MX4" has the required function (step 103), it is checked whether or not there is another replacement candidate, and the two inputs in the already-designed library information storage / expansion unit 3 are input. Design asset "MX2", which has the function of a 1-output multiplexer, is a candidate. When the functions are replaced with these two replacement candidates, the circuit configuration with the optimum area is examined to determine the design assets (step 104).
The number of grids is 12 in the circuit configuration using the design asset "MX4"
On the other hand, when the design property "MX2" is used, the number of grids is 23, so the circuit composed of "MX4" is selected. The circuit configuration determined at this time is shown as a circuit 33 in FIG. 29, which is obtained by changing the input terminal name with reference to the table storing the correspondence relationship of the input terminals. The circuit information generation unit 7 generates connection information for generating a logic circuit from the circuit configuration information, and stores the connection information in the connection information storage unit 8.

【００４０】さらに別の具体例を示す。この例において
は、入力端子の対応関係の情報が与えられていない、３
入力２出力のエンコーダの機能を設計資産に置き換える
例を用いて説明する。ＨＤＬ格納部１に格納されてい
る、モジュール指定情報により指定された、エンコーダ
の機能を実現するモジュール"ENCD42"のＶＨＤＬ記述３
４を図３０に示す。この"ENCD42"の機能を、図３１にＶ
ＨＤＬ記述３５として示した、入力端子（A1,A2,A3）、
出力端子（Z0,Z1 ）を持ち、図３２に示す真理値で表さ
れる機能を持つ設計資産"EN42"で置き換える。Still another specific example will be shown. In this example, information about the correspondence between input terminals is not given.
An example in which the function of the input / output encoder is replaced with the design property will be described. VHDL description 3 of the module "ENCD42" that realizes the function of the encoder that is stored in the HDL storage unit 1 and that is designated by the module designation information
4 is shown in FIG. The function of this "ENCD42" is shown in V in Figure 31.
Input terminals (A1, A2, A3) shown as HDL description 35,
It is replaced with a design asset "EN42" having an output terminal (Z0, Z1) and having a function represented by a truth value shown in FIG.

【００４１】まず、入力されたモジュール名の情報か
ら、既設計ライブラリ情報格納/ 展開部３にある"EN42"
に関する設計データを取り出す（ステップ１００）。次
に、入力端子の対応関係の情報が与えられていないの
で、入力端子の対応関係の候補となる入力端子の順序情
報を生成する（ステップ１０１）。生成された入力端子
の順序情報を図３３に示す。これらの入力順序の候補の
中から順序情報の一つ（X,Y,Z ）を取り出し、該設計資
産"EN42"との対応関係を生成する。First, from the information of the input module name, "EN42" in the predesigned library information storage / expansion unit 3 is entered.
The design data relating to is taken out (step 100). Next, since the information on the correspondence relationship of the input terminals is not given, the order information of the input terminals which are candidates for the correspondence relationship of the input terminals is generated (step 101). FIG. 33 shows the generated input terminal order information. One of the order information (X, Y, Z) is extracted from these candidates of the input order, and the correspondence with the design asset "EN42" is generated.

【００４２】図３４は３入力２出力のエンコーダ"ENCD4
2"と設計資産"EN42"の入力端子の対応関係を示す図で、
それぞれの入力端子のX とA1、Y とA2、Z とA3が対応し
ている。この対応関係の情報は、該対応関係を該入力情
報生成部2 のテーブルに記憶される（ステップ１０
１）。ステップ１０２において、"ENCD42"と"EN42"のＢ
ＤＤを生成し、比較を行う。FIG. 34 shows a 3-input 2-output encoder "ENCD4".
It is a diagram showing the correspondence between 2 "and the input terminals of the design asset" EN42 ".
The respective input terminals correspond to X and A1, Y and A2, and Z and A3. The information of this correspondence is stored in the table of the input information generator 2 (step 10).
1). In step 102, B of "ENCD42" and "EN42"
Generate DD and compare.

【００４３】図３５は"ENCD42"のＢＤＤを、図３６は設
計資産"EN42"のＢＤＤをそれぞれ示している。図３５に
示したＢＤＤを仮にグループＡのＢＤＤと呼び、図３６
のＢＤＤをグループＢのＢＤＤと呼ぶことにする。これ
らのＢＤＤを先の図８に示す処理フローチャートに従
い、節点の比較を行う。FIG. 35 shows the BDD of "ENCD42", and FIG. 36 shows the BDD of design asset "EN42". The BDD shown in FIG. 35 is tentatively called the BDD of group A, and the BDD shown in FIG.
Will be referred to as the BDD of group B. These BDDs are compared with each other according to the processing flowchart shown in FIG.

【００４４】まず、グループＡの全てのＢＤＤが比較さ
れていないので、グループＡとグループＢのＢＤＤ管理
テーブルの通し番号１番のＢＤＤを取り出す。それぞれ
のＢＤＤの入力数が等しいので（ステップ３０４）、各
グループの比較対象のＢＤＤの最初の接点A1を取り出す
（ステップ３０５）。取り出した各々の節点を起点とし
てステップ３０７からステップ３１０においてマッチン
グ処理を行う。ステップ３０７及びステップ３１０にお
けるマッチングの判断は次のように行なう。First, since all the BDDs in the group A are not compared, the BDD having the serial number 1 in the BDD management tables of the groups A and B is taken out. Since the number of inputs of each BDD is the same (step 304), the first contact A1 of the comparison target BDD of each group is taken out (step 305). Matching processing is performed in steps 307 to 310 using each of the extracted nodes as a starting point. The matching judgment in steps 307 and 310 is performed as follows.

【００４５】ステップ３０７の条件： ［１］グループＡ、グループＢのＢＤＤから取り出した
それぞれの節点の指す先が、同じ節点であるか、定数節
点であるならば、マッチングしていると判断する。Condition of step 307: [1] If the nodes pointed out from the BDDs of the group A and the group B point to the same node or constant nodes, it is judged that they match.

【００４６】［２］グループＡ、あるいはグループＢの
ＢＤＤのいずれかにおいて、取り出した節点の０枝、１
枝の指す先を交換すれば、同一の節点あるいは定数節点
を指すならば、ある節点（ある入力端子）が異なる極性
で一致しているとしてマッチングしていると判断する。[2] In either the group A or the BDD of the group B, 0 branch of the extracted node, 1
If the points pointed to by the branches are exchanged and the same node or a constant node is pointed to, it is determined that a certain node (a certain input terminal) has a different polarity and is matched.

【００４７】ステップ３１０の条件： ［１１］グループＡのＢＤＤの起点とした節点から先の
全ての節点に対して、比較したことを示すフラグが立っ
ているとき、節点の指す先が定数節点である起点とした
節点から先の全ての節点において、それぞれの節点が指
す定数節点の論理値は一致するか、不一致であるなら
ば、マッチングしていると判断する。Condition of step 310: [11] When a flag indicating comparison has been set for all the nodes ahead of the BDD starting point of the group A, the node pointed to is a constant node. If the logical values of the constant nodes pointed to by the respective nodes match or do not match at all the nodes starting from a certain starting point, it is determined that they match.

【００４８】［１２］グループＡのマッチングに成功し
たＢＤＤにおいて、ステップ３０７の条件［２］でマッ
チングしていると判断された全ての節点が、他の任意の
節点を含むグループＡの全てのＢＤＤで、極性の異なる
マッチングをしているならばマッチングしていると判断
する。[12] In the BDD in which the matching of the group A is successful, all the nodes determined to be matched under the condition [2] of step 307 include all the BDDs of the group A including other arbitrary nodes. Then, if matching is performed with different polarities, it is determined that they are matched.

【００４９】上述のステップ３０７の条件に照らし合わ
せてグループＡのＢＤＤA.1 とグループＢのＢＤＤB.1
を比較すると（ステップ３０７、ステップ３０８、ステ
ップ３０９）、節点A1とA3は［条件１］によるマッチン
グが確認でき、節点A2は［条件２］によるマッチングが
確認できる。通し番号１番のＢＤＤの比較結果を格納し
た、機能比較部５内のＢＤＤ処理テーブルの様子を図３
７に示す。この場合、全ての節点がステップ３０７のい
ずれかの条件を満たすので、グループＢの他のＢＤＤと
の比較処理（ステップ３１２）へは進まない。こうした
節点の比較処理の後、ＢＤＤ同士の比較を行う（ステッ
プ３１０）。始めはマッチングに成功したＢＤＤは一つ
しか存在しないので、無条件に一致が確認され、マッチ
ングに成功したＢＤＤの対応関係（A.1,B.1)を機能比較
部５のＢＤＤ管理テーブルに記憶する（ステップ３１
１）。続いて、グループＡのA.2 とグループＢのB.2 の
比較を行うと、A.1 とB.1 の比較の時と同様に、節点A1
と節点A2は条件［１］によるマッチングが確認でき、節
点A3は条件［２］によるマッチングが確認できたので、
ステップ３０７のマッチング条件を満たすことがわかっ
た。従って、ステップ３１０においてＢＤＤの比較を行
うと、ステップ３０７で異なる極性でマッチングしてい
ると確認された節点A2は、A.1 とA.2 の両方のＢＤＤで
異なる極性のマッチングをしているので、条件［１２］
の条件を満たし、残りの節点A1,A3 は条件［１１］を満
たすことがわかる。こうして、部分マッチングに成功し
たので、図３８に示すＢＤＤ管理テーブルにＢＤＤの対
応関係の情報及び一致情報を格納する（ステップ３１
１）。ＢＤＤ管理テーブルに格納されるマッチング情報
として、入力（出力）端子の対応関係を与えるだけでな
く、特に節点A2は異なる極性でマッチングした情報も与
える。全てのＢＤＤのマッチングに成功したので（ステ
ップ３１７）、機能比較処理を終了する（ステップ１０
２）。The BDDA.1 of the group A and the BDDB.1 of the group B are checked against the conditions of the above step 307.
Comparing (steps 307, 308, 309), it can be confirmed that the nodes A1 and A3 are matched by [condition 1] and the node A2 is matched by [condition 2]. FIG. 3 shows a state of the BDD processing table in the function comparing unit 5, which stores the comparison result of the BDD having the serial number 1.
7 shows. In this case, since all the nodes satisfy any one of the conditions in step 307, the process of comparison with other BDDs in group B (step 312) does not proceed. After such node comparison processing, BDDs are compared with each other (step 310). At the beginning, since there is only one BDD that has been successfully matched, the unconditional match is confirmed, and the correspondence relationship (A.1, B.1) of the successfully matched BDDs is stored in the BDD management table of the function comparison unit 5. Remember (step 31)
1). Then, when A.2 of group A and B.2 of group B are compared, node A1 is the same as the comparison of A.1 and B.1.
Since the node A2 and the node A2 can be confirmed to match under the condition [1], the node A3 can be confirmed to match under the condition [2].
It was found that the matching condition of step 307 was satisfied. Therefore, when the BDDs are compared in step 310, the node A2 that is confirmed to match with different polarities in step 307 has matching with different polarities in both BDDs A.1 and A.2. Therefore, the condition [12]
It is understood that the condition [11] is satisfied and the remaining nodes A1 and A3 satisfy the condition [11]. In this way, since the partial matching has succeeded, the information of the correspondence relationship and the matching information of the BDD are stored in the BDD management table shown in FIG. 38 (step 31).
1). As the matching information stored in the BDD management table, not only the correspondence relationship between the input (output) terminals but also the matching information with different polarities at the node A2 is given. Since all the BDDs have been successfully matched (step 317), the function comparison process ends (step 10).
2).

【００５０】設計資産"EN42"が必要な機能を持つことが
確認できたので（ステップ１０３）、他の置き換え候補
があるか否か調べると、既設計ライブラリ情報格納/ 展
開部３には、置き換え候補の条件を満たす設計資産が存
在しなかったので、当初置き換えの対象としていた"EN4
2"を置き換えの対象に決定する（ステップ１０４）。こ
のとき決定された設計資産を、回路情報生成部７におい
て、入力端子の対応関係を格納したテーブル及びＢＤＤ
同士の対応関係の情報を格納しているＢＤＤ管理テーブ
ルを参照して、入力端子名を変更や、入力端子の極性の
不一致が確認された設計資産"EN42"の入力端子A2と対応
する入力端子Y に極性を反転させる論理を追加して、回
路構成の変更を行い、回路の接続情報を生成する（ステ
ップ１０６）。こうして得られた回路構成を図３９に示
す。生成された回路構成を表す論理回路の接続情報を接
続情報格納部８に格納する。Since it has been confirmed that the design asset "EN42" has the required function (step 103), it is checked whether or not there is another replacement candidate. Since there were no design assets that met the candidate conditions, it was initially targeted for replacement "EN4
2 "is determined as a replacement target (step 104). The design property determined at this time is used by the circuit information generation unit 7 in a table storing the correspondence relationship between the input terminals and the BDD.
The input terminal name corresponding to the input terminal A2 of the design asset "EN42" where the input terminal name was changed or the input terminal polarities were confirmed by referring to the BDD management table that stores the information on the correspondence relationship between them A logic for inverting the polarity is added to Y, the circuit configuration is changed, and circuit connection information is generated (step 106). The circuit structure thus obtained is shown in FIG. The connection information storage unit 8 stores the connection information of the generated logic circuit representing the circuit configuration.

【００５１】[0051]

【発明の効果】以上の説明より明らかなように、本装置
を用いることにより、設計者が設計したある機能を実現
するＨＤＬと既存の設計資産とのインターフェイスが異
なっていたり、設計資産の持つ機能と完全に一致しなく
ても、設計者がＨＤＬを修正せずに設計資産を利用する
ことが可能になる。このため、人手でＨＤＬを修正する
際に起こりやすい設計ミスが含まれるのを削減する事が
できるだけでなく、ＬＳＩのプロセス行程における工数
の削減にもつながり、設計期間の短縮されるという効果
を得ることができる。また、ある機能を実現する回路の
面積をできるだけ小さくすることができるのでＬＳＩの
設計にかかるコストを削減することができる。さらに、
従来では複雑で高機能な設計資産を自動的に割り付ける
ことができなかったが、本発明により利用したい設計資
産のモジュール名とＨＤＬのモジュール名を指定するこ
とで、部分的な機能の不一致も吸収して半自動的に設計
資産を論理回路の一部として割り付けることができるの
で、設計資産を再利用した部分回路は精度の高い遅延情
報が得られるので、回路内の制約を満たしていないパス
のタイミングの改善にかかる設計期間も短縮できるとい
う効果もある。As is apparent from the above description, by using this device, the interface between the HDL that realizes a certain function designed by the designer and the existing design asset is different, or the function that the design asset has. Even if there is no exact match with the above, the designer can use the design assets without modifying the HDL. Therefore, it is possible not only to reduce the inclusion of design mistakes that are likely to occur when manually modifying the HDL, but also to reduce the number of man-hours in the process step of the LSI and to shorten the design period. be able to. Further, since the area of the circuit that realizes a certain function can be made as small as possible, the cost for designing the LSI can be reduced. further,
In the past, complicated and highly functional design assets could not be automatically allocated. However, by designating the module name of the design asset and the HDL module name to be used according to the present invention, partial functional inconsistency can be absorbed. Since the design assets can be assigned semi-automatically as part of the logic circuit, accurate delay information can be obtained for the partial circuit that reuses the design assets.Therefore, the timing of paths that do not satisfy the constraints in the circuit There is also an effect that the design period for improvement of can be shortened.

【図面の簡単な説明】[Brief description of drawings]

【図１】 本発明の実施の態様に係る構成を示すブロッ
ク図。FIG. 1 is a block diagram showing a configuration according to an embodiment of the present invention.

【図２】 図１に示す装置の処理のフローチャートを示
す図。FIG. 2 is a diagram showing a flowchart of processing of the apparatus shown in FIG.

【図３】 仕様となる機能を記述したＨＤＬを示す図。FIG. 3 is a diagram showing an HDL that describes a function as a specification.

【図４】 図３に示したＨＤＬの機能の置き換え対象と
した設計資産のＨＤＬを示す図。FIG. 4 is a diagram showing an HDL of a design asset which is a replacement target of the function of the HDL shown in FIG.

【図５】 図３に示したＨＤＬと図４に示した設計資産
の入力端子の対応関係の入力の様子を表した図。5 is a diagram showing a state of inputting a correspondence relationship between the HDL shown in FIG. 3 and the input terminals of the design property shown in FIG. 4.

【図６】 既設計ライブラリ情報格納/ 展開部３に格納
された設計資産の設計データを示す図。FIG. 6 is a diagram showing design data of design assets stored in an already-designed library information storage / expansion unit 3.

【図７】 既設計ライブラリ情報格納/ 展開部３に格納
された設計資産の設計データを示す図。FIG. 7 is a diagram showing design data of design assets stored in an already-designed library information storage / expansion unit 3.

【図８】 ＨＤＬと置き換え対象とした設計資産との入
力端子の対応関係を示す図。FIG. 8 is a diagram showing a correspondence relationship between HDL and design assets to be replaced with input terminals.

【図９】 仕様の機能と置き換え対象とした設計資産の
機能をＢＤＤを用いて比較する処理のフローチャートを
示す図。FIG. 9 is a diagram showing a flowchart of a process of comparing a function of a specification and a function of a design asset to be replaced using BDD.

【図１０】 仕様の機能と置き換え対象とした設計資産
の機能をＢＤＤを用いて比較する処理のフローチャート
を示す図。FIG. 10 is a diagram showing a flowchart of a process of comparing the function of the specification and the function of the design asset to be replaced using BDD.

【図１１】 機能比較部５で生成されたＨＤＬに対する
ＢＤＤを示す図。FIG. 11 is a diagram showing BDD for HDL generated by the function comparison unit 5.

【図１２】 設計資産のＨＤＬに対するＢＤＤを示す
図。FIG. 12 is a diagram showing BDD for HDL of design assets.

【図１３】 生成されたＢＤＤの情報を管理するＢＤＤ
管理テーブルのデータ構造を示す図。FIG. 13: BDD managing information of generated BDD
The figure which shows the data structure of a management table.

【図１４】 ＢＤＤを処理するテーブルの様子を示す
図。FIG. 14 is a diagram showing a state of a table for processing a BDD.

【図１５】 生成されたＢＤＤの情報を管理するＢＤＤ
管理テーブルのデータ構造を示す図。FIG. 15 is a BDD that manages the information of the generated BDD.
The figure which shows the data structure of a management table.

【図１６】 既設計ライブラリ情報格納/ 展開部３に格
納された設計資産の設計データを示す図。FIG. 16 is a diagram showing design data of design assets stored in an already-designed library information storage / expansion unit 3.

【図１７】 設計資産を利用した仕様となる機能を実現
する回路構成の候補を表した図。FIG. 17 is a diagram showing candidates for a circuit configuration that realizes a function as a specification using a design resource.

【図１８】 設計資産を利用した仕様となる機能を実現
する回路構成の候補を表した図。FIG. 18 is a diagram showing candidates for a circuit configuration that realizes a function that serves as a specification using design assets.

【図１９】 設計資産を利用した仕様となる機能を実現
する回路構成の候補を表した図。FIG. 19 is a diagram showing candidates for a circuit configuration that realizes a function as a specification using a design resource.

【図２０】 仕様となる機能を記述したＨＤＬを示す
図。FIG. 20 is a diagram showing an HDL describing a function as a specification.

【図２１】 置き換え対象とした設計資産のLOGIC シン
ボルを表した図。FIG. 21 is a diagram showing the LOGIC symbol of the design asset to be replaced.

【図２２】 図１７に示した設計資産の真理値表を示す
図。22 is a diagram showing a truth table of the design asset shown in FIG.

【図２３】 入力端子の対応関係を生成する処理のフロ
ーチャートを示す図。FIG. 23 is a diagram showing a flowchart of processing for generating a correspondence relationship between input terminals.

【図２４】 図２０に示したＨＤＬの入力端子に対して
順序づけを行った結果を格納したテーブルの様子を表し
た図。FIG. 24 is a diagram showing a state of a table storing the results of ordering the HDL input terminals shown in FIG. 20.

【図２５】 ＨＤＬと置き換え対象とした設計資産との
入力端子の対応関係を示す図。FIG. 25 is a diagram showing a correspondence relationship between input terminals of HDL and design assets to be replaced.

【図２６】 機能比較部５で生成されたＨＤＬに対する
ＢＤＤを示す図。FIG. 26 is a diagram showing BDD for HDL generated by the function comparison unit 5.

【図２７】 設計資産のＨＤＬに対するＢＤＤを示す
図。FIG. 27 is a diagram showing BDD for HDL of design assets.

【図２８】 入力端子の対応関係を変更することにより
新たに作られた図２０に示すＨＤＬのＢＤＤを示す図。28 is a diagram showing the BDD of the HDL shown in FIG. 20, which is newly created by changing the correspondence between input terminals.

【図２９】 設計資産を利用した仕様を実現する最適な
回路構成を表す図。FIG. 29 is a diagram showing an optimum circuit configuration that realizes specifications using design assets.

【図３０】 仕様となる機能を記述したＨＤＬを示す
図。FIG. 30 is a diagram showing an HDL describing a function as a specification.

【図３１】 図３０に示したＨＤＬの機能の置き換え対
象とした設計資産のＨＤＬを示す図。31 is a diagram showing an HDL of a design asset which is a replacement target of the function of the HDL shown in FIG.

【図３２】 図３１に示した設計資産の真理値を示す
図。FIG. 32 is a diagram showing a truth value of the design asset shown in FIG. 31.

【図３３】 図３０に示したＨＤＬの入力端子に対して
順序づけを行った結果を格納したテーブルの様子を示す
図。FIG. 33 is a diagram showing a state of a table that stores the results of ordering the input terminals of the HDL shown in FIG. 30.

【図３４】 図３０に示したＨＤＬと図３１に示した設
計資産の入力端子の対応関係を示す図。34 is a diagram showing a correspondence relationship between the HDL shown in FIG. 30 and the input terminals of the design asset shown in FIG. 31.

【図３５】 機能比較部５で生成されたＨＤＬに対する
ＢＤＤを示す図。FIG. 35 is a diagram showing BDD for HDL generated by the function comparison unit 5.

【図３６】 設計資産のＨＤＬに対するＢＤＤを示す
図。FIG. 36 is a diagram showing BDD for HDL of design assets.

【図３７】 ＢＤＤを処理するテーブルの様子を示す
図。FIG. 37 is a diagram showing an aspect of a table for processing a BDD.

【図３８】 生成されたＢＤＤの情報を管理するＢＤＤ
管理テーブルのデータ構造を表にした図。FIG. 38 is a BDD that manages the information of the generated BDD
The figure which made the data structure of the management table a table.

【図３９】 設計資産を利用した仕様を実現する最適な
回路構成を表す図。FIG. 39 is a diagram showing an optimum circuit configuration that realizes specifications using design assets.

【符号の説明】[Explanation of symbols]

１…ＨＤＬ格納部、２…入力順序情報生成部、３…既設
計ライブラリ情報格納/ 展開部、４…ＢＤＤ生成部、５
…機能比較部、６…設計資産選択部、７…回路情報生成
部、８…接続情報格納部。1 ... HDL storage unit, 2 ... Input order information generation unit, 3 ... Pre-designed library information storage / expansion unit, 4 ... BDD generation unit, 5
... Function comparison unit, 6 ... Design property selection unit, 7 ... Circuit information generation unit, 8 ... Connection information storage unit.

Claims (3)

【特許請求の範囲】[Claims] 【請求項１】 設計対象である論理ＬＳＩの機能記述
と、該機能記述の中の機能モジュールを指定する機能モ
ジュール名の情報と、既存の設計資産のモジュール名の
情報と、該機能モジュールと既存の設計資産の入力端子
の対応関係の情報とから、生成される論理回路の面積を
小さくすることを考慮して、未接続端子が発生しないよ
うに設計資産を割り付けた論理回路の接続情報を生成す
ることを特徴とする再利用容易化装置。1. A functional description of a logic LSI to be designed, information on a functional module name designating a functional module in the functional description, information on a module name of an existing design asset, the functional module and an existing one. Considering that the area of the generated logic circuit is reduced from the information on the correspondence of the input terminals of the design assets of, the connection information of the logic circuits to which the design assets are allocated is generated so that the unconnected terminals do not occur. An apparatus for facilitating reuse, which is characterized by: 【請求項２】 設計対象である論理ＬＳＩの機能記述の
中の機能モジュールと既存の設計資産の入力端子の対応
関係は、該機能記述と、該機能記述の中の機能モジュー
ルを指定する機能モジュール名の情報と、既存の設計資
産のモジュール名とから生成することを特徴とする請求
項１記載の再利用容易化装置。2. The correspondence between the functional module in the functional description of the logic LSI to be designed and the input terminal of the existing design asset is that the functional description and the functional module that specifies the functional module in the functional description. The reusability facilitating apparatus according to claim 1, wherein the device is generated from name information and an existing design asset module name. 【請求項３】 ＨＤＬ（ハードウェア記述言語）による
設計仕様を格納するＨＤＬ格納部と、与えられたＨＤＬ
の入力端子と既存の設計資産の入力端子との対応関係の
情報、もしくはＨＤＬの入力となる端子を認識して、生
成した全ての入力順序の候補の情報を記憶し、その候補
の一つと設計資産の入力端子の対応させることで入力端
子の対応関係の情報を生成して格納する入力順序情報生
成部と、機能比較のためのＢＤＤ（Binary Decision
Diagram ）の生成および機能の置き換えに必要な既存の
設計資産の情報を格納し、必要な情報を利用し易い形に
形成する既設計ライブラリ情報格納/ 展開部と、入力順
序情報生成部で生成された入力端子の対応関係の情報か
らＨＤＬと設計資産のＢＤＤを生成するＢＤＤ生成部
と、生成されたＢＤＤ同士の比較を行う機能比較部と、
ライブラリにある比較された設計資産と同じ機能を有し
ている設計資産群の中で、ＨＤＬの実現する機能と置き
換え可能な設計資産を選択し、置き換え可能な設計資産
の候補の中から面積ができるだけ小さくなる回路構造を
決定する設計資産選択部と、設計資産選択部で決定され
た回路構造に変換するために必要な論理回路の接続情報
を生成する回路情報生成部と、生成されたＨＤＬの論理
回路の接続情報を格納する接続情報格納部とを具備した
ことを特徴とする再利用容易化装置。3. An HDL storage unit for storing design specifications in HDL (Hardware Description Language), and a given HDL.
Information of the correspondence between the input terminal of the input and the input terminal of the existing design asset, or the terminal that becomes the input of HDL is recognized, and the information of all the candidates of the input order generated is stored, and one of the candidates is designed. An input sequence information generation unit that generates and stores information on the correspondence relationship of input terminals by associating the input terminals of assets, and a BDD (Binary Decision) for function comparison.
Generated by the pre-designed library information storage / expansion unit that stores the information of the existing design assets required for the generation of the Diagram) and the replacement of the functions and forms the necessary information in an easily usable form, and the input sequence information generation unit. A BDD generation unit that generates BDDs of HDL and design assets from the information of the correspondence relationship between the input terminals, and a function comparison unit that compares the generated BDDs with each other.
From the group of design assets that have the same functions as the compared design assets in the library, select the design assets that can be replaced with the functions realized by HDL, and select the area from among the candidates of replaceable design assets. A design asset selection unit that determines a circuit structure that is as small as possible, a circuit information generation unit that generates connection information of a logic circuit necessary to convert the circuit structure determined by the design asset selection unit, and a generated HDL An apparatus for facilitating reuse, comprising a connection information storage section for storing connection information of a logic circuit.