JPH0410533A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は微細構造を有する半導体装置の製造方法に関す
るものである。

（従来の技術） 半導体装置は近年ますます微細化してきているが、それ
は周知のようにスケーリング則なる考えがあって半導体
集積回路は縮小（スケーリング）するほどその性能が向
上するとともに一つのチップにより多（の回路が集積で
き、製造上の歩留まりもよくなることによる。従って加
工寸法をより小さくすることに努力が注がれる。例えば
ＭＯ３型トランジスタのゲート長は１６ＫＤＲＡＭの３
μｍから１６ＭＤＲＡＭの０．５μｍに縮小されようと
している。現在その加工にはフォトレジストを用いて、
光学的な転写法が広（行なわれている。このとき用いら
れる光源の波長は０．３〜０．５μｍの単色光であるが
、加工寸法と波長が同程度になると光の回折が無視でき
なくなってくる。このため光取外の方法（Ｘ線、ｉ線な
ど）が考えられているがまだ量産段階まで導入されるに
は至ってない。高価である。

（発明が解決しようとする課題） 前述のように現在の半導体装置の製造には光学的な露光
で転写する方法が広く行なわれているがその方法での縮
小には前記回折の問題などで限界が見え始めてきている
。その露光光の短波長化も進んでいるがレンズ材料など
の困難な問題も生じてきている。本発明はこれらの問題
に鑑み現段階の光学的露光でも量産性に優れた、より微
細な加工方法を提供するものである。

（課題を解決するための手段） 本発明は前述の課題、即ち現在の光学的露光装置で、よ
り微細な寸法の半導体装置を製造する方法として半導体
基板の表面に活性領域を形成した上に溝を形成し、その
溝内にサイドウオールを設けそのサイドウオールをマス
クにしてイオン注入して拡散層を形成するものである。

（作用） 前述のように本発明では溝内にサイドウオールを形成し
てそれをマスクにイオン注入するようにしたため、フォ
トレジストを用いての露光によるパターン形成可能な寸
法よりも微細な構造をもつ半導体装置を実現できる。

（実施例） 本発明の実施例の原理的な工程を第１図に示しその説明
から行なう。

まず第１図（ａ）のように第１の導電体型の半導体基板
（図ではＰ型基板）ｌの表面側に第２の導電体型の半導
体層（図ではＮ型層）２を形成して、その上にポリシコ
ン層３を堆積しフォトリソグラフィ、エツチングにより
溝６を形成する。次いで酸化膜４を堆積する。続いて（
ｂ）図のように前記酸化膜４をＲＩＥ方法で異方性エツ
チングを行ない満６の壁面にサイドウオール４′を形成
する。その後（ｃ）図のように前記サイドウオール４′
をマスクにして不純物（ボロン、リン、ヒ素など。本例
ではボロン）を適切に選択してイオン注入を行なう。こ
のときのイオンドーズ量、イオンエネルギーは第２の半
導体層（本例ではＮ型層）２を分断してその下の第１の
半導体層（基板）１に入り込むような値とする。この注
入により前記サイドウオール４′に挾まれた狭い部分の
下部に第１導電体型の領域即ち拡散層５（本例ではＰ型
）ができる。

第２図を用いて前述の方法で形成したパターン幅の説明
を行なう。

Ｌはパターンがフォトリソグラフィ、エッヂング技術に
よって得られる最小幅である。現状では０．６〜０．８
μｍである。これに対して前記サイドウオール４′底辺
の幅ｘ１はパターンの高さと絶縁膜（酸化膜）の厚さに
より制御できる。例えば０．２〜０．３μｍにすること
ができる。従ってそのサイドウオール間の幅ｘｅは Ｘｃ＝Ｌ−２Ｘ。

であることからその幅は０．６μｍ以下とすることがで
きる。つまりフォトリソグラフィ、エッチング技術で得
られる寸法より微細化ができる。

以下、前述までの原理的工程を種々の半導体装置に適用
した実施例を説明する。

まずバイポーラ型半導体装置（バイポーラ型トランジス
タ）に適用した実施例の工程を第３図に示す。最初に（
ａ）図に示すようにシリコン基板１）（抵抗３〜５Ωの
Ｎ型（１００１基板）の表面側に、表面濃度がＢ（ボロ
ン）で１０”ｃｍ’程度のＰ−ウェルを形成する。そし
てＬｏｃｏｓ法で５００〜６００ｎｍのフィールド酸化
膜１３を形成し、活性−（アクティブ）領域を決定する
。そこに約１５ｎｍのゲート酸化膜１４を形成し、それ
を通してＰ（リン）を１０　”ｃ　ｍ−”程度イオン注
入してＮ層１５を形成する。続いて（ｂ）図のように前
記活性領域のみ酸化膜１４を除去し前記Ｎ層１５の表面
を露出させる。続いて（Ｃ）図のように前記露出した表
面に２５０ｎｍのリンドープト、ｎ０ポリシリコン１６
．１５０ｎｍのシリコン酸化膜１７を順次堆積し、パタ
ーニングして満６を形成した後再び３５０ｎｍのシリコ
ン酸化膜を堆積して異方性エツチングによりサイドウオ
ール酸化膜１８を形成する。その後熱処理を行ないｎ′
″ポリシリコン１６からのリンの固相拡散によりｎ′″
層２０を形成する。（コレクタ、エミッタ部） 次に（ｄ）図のように前記サイドウオール１８をマスク
にしてイオン注入する。その条件はＢ（ボロン）をＢＦ
２．加速電圧３３ＫｅＶ、ドース量２．ＯＸ　Ｉ　Ｏ”
ｃｍ””とした。このような条件により満６の下部に２
層２Ｉが前記Ｎ層Ｉ５を分断しく突き抜け）さらにその
下のＰ−ウェル層１２に入り込む形状に形成される。即
ち２層２１の領域はサイドウオール１８の間に挾まれた
狭い範囲に形成される。

続いて（ｅ）図のように前記溝部６上にポリシリコン膜
を２５０ｎｍ形成し、ＢＦ２”のイオン注入によりＰ゛
ポリシリコン膜２２としエツチングしてベース電極とす
る。最後に（ｆ）図のように中間絶縁膜２３、アルミ配
線電極２４を形成してバイポーラ型半導体装置の素子部
が完成する。

以上の工程により、従来の加工限界よりも微細な寸法の
バイポーラ型半導体装置が実現できる。

また以上の工程で製造すればＭＯ５型トランジスタの製
造に対してもわずかな追加（主に選択ドープのためのイ
オン注入マスクの形成）ですみ、バイポーラとＭＯ３Ｉ
−ランジスタを同一基板上に形成するいわゆるＢ　ｉ　
−（Ｃ）　ＭＯＳ型半導体装置が容易に造れる。そのこ
とについてそのＭＯＳ部の工程を第４図に示して説明す
る。

第４図の各工程を示す（ａ）（ｂ）（ｃ）−−−−図は
第３図の（ａ）（ｂ）（ｃ）−−−ｍ−と対応した工程
とした断面図であり、同一のものは同一の記号を付しで
ある。まず（ａ）図のように、まず第３図（ａ）と同一
の工程によりＮ型基板ｌｌ上にＰウェル１２、フィール
ド酸化膜１３、ゲート酸化膜１４を形成する。ただし第
３図のＮ層１５は形成しないし、また（ｂ）図に示すよ
うにゲート酸化膜１４は除去する必要はない。次ぎに（
Ｃ）図のようにｎ４ポリシリコン１６、酸化膜１７を堆
積してパターニング後ｎ−層１９を形成し、その後サイ
ドウオール酸化膜１８を形成する。続いて（ｄ）図のよ
うにヒ素をイオン注入してｎ＋層２０を形成する。これ
らの層１９．２０がソース、トレイン拡散層となる。ま
たＬＤＤ構造をも形成する。なお（ｅ）図に示すように
Ｐ２ポリシリコンは必要ない。

最後に中間絶縁膜２３、アルミ配線電極２４を形成して
素子が完成する。

このように構造的な違いはゲート酸化膜１４とＰ゛ポリ
シリコン膜２２（第３図）の有無だけであり、工程全体
に影響を及ぼすほどの差ではないし、ドーピング工程に
おいてもイオン注入によるもので注入の有無、Ｐ、Ｎの
違いはさほど工程増につながるものではない。また前述
ではＮ型ＭＯ３ＦＥＴで説明したが、Ｐ型ＭＯ３ＦＥＴ
であってもイオン注入のＰ、Ｎの違いは工程の中に吸収
されるので同様に容易にできる。

以上は従来型（７）Ｂ　ｉ　−（Ｃ）　ＭＯＳ（７）Ｍ
ＯＳ　ｈランジスタ部で説明したが、バイポーラトラン
ジスタの工程を少々変更してＭＯＳトランジスタを形成
するようにすれば、より工程の差異が少な（なり、かつ
ＭＯ５Ｉ−ランジスタのゲート長を従来のものより微細
化でき特性を向上できる。以下にその実施例を第５図に
より説明する。

第３図（ｆ）と対応した図としているが、その違いは第
３図（ｆ）の２層２１のすぐ上にゲート酸化膜３２が形
成されていることと、第３図におけるＰ゛シリコン膜２
２に代わってｎ゛ポリシリコン膜３１が形成されている
点である。ｎ＋ポリシリコン膜３１の形成はイオン注入
種を変えるだけで済むし、ゲート酸化膜３２は第３図の
工程で（ｄ）まで終った後酸化するだけでよい。（バイ
ポーラトランジスタ部はその酸化膜を後で除去する）以
上のようにわずかな工程の追加変更で済むし、フォトリ
ソエツチングによる加工限界より微細な形成が容易にで
きる。それは特性向上にもつながる。さらに以下のよう
な効果がある。

（ａ）ソース、ドレイン拡散層がｎ／ｎ”構造となって
いるため接合近傍での電界緩和効果がありＬＤＤ構造と
同様の動作が実現できる。

（ｂ）いわゆるチャネル濃度は２層２１で決定されるた
め制（卸が容易となる。またソースとドレインを２層２
１が分断しているためパンチスルー耐性が大きくなり高
電圧での動作により対応できる。

（Ｃ）ソース、トレインがポリシリコンで引き出されて
いるため接合面積が小さくなりリーク電流が少な（なる
他、ソフトエラー耐性強くなる。またアルミ配線電極と
のコンタクトがフィールド酸化膜上となるため接合破壊
の心配がない。

（発明の効果） 以上詳細に説明したように本発明の方法で半導体装置を
製造すれば現段階の露光装置でのフォトリングラフィ法
による加工限界よりも、さらに微細な構造を形成するこ
とができる。それはデバイスとしての特性向上に寄与す
るだけでなく、まだ量産に導入する検討がされている高
価な次世代製造装置を待つことなく現状の装置で十二分
な微細化が実現できる。

【図面の簡単な説明】

第１図は本発明の実施例の原理的工程図、第２図は本発
明によるパターン幅の説明図、第３図は本発明によるバ
イポーラ型トランジスタの製造工程図、第４図はＢｉ−
ＣＭＯ３半導体装置のＭ２Ｓ部の製造工程図、第５図は
本発明によるＭＯ３型トランジスタ部構造図である。 ４　′、　１８−−−−−サイドウオール酸化膜、５−
−−−−−−−−Ｐ層（第１導電体型の領域）、６−−
−−−−−−一溝。

Claims (3)

【特許請求の範囲】
1. （１）半導体基板表面に溝を形成し、該溝内にサイドウ
   ォールを形成して該サイドウォールをマスクにしてイオ
   ン注入を行なって前記溝下部に必要な拡散領域を形成す
   ることを特徴とする半導体装置の製造方法。
2. （２）バイポーラ型半導体装置の製造に当たって（ａ）
   第１度導電体型を有する半導体基板に第２導電体型を有
   する第１半導体層を形成する工程、（ｂ）該半導体層の
   表面に活性領域を形成しその領域に第１導電体型の第２
   半導体層を形成する工程、 （ｃ）その表面に導電体型層、絶縁層を堆積し、パター
   ニングして前記活性領域に接する溝を形成して該溝内に
   サイドウォールを形成する工程、（ｄ）該サイドウォー
   ルをマスクにしてイオン注入を行ない、前記溝下部の前
   記第２半導体層を分断し前記第１半導体層に入り込むよ
   うな第１導電体型の領域を形成する工程、 （ｅ）該領域に接するよう導電体膜を形成する工程、 を含むことを特徴とするバイポーラ型半導体装置の製造
   方法。
3. （３）ＭＯＳ型半導体装置の製造に当たって（ａ）少な
   くとも第１導電体型を有する半導体基板表面に活性領域
   を形成し、該領域に第２導電体型の第２半導体層を形成
   する工程、（ｂ）その表面に導電体型層、絶縁層を堆積
   し、パターニングして前記活性領域に接する溝を形成し
   て該溝内にサイドウォールを形成する工程、（ｃ）該サ
   イドウォールをマスクにしてイオン注入を行ない、前記
   溝下部の前記第２半導体層を分断しその下の層まで入り
   込むような第１導電体型の領域を形成する工程、 （ｄ）該領域に接するように絶縁膜を挾んで導電体膜を
   形成する工程、 を含むことを特徴とするＭＯＳ型半導体装置の製造方法
   。