JPH04103127A - 半導体装置の素子の分離方法 - Google Patents
半導体装置の素子の分離方法Info
- Publication number
- JPH04103127A JPH04103127A JP2311697A JP31169790A JPH04103127A JP H04103127 A JPH04103127 A JP H04103127A JP 2311697 A JP2311697 A JP 2311697A JP 31169790 A JP31169790 A JP 31169790A JP H04103127 A JPH04103127 A JP H04103127A
- Authority
- JP
- Japan
- Prior art keywords
- film
- oxide film
- region
- polycrystalline silicon
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims abstract description 36
- 239000004065 semiconductor Substances 0.000 title claims description 19
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 21
- 150000004767 nitrides Chemical class 0.000 claims abstract description 20
- 239000012535 impurity Substances 0.000 claims abstract description 8
- 238000002955 isolation Methods 0.000 claims description 55
- 239000000758 substrate Substances 0.000 claims description 14
- 238000009792 diffusion process Methods 0.000 claims description 8
- 125000006850 spacer group Chemical group 0.000 claims description 7
- 238000000151 deposition Methods 0.000 claims description 5
- 238000004519 manufacturing process Methods 0.000 claims description 5
- 238000005530 etching Methods 0.000 claims description 4
- 230000001590 oxidative effect Effects 0.000 claims description 2
- 150000002500 ions Chemical class 0.000 claims 1
- 238000005468 ion implantation Methods 0.000 abstract description 13
- 238000000926 separation method Methods 0.000 abstract description 9
- 238000001459 lithography Methods 0.000 abstract description 8
- 230000003647 oxidation Effects 0.000 abstract description 8
- 238000007254 oxidation reaction Methods 0.000 abstract description 8
- 230000008569 process Effects 0.000 abstract description 7
- 238000001039 wet etching Methods 0.000 abstract description 3
- 241000293849 Cordylanthus Species 0.000 description 6
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000007704 transition Effects 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76227—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials the dielectric materials being obtained by full chemical transformation of non-dielectric materials, such as polycristalline silicon, metals
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/975—Substrate or mask aligning feature
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Element Separation (AREA)
- Local Oxidation Of Silicon (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
め要約のデータは記録されません。
Description
膜のシリコン窒化膜下への食込み(バーズビーク)の形
成を防止して素子分離領域を最小化することのできる半
導体装置の素子分離方法に関する。
る。こような高集積化の趨勢にて隣接する素子を電気的
に分離する素子分離領域が素子の大きさの縮小に比例し
て縮小されることは不可避である。特に、大容量メモリ
装置では素子分離領域の大きさがメモリ素子の大きさを
定める主要な要因であるので、素子分離領域の縮小に関
して多くの研究が成されている。
コンの局在酸化)、トレンチ及びフィールドシールドな
との方法がある。
れている。この方法はシリコン基板の表面に酸化膜と窒
化膜を形成した後、リソグラフィ技術によって素子分離
される部分の窒化膜を除去し、高温の熱酸化方法によっ
て素子分離膜を形成するものである。
の熱酸化の時に素子分離膜が素子領域へ拡大形成されて
素子分離領域を拡大させるバーズビークによる微細素子
分離に限界があり、また素子分離膜の成長の時基板に発
生される応力による転位のためにP−N接、合を形成し
た後漏洩電流が増加する欠点かある。だから上記LOC
O5工程による素子分離方法はサブミクロンの素子分離
を要求する製品に適用するのに難しかった。
分離方法及びフィールドシールド素子分離方法が提示さ
れている。
を物理的に完全であるがトレンチを形成するために基板
をエツチングする時結晶欠陥が発生して接合特性及びト
ランジスタの特性が劣化されるだけでなく特別なエツチ
ング装備と洗浄技術が必要となる。そして上記フィール
ドシールド素子分離はフィールドプレートにバイアスを
印加しなければならないので、製品として配線上に難し
さがあって、またフィールドプレートと異なる電極間の
漏洩電流を制御しなければならない問題点がある。
れたが、特別な固定技術や装備を必要でするので実際に
生産に適用することが難しい。
形成されない半導体装置の素子分離方法を提供すること
にある。
子分離領域を有し素子特性が劣化されない半導体装置の
素子分離方法を提供することである。
導体基板上に酸化膜を形成した後その上に少なくとも多
結晶シリコン膜と窒化膜が含まれる多層膜を形成する工
程と、前記多層膜中の多結晶シリコン膜を除外した膜の
所定部分を除去して素子領域と素子分離領域に限定する
工程と、上述した構造の全面に第1導電形の不純物をイ
オン注入して基板の素子分離領域にチャンネルストッパ
を形成する工程と、前記窒化膜上の多層膜を除去して前
記露出された多結晶シリコン膜の所定厚み部分を酸化し
てキャップ酸化膜を形成する工程と、前記素子分離領域
の窒化膜と多結晶シリコン膜を除去する工程と、前記キ
ャップ酸化膜と素子領域の酸化膜を除去して素子分離膜
を形成する工程と、上述した構造の全面に酸化膜を沈積
した後非等方性に蝕刻して上記素子分離膜の側壁にスペ
ーサーを形成する工程と、前記素子領域の基板表面にゲ
ート酸化膜及びこのゲート酸化膜の表面の所定部分にゲ
ート電極を形成する工程と、前記ゲート電極の下部にあ
るチャンネル領域で隔離された第2導電形の拡散領域を
形成する工程とを備えたことを特徴とする。
する。
方法の一実施例を示す製造工程図である。
常のCVD (化学蒸着法)方法によって順次多層膜を
形成する。上記多層膜は3000〜4oooA程度の酸
化膜3.1000〜200OA程度の多結晶シリコン膜
5.1000〜2000λ程度の窒化膜7及び3000
〜4000λ程度の酸化膜って形成される。次に通常の
リソグラフィー技術によって上記酸化膜9と窒化膜7の
所定部分を除去して素子分離領域を限定する。上記素子
分離領域をリソグラフィー工程の限界であるサブミクロ
ンまで限定することができる。上記にて酸化膜9と窒化
膜7が除去されない部分は素子領域になる。
スクとして利用し硼素などのP形不純物を200keV
のエネルギーとlX1012〜1X1013 cdのド
ーズ(線量)でイオン注入して上記素子分離領域の基板
表面にイオン注入領域1Nを形成する。上記イオン注入
領域11はチャンネルストッパで利用されるものである
。次に上記素子領域上の酸化膜9を湿式蝕刻方法によっ
て除去して上記窒化膜7をマスクとして上記露出された
素子分離領域上の多結晶シリコン膜5を熱酸化させて5
00〜100OA程度のキャップ酸化膜]3を形成する
。この時、上記素子分離領域上の多結晶シリコン膜5は
所定厚さたけ酸化されて残りは酸化されない。次に、上
記キヤ・ツブ酸化膜13をマスクとして利用し、窒化膜
7を湿式蝕刻方法によって除去する。第1C図を参照す
るに、RIE方法によって上述した構造の表面に形成さ
れている酸化膜3.13を除去する。この時、上記素子
分離領域上の酸化膜3と素子領域上のキヤ・ツブ酸化膜
13が除去される。しかし、上記酸化膜3中の素子分離
領域上にある部分は上記多結晶シリコン@5によって蝕
刻されない。上記の蝕刻されない素子分離領域上の酸化
膜は素子分離膜15になる。上述したように素子分離膜
15の形成の時熱酸化方法を利用しないので、バーズビ
ーク及び応力による転移が発生しなく、またイオン注入
領域11の不純物が拡散されない。
酸化膜を厚く沈積させた後エッチバックして上記素子分
離膜15の側面にスペーサ17を形成する。この時、上
記素子分離膜15上の多結晶シリコン膜5は酸化膜の沈
積の時酸化されエッチバック工程で除去される。次に、
上記基板1の露出された表面にゲート酸化膜19を形成
して、このゲート酸化膜19の所定部分にゲート電極2
1を形成する。継続して燐又は砒素などのN形不純物を
イオン注入してソース及びドレーン領域で利用される拡
散領域23を形成する。上記にてゲート電極21下部の
基板10表面は上記拡散領域23を電気的に連結するチ
ャンネル25になる。
チャンネルストッパで利用されるイオン注入領域11と
重ならない。従って降伏電圧が高まる。
った断面図である、上記にて同一の参照符号は同一な部
分を示す。
用しないので、上記イオン注入領域11は素子領域へ拡
散しない。従って、チャンネル250幅が狭くならない
。
酸化膜で形成したが、この発明の思想と一致する範囲で
いかようにも形成することができる。即ち、上記多層膜
は少なくとも連続な多結晶シリコン膜及び窒化膜を含め
ば十分である。
ソグラフィー技術を利用して素子分離膜を形成するので
、バーズビーク及び応力による転移が発生しなく、また
チャンネルストッパを形成するイオン注入領域の不純物
が拡散されない。また、素子分離膜の側面に形成された
スペーサーはイオン注入によって形成される拡散領域が
チャンネルストッパと接触することを防止する。
く、本発明の主旨を逸脱しない範囲で種々に変形して実
施することができる。
を使用しないので、いろいろの利点がある。即ち、バー
ズビークの生成を防止して素子分離をリソグラフィー技
術の限界をサブミクロンまで減少することができ、応力
による転移によって発生される漏洩電流を防止し、イオ
ン注入領域の不純物が素子領域へ拡散しないので、狭い
チャンネル効果が発生しない。またスペーサによって拡
散領域がイオン注入領域と接触することを防止するので
、降伏電圧が高くなる利点かある。
離方法を示す製造工程図、 第2図は第1D図をゲート電極の長さ方向へ切った断面
図である。 1・・・半導体基板 3・・酸化膜5・・多結
晶シリコン膜 7・・・窒化膜9・・酸化膜
11・・・イオン注入領域13・・・キャップ酸
化膜 15・・・素子分離膜17・・・スペーサー
19・・・ゲート酸化膜21・・・ゲート電極
23・・・拡散領域25・・・チャンネル
Claims (4)
- (1)半導体装置の製造方法において、 第1導電形の半導体基板上に酸化膜を形成した後その上
に少なくとも連続される多結晶シリコン膜と窒化膜が含
まれる多層膜を形成する工程と、前記多層膜中の多結晶
シリコン膜を除外した膜の所定部分を除去して素子領域
と素子分離領域に限定する工程と、 上述した構造の全面に第1導電形の不純物をイオン注入
して基板の素子分離領域にチャンネルストッパを形成す
る工程と、 前記窒化膜上の多層膜を除去して前記露出された多結晶
シリコン膜の所定厚み部分を酸化してキャップ酸化膜を
形成する工程と、 前記素子分離領域の窒化膜と多結晶シリコン膜を除去す
る工程と、 前記キャップ酸化膜と素子領域の酸化膜を除去して素子
分離膜を形成する工程と、 上述した構造の全面に酸化膜を沈積した後非等方性に蝕
刻して上記素子分離膜の側壁にスペーサを形成する工程
と、 前記素子領域の基板表面にゲート酸化膜及びこのゲート
酸化膜表面の所定の部分にゲート電極を形成する工程と
、 前記ゲート電極の下部にあるチャンネル領域へ隔離され
た第2導電形の拡散領域を形成する工程とを備えたこと
を特徴とする半導体装置の素子の分離方法。 - (2)多層膜を多結晶シリコン膜、窒化膜及び酸化膜で
形成することを特徴とする請求項(1)記載の半導体装
置の素子の分離方法。 - (3)キャップ酸化膜の下部に多結晶シリコンが残って
いることを特徴とする請求項(1)記載の半導体装置の
素子の分離方法。 - (4)記多結晶シリコンをマスクとして利用して素子分
離膜を形成することを特徴とする請求項(3)記載の半
導体装置の素子の分離方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019900012905A KR930004125B1 (ko) | 1990-08-18 | 1990-08-18 | 반도체장치의 소자 분리방법 |
KR90-12905 | 1990-08-18 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04103127A true JPH04103127A (ja) | 1992-04-06 |
JPH0783049B2 JPH0783049B2 (ja) | 1995-09-06 |
Family
ID=19302584
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2311697A Expired - Fee Related JPH0783049B2 (ja) | 1990-08-18 | 1990-11-19 | 半導体装置の素子の分離方法 |
Country Status (10)
Country | Link |
---|---|
US (1) | US5141884A (ja) |
JP (1) | JPH0783049B2 (ja) |
KR (1) | KR930004125B1 (ja) |
CN (1) | CN1020991C (ja) |
DE (1) | DE4036999A1 (ja) |
FR (1) | FR2665981B1 (ja) |
GB (1) | GB2247106B (ja) |
IT (1) | IT1243916B (ja) |
NL (1) | NL194107C (ja) |
RU (1) | RU2053586C1 (ja) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE69524992T2 (de) * | 1994-06-08 | 2002-06-27 | Samsung Electronics Co., Ltd. | Verfahren zur Isolierung von Teilen einer Halbleitervorrichtung |
KR100329748B1 (ko) * | 1995-05-22 | 2002-08-27 | 주식회사 하이닉스반도체 | 드레인접합누설방지를위한엘디디(ldd)구조의모스펫(mosfet) |
US5879994A (en) * | 1997-04-15 | 1999-03-09 | National Semiconductor Corporation | Self-aligned method of fabricating terrace gate DMOS transistor |
KR100268435B1 (ko) * | 1998-08-10 | 2000-10-16 | 윤종용 | 반도체 장치의 제조 방법 |
JP3793125B2 (ja) * | 2002-07-18 | 2006-07-05 | 富士通株式会社 | デバイスチップの製造方法 |
CN103776668B (zh) * | 2012-10-26 | 2016-03-09 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件主动区失效分析样品的制备方法 |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5679446A (en) * | 1979-12-04 | 1981-06-30 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Production of semiconductor device |
EP0035690B1 (en) * | 1980-03-06 | 1988-10-12 | Kabushiki Kaisha Toshiba | Semiconductor device using component insulation and method of manufacturing the same |
JPS56158447A (en) * | 1980-05-12 | 1981-12-07 | Matsushita Electric Ind Co Ltd | Semiconductor integrated circuit and its manufacture |
JPS6211273A (ja) * | 1985-07-08 | 1987-01-20 | Nec Corp | Mos集積回路装置の製造方法 |
US4762805A (en) * | 1985-12-17 | 1988-08-09 | Advanced Micro Devices, Inc. | Nitride-less process for VLSI circuit device isolation |
US4818235A (en) * | 1987-02-10 | 1989-04-04 | Industry Technology Research Institute | Isolation structures for integrated circuits |
DD268336A1 (de) * | 1987-12-30 | 1989-05-24 | Dresden Forschzentr Mikroelek | Verfahren zur herstellung von isolationsgebieten |
KR930000197B1 (ko) * | 1990-03-06 | 1993-01-11 | 현대전자산업 주식회사 | 필드산화막 형성방법 |
-
1990
- 1990-08-18 KR KR1019900012905A patent/KR930004125B1/ko not_active IP Right Cessation
- 1990-11-13 US US07/612,559 patent/US5141884A/en not_active Expired - Lifetime
- 1990-11-16 NL NL9002505A patent/NL194107C/nl not_active IP Right Cessation
- 1990-11-19 JP JP2311697A patent/JPH0783049B2/ja not_active Expired - Fee Related
- 1990-11-19 RU SU904831797A patent/RU2053586C1/ru not_active IP Right Cessation
- 1990-11-20 GB GB9025253A patent/GB2247106B/en not_active Expired - Fee Related
- 1990-11-20 IT IT02211090A patent/IT1243916B/it active IP Right Grant
- 1990-11-20 FR FR9014436A patent/FR2665981B1/fr not_active Expired - Fee Related
- 1990-11-20 CN CN90109410A patent/CN1020991C/zh not_active Expired - Fee Related
- 1990-11-20 DE DE4036999A patent/DE4036999A1/de active Granted
Also Published As
Publication number | Publication date |
---|---|
GB2247106A (en) | 1992-02-19 |
NL194107B (nl) | 2001-02-01 |
KR930004125B1 (ko) | 1993-05-20 |
RU2053586C1 (ru) | 1996-01-27 |
FR2665981A1 (fr) | 1992-02-21 |
CN1020991C (zh) | 1993-05-26 |
IT9022110A0 (it) | 1990-11-20 |
JPH0783049B2 (ja) | 1995-09-06 |
GB9025253D0 (en) | 1991-01-02 |
GB2247106B (en) | 1995-01-18 |
CN1059424A (zh) | 1992-03-11 |
KR920005296A (ko) | 1992-03-28 |
FR2665981B1 (fr) | 1995-12-22 |
NL194107C (nl) | 2001-06-05 |
DE4036999C2 (ja) | 1993-07-15 |
DE4036999A1 (de) | 1992-02-20 |
US5141884A (en) | 1992-08-25 |
IT1243916B (it) | 1994-06-28 |
NL9002505A (nl) | 1992-03-16 |
IT9022110A1 (it) | 1992-05-20 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPH06350090A (ja) | 半導体装置の製造方法 | |
US6821858B2 (en) | Semiconductor devices and methods for manufacturing the same | |
JPH02125623A (ja) | 自己整合トランジスタの製造方法 | |
KR0157875B1 (ko) | 반도체 장치의 제조방법 | |
JPH06318634A (ja) | 半導体装置の素子分離方法 | |
JP3200701B2 (ja) | 半導体装置の構造及び製造方法 | |
JPH09181170A (ja) | 素子分離膜形成方法 | |
JPH04103127A (ja) | 半導体装置の素子の分離方法 | |
EP1032028B1 (en) | Improved semiconductor trench MOS device | |
JPS63257231A (ja) | 半導体装置の製造方法 | |
US6100140A (en) | Manufacturing method of semiconductor device | |
JP2782781B2 (ja) | 半導体装置の製造方法 | |
JPH11145457A (ja) | 縦型電界効果トランジスタ | |
JPH07297275A (ja) | 半導体装置の製造方法 | |
KR100297169B1 (ko) | 반도체소자의소자분리방법 | |
KR100356793B1 (ko) | 비씨-에스오아이 소자의 제조방법 | |
KR100323359B1 (ko) | 오프상태에서누설전류가없는반도체장치및그제조방법 | |
KR100226261B1 (ko) | 반도체 소자의 제조 방법 | |
JP2883242B2 (ja) | 半導体装置の製造方法 | |
KR950006480B1 (ko) | 바이폴라 트랜지스터 및 그의 제조방법 | |
JPH0541516A (ja) | 半導体装置及び製造方法 | |
JPS6376480A (ja) | 半導体装置及びその製造方法 | |
JPH0316152A (ja) | 半導体装置およびその製造方法 | |
KR0156125B1 (ko) | 반도체 소자 제조방법 | |
JPH01274448A (ja) | 素子分離領域の形成方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080906 Year of fee payment: 13 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080906 Year of fee payment: 13 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090906 Year of fee payment: 14 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100906 Year of fee payment: 15 |
|
LAPS | Cancellation because of no payment of annual fees |