JPH0410311B2 - - Google Patents
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- JPH0410311B2 JPH0410311B2 JP57213714A JP21371482A JPH0410311B2 JP H0410311 B2 JPH0410311 B2 JP H0410311B2 JP 57213714 A JP57213714 A JP 57213714A JP 21371482 A JP21371482 A JP 21371482A JP H0410311 B2 JPH0410311 B2 JP H0410311B2
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- circuit
- duty ratio
- output voltage
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- 238000006243 chemical reaction Methods 0.000 claims description 12
- 239000003990 capacitor Substances 0.000 claims description 5
- 238000009499 grossing Methods 0.000 claims description 5
- 230000004044 response Effects 0.000 claims description 3
- 238000000034 method Methods 0.000 description 9
- 238000010586 diagram Methods 0.000 description 7
- 230000004043 responsiveness Effects 0.000 description 4
- 238000013459 approach Methods 0.000 description 2
- 238000005070 sampling Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M3/00—Conversion of dc power input into dc power output
- H02M3/22—Conversion of dc power input into dc power output with intermediate conversion into ac
- H02M3/24—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters
- H02M3/28—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Dc-Dc Converters (AREA)
Description
【発明の詳細な説明】
本発明は、出力電圧と基準電圧との比が一定に
なるような制御を行つて応答性や安定性を向上さ
せたスイツチング電源回路に関する。
なるような制御を行つて応答性や安定性を向上さ
せたスイツチング電源回路に関する。
１次電圧を制御信号によつてオンオフしトラン
スを介して２次側に伝えるような所謂DC／DCコ
ンバータ方式のスイツチング電源回路が知られて
いる。第１図、第２図は、従来のこの種の回路例
を示す図である。第１図について説明すると、１
次電圧EiはトランジスタＱによつてオンオフさ
れ、トランスＴを介して２次側に伝えられる。２
次側に誘起された電圧は、ダイオードD1，D2、
インダクタＬ及びキヤパシタＣよりなる整流平滑
回路で直流に変換されE0として出力される。誤
差増幅器１は出力E0とERとを受け、偏差（ER−
E0）に応じた信号を出力してパルス幅変換回路
２に制御信号を与える。パルス幅変換回路２は、
誤差増幅器１の出力を受けてデユーテイ比Ｄのパ
ルス信号を出力しトランジスタＱを駆動する。
スを介して２次側に伝えるような所謂DC／DCコ
ンバータ方式のスイツチング電源回路が知られて
いる。第１図、第２図は、従来のこの種の回路例
を示す図である。第１図について説明すると、１
次電圧EiはトランジスタＱによつてオンオフさ
れ、トランスＴを介して２次側に伝えられる。２
次側に誘起された電圧は、ダイオードD1，D2、
インダクタＬ及びキヤパシタＣよりなる整流平滑
回路で直流に変換されE0として出力される。誤
差増幅器１は出力E0とERとを受け、偏差（ER−
E0）に応じた信号を出力してパルス幅変換回路
２に制御信号を与える。パルス幅変換回路２は、
誤差増幅器１の出力を受けてデユーテイ比Ｄのパ
ルス信号を出力しトランジスタＱを駆動する。
第２図に示す回路は、２次側整流平滑回路がダ
イオードD1とキヤパシタＣとで構成されている
ことと、トランスＴの接続極性が異なる点を除い
て第１図と同じである。何れも負帰還ループに誤
差増幅器を用いる方式である。この種の従来方式
では、偏差（ER−E0）が０になるようにフイー
ドバツク制御する方式であるため、１次電圧Eiの
大きさによつて一巡のループゲインが変化し、応
答性や安定性が悪くなるという欠点がある。
イオードD1とキヤパシタＣとで構成されている
ことと、トランスＴの接続極性が異なる点を除い
て第１図と同じである。何れも負帰還ループに誤
差増幅器を用いる方式である。この種の従来方式
では、偏差（ER−E0）が０になるようにフイー
ドバツク制御する方式であるため、１次電圧Eiの
大きさによつて一巡のループゲインが変化し、応
答性や安定性が悪くなるという欠点がある。
本発明はこのような欠点を除去するためになさ
れたものであり、基準電圧ERと出力電圧E0の比
ER／E0が一定になるようにフイードバツク制御
する新しい制御方式にすることによつて、一巡の
ループゲインが入力電圧Eiによらないものにして
応答性と安定性を向上させたスイツチング電源回
路を実現することを目的とする。
れたものであり、基準電圧ERと出力電圧E0の比
ER／E0が一定になるようにフイードバツク制御
する新しい制御方式にすることによつて、一巡の
ループゲインが入力電圧Eiによらないものにして
応答性と安定性を向上させたスイツチング電源回
路を実現することを目的とする。
本発明は、
１次電圧Eiをパルス幅変換回路からフイードバ
ツクされるパルス信号によつてオンオフしトラン
スを介して２次側に伝え、２次側では伝えられた
電圧をインダクタとキヤパシタを有する整流平滑
回路で直流に変換してE0＝（Ｄ／ｎ）Eiなる出力
電圧（Ｄはデユーテイ比、ｎは定数）にするとと
もに、この出力電圧E0をもとに前記パルス信号
を生成するスイツチング電源回路において、 基準電圧ERと出力電圧E0の比ER／E0を算出す
る割算器と、 該割算器の算出値をもとに（ER／E0）mの制御
演算を行ない、制御演算の結果得られた制御信号
を発生する演算器と、 この演算器が発生する制御信号を受けてデユー
テイ比が（ER／E0）mになつたパルス信号 （ｍは十分大きな値の定数）を発生するパルス幅
変換回路と、 を具備し、入力電圧Eiに対し出力電圧E0をER
（Ei／nER）1/m+1にすることを特徴とするスイツチ
ング電源回路である。
ツクされるパルス信号によつてオンオフしトラン
スを介して２次側に伝え、２次側では伝えられた
電圧をインダクタとキヤパシタを有する整流平滑
回路で直流に変換してE0＝（Ｄ／ｎ）Eiなる出力
電圧（Ｄはデユーテイ比、ｎは定数）にするとと
もに、この出力電圧E0をもとに前記パルス信号
を生成するスイツチング電源回路において、 基準電圧ERと出力電圧E0の比ER／E0を算出す
る割算器と、 該割算器の算出値をもとに（ER／E0）mの制御
演算を行ない、制御演算の結果得られた制御信号
を発生する演算器と、 この演算器が発生する制御信号を受けてデユー
テイ比が（ER／E0）mになつたパルス信号 （ｍは十分大きな値の定数）を発生するパルス幅
変換回路と、 を具備し、入力電圧Eiに対し出力電圧E0をER
（Ei／nER）1/m+1にすることを特徴とするスイツチ
ング電源回路である。
以下、図面を参照して本発明を詳細に説明す
る。
る。
第３図は、本発明の一実施例を示す電気的構成
図である。第１図と同一のものは、同一の番号を
付して示す。３は基準電圧ERと出力電圧E0の比
ER／E0を演算する割算器、４は該割算器の算出
値を受けて（ER／E0）mなる制御演算を行う演算
器である。該演算器はパルス幅変換回路２に制御
信号Ecを与える。このように構成された回路にお
いては、出力電圧E0は、 E0＝ｆ(D)Ei (1) と掛算の構造で表わすことができる。ここでｆ(D)
は、デユーテイ比Ｄの関数である。従つて、偏差
（ER−E0）によつて制御するよりも比ER／E0によ
つて制御する方がより適合する。
図である。第１図と同一のものは、同一の番号を
付して示す。３は基準電圧ERと出力電圧E0の比
ER／E0を演算する割算器、４は該割算器の算出
値を受けて（ER／E0）mなる制御演算を行う演算
器である。該演算器はパルス幅変換回路２に制御
信号Ecを与える。このように構成された回路にお
いては、出力電圧E0は、 E0＝ｆ(D)Ei (1) と掛算の構造で表わすことができる。ここでｆ(D)
は、デユーテイ比Ｄの関数である。従つて、偏差
（ER−E0）によつて制御するよりも比ER／E0によ
つて制御する方がより適合する。
今、ｆ(D)が
ｆ(D)＝Ｄ／ｎ (2)
（ｎ：定数）
と表わすことができるものとする。このとき、
Ｄ＝（ER／E0）m (3)
（ｍ：定数）
でトランジスタＱのオンオフ制御を行うものとす
る。(2)、(3)式を(1)式に代入すると、E0は次式で
与えられる。
る。(2)、(3)式を(1)式に代入すると、E0は次式で
与えられる。
E0＝（１／ｎ）・（ER／E0）m・Ei (4)
(4)式をE0について解くと、E0は次式で与えら
れる。
れる。
E0＝ER m/m+1×（Ei／ｎ）1/m+1
＝ER（Ei／nER）1/m+1 (5)
(5)式でｍが大きければE0≒ERとなり、比ER／
E0を一定にするような制御を行なえることがわ
かる。比ER／E0が一定になるような制御方式に
よれば、偏差（ER−E0）に基づいた制御方式と
同様にE0をERに近付けることができ、しかも直
接Eiの値によらないので、一巡ループゲインがEi
によらなくなり、制御特性が変化しなくなる。従
つて、応答性や安定性が悪くなることはない。な
お、(5)式中の （Ei／nER）1/m+1 は、オフセツト比と呼ばる１に近くなるほどオフ
セツトが小さいことになる。
E0を一定にするような制御を行なえることがわ
かる。比ER／E0が一定になるような制御方式に
よれば、偏差（ER−E0）に基づいた制御方式と
同様にE0をERに近付けることができ、しかも直
接Eiの値によらないので、一巡ループゲインがEi
によらなくなり、制御特性が変化しなくなる。従
つて、応答性や安定性が悪くなることはない。な
お、(5)式中の （Ei／nER）1/m+1 は、オフセツト比と呼ばる１に近くなるほどオフ
セツトが小さいことになる。
これに対して、偏差（ER−E0）に基づいてフ
イードバツク制御する従来の制御方式では、出力
電圧E0と基準電圧ERの関係は次のようになる。
イードバツク制御する従来の制御方式では、出力
電圧E0と基準電圧ERの関係は次のようになる。
すなわち、偏差（ER−E0）の電圧レベルを三
角波電圧と比較して生成したパルス信号のデユー
テイ比Ｄは次式で与えられる。
角波電圧と比較して生成したパルス信号のデユー
テイ比Ｄは次式で与えられる。
Ｄ＝Ｋ（ER−E0）
Ｋ：定数
ここで、
E0＝ｆ(D)・Ei
ｆ(D)＝Ｄ／ｎ
より、E0とEiの関係は次式で与えられる。
E0＝（１／ｎ）・Ｋ（ER−E0）・Ei
これをE0について解くと次式のようになる。
E0（KEi／ｎ）・／｛１＋（KEi／ｎ）｝×ER
この式では、KEi／ｎ≫１であれば、
E0≒ERになつてE0をERに近付けるように制御す
ることができる。このことから、一巡ループゲイ
ンはEiの値に依存することになる。
ることができる。このことから、一巡ループゲイ
ンはEiの値に依存することになる。
ここで、偏差（ER−E0）に基づいて制御を行
なう従来の回路と、比（ER／E0）に基づいて制
御を行なう本発明にかかる回路について説明す
る。
なう従来の回路と、比（ER／E0）に基づいて制
御を行なう本発明にかかる回路について説明す
る。
フイードバツク制御系では、偏差が０になるよ
うに制御を行い、制御系が安定状態になつたとき
には、実際上は、偏差は０になるのではなく、微
小な値になつているのが通常である。
うに制御を行い、制御系が安定状態になつたとき
には、実際上は、偏差は０になるのではなく、微
小な値になつているのが通常である。
スイツチング電源回路でも、フイードバツク制
御系が安定状態になつたときには、E0＝ERでは
なく、E0≒ERになつている。
御系が安定状態になつたときには、E0＝ERでは
なく、E0≒ERになつている。
E0とERの微小な差により、従来の回路では、
制御系が安定状態になつたときに、ER−E0がと
る微小値をもとにデユーテイ比Ｄは０以外の値に
設定される。この設定値はアンプ１とパルス幅変
換回路２のゲインによつて定まる。
制御系が安定状態になつたときに、ER−E0がと
る微小値をもとにデユーテイ比Ｄは０以外の値に
設定される。この設定値はアンプ１とパルス幅変
換回路２のゲインによつて定まる。
同様に、本発明にかかる回路でも、E0とERの
微小な差により、制御系が安定状態になつたとき
に、比ER／E0は１に近い値をとる。従つて、
（ER／E0）mによつて与えられるデユーテイ比Ｄは
１以外の値になる。ｍは十分大きな値であるた
め、（ER／E0）mはER／E0と比べて１から離れた値
になる。
微小な差により、制御系が安定状態になつたとき
に、比ER／E0は１に近い値をとる。従つて、
（ER／E0）mによつて与えられるデユーテイ比Ｄは
１以外の値になる。ｍは十分大きな値であるた
め、（ER／E0）mはER／E0と比べて１から離れた値
になる。
このように従来の回路と本発明にかかる回路で
は、制御系が安定状態になつたときに、デユーテ
イ比がそれぞれ０と１以外の値になる。これによ
つて、制御系が安定状態になつたときでもトラン
スのコイルが駆動され、１次電圧Eiに応じた電圧
E0が２次側から出力される。
は、制御系が安定状態になつたときに、デユーテ
イ比がそれぞれ０と１以外の値になる。これによ
つて、制御系が安定状態になつたときでもトラン
スのコイルが駆動され、１次電圧Eiに応じた電圧
E0が２次側から出力される。
従来の回路と本発明にかかる回路で、制御系が
安定状態になつたときにE0≒ERになることを式
を用いて説明する。
安定状態になつたときにE0≒ERになることを式
を用いて説明する。
まず、従来の回路について説明する。
この制御方式では、デユーテイ比Ｄは次式で与
えられる。
えられる。
Ｄ＝Ｋ（ER−E0） (6)
ここで、デユーテイ比Ｄは、E0の電圧レベル
と三角波電圧を比較した結果得られるものである
ことから、デユーテイ比Ｄは電圧E0に比例する。
これによつて、(6)式は次のとおりになる。
と三角波電圧を比較した結果得られるものである
ことから、デユーテイ比Ｄは電圧E0に比例する。
これによつて、(6)式は次のとおりになる。
K1E0＝Ｋ（ER−E0） (7)
K1：定数
この式をE0について解くと、次のとおりにな
る。
る。
E0＝（Ｋ／K1）・（ER−E0）
＝K2（ER−E0）
（ただし、K2＝Ｋ／K1）
E0＝｛K2／（K2＋１）｝ER (8)
(8)式で、定数K2の値を十分大きくとることに
よりE0≒ERにすることができる。すなわち、出
力電圧E0を基準電圧ERに近付けることができる。
よりE0≒ERにすることができる。すなわち、出
力電圧E0を基準電圧ERに近付けることができる。
従来の回路では、(6)式に示すようにデユーテイ
比Ｄが設定されることにより、E0がERに近付く
ようにフイードバツク制御が行なわれ、(8)式を満
たしたところでフイードバツク制御系が安定状態
になる。
比Ｄが設定されることにより、E0がERに近付く
ようにフイードバツク制御が行なわれ、(8)式を満
たしたところでフイードバツク制御系が安定状態
になる。
一方、本発明にかかる回路について説明する。
この回路では、(3)式にあるようにデユーテイ比
Ｄは次式で与えられる。
Ｄは次式で与えられる。
Ｄ＝（ER／E0）m (9)
ここで前述したのと同様な理由によりデユーテ
イ比Ｄは電圧E0比例するため、(9)式は次のとお
りになる。
イ比Ｄは電圧E0比例するため、(9)式は次のとお
りになる。
K1E0（ER／E0）m (10)
(10)式をE0について解くと、次のとおりになる。
E0＝（１／K1）1/m+1×ER m/m+1 （11）
ここで、ｍは十分大きな値であるため、
（１／K1）1/m+1≒１
ER m/m+1≒ER
より、（11）式は、E0≒ERとなる。
このことから、従来の回路では、(9)式に示すよ
うにデユーテイ比Ｄが設定されたことにより、
E0がERに近付くようにフイードバツク制御が行
なわれ、（11）式の形で表わされるようにE0≒ER
になつたところでフイードバツク制御系が安定状
態に至る。
うにデユーテイ比Ｄが設定されたことにより、
E0がERに近付くようにフイードバツク制御が行
なわれ、（11）式の形で表わされるようにE0≒ER
になつたところでフイードバツク制御系が安定状
態に至る。
以上のことから、従来の回路では、
Ｋ（ER−E0）の係数Ｋの値によつて
E0≒ERにしている。
また、本発明にかかる回路では、
（ER／E0）mの乗数ｍの値によつて
E0≒ERにしている。
従来の回路と本発明にかかる回路では、制御の
もとになる信号（ER−E0）と（ER／E0）は、log
を介して変換した関係になつている。
もとになる信号（ER−E0）と（ER／E0）は、log
を介して変換した関係になつている。
従つて、従来の回路のデユーテイ比を与える式
はＤ＝Ｋ（ER−E0）であることから、本発明にか
かる回路のデユーテイ比を与える式はＤ＝Ｋ（ER
−E0）とlogを介して変換した形になる（ER／
E0）mにしている。
はＤ＝Ｋ（ER−E0）であることから、本発明にか
かる回路のデユーテイ比を与える式はＤ＝Ｋ（ER
−E0）とlogを介して変換した形になる（ER／
E0）mにしている。
本発明にかかる回路と従来の回路は以上説明し
た相違点がある。
た相違点がある。
第４図は、本発明の他の実施例を示す電気的構
成図である。第３図と同一のものは、同一の番号
を付して示す。第４図では、割算器３の出力は対
数変換器５により対数変換され、続く演算器４で
所定の演算を行つた後、逆対数変換器６で逆変換
されてパルス幅変換回路２に制御信号を与える。
このように構成された回路では、次式が成立す
る。
成図である。第３図と同一のものは、同一の番号
を付して示す。第４図では、割算器３の出力は対
数変換器５により対数変換され、続く演算器４で
所定の演算を行つた後、逆対数変換器６で逆変換
されてパルス幅変換回路２に制御信号を与える。
このように構成された回路では、次式が成立す
る。
log（ER／E0）＝log（ER／ｆ(D)）−logEi （12）
即ち、入力電圧Eiが完全に分離され一巡ループ
特性がEiに依存しなくなるので、応答性や安定性
が改善される。なお、第４図の割算器３を省略し
て対数変換後、差をとるようにしてもよい。
特性がEiに依存しなくなるので、応答性や安定性
が改善される。なお、第４図の割算器３を省略し
て対数変換後、差をとるようにしてもよい。
第５図は、本発明の他の実施例を示す電気的構
成図である、第３図と同一のものは、同一の番号
を付して示す。図では、E0とERの割算とこの割
算値を帰還信号Ecと乗算する演算器７と、該演算
器出力をサンプリングしてホールドするサンプル
ホールド回路８が帰還回路を構成している。サン
プルホールド回路８の出力がパルス幅変換回路２
の制御信号Ecとなる。Ecはまた、演算器７の入力
側に帰還されている。このように構成された回路
において、演算器７の出力Ec′は次式で与えられ
る。
成図である、第３図と同一のものは、同一の番号
を付して示す。図では、E0とERの割算とこの割
算値を帰還信号Ecと乗算する演算器７と、該演算
器出力をサンプリングしてホールドするサンプル
ホールド回路８が帰還回路を構成している。サン
プルホールド回路８の出力がパルス幅変換回路２
の制御信号Ecとなる。Ecはまた、演算器７の入力
側に帰還されている。このように構成された回路
において、演算器７の出力Ec′は次式で与えられ
る。
Ec′＝Ec（ER／E0）
このEc′を新しいデユーテイ比D′、Ecをもとの
デユーテイ比Ｄとすると、上式は D′＝Ｄ（ER／E0） となる。また、デユーテイ比ＤとEi、E0との間に
は E0＝EiＤ が成立する。従つて、図に示す回路の第１回目の
サンプリングによる出力電圧E0′は次式で表わさ
れる。
デユーテイ比Ｄとすると、上式は D′＝Ｄ（ER／E0） となる。また、デユーテイ比ＤとEi、E0との間に
は E0＝EiＤ が成立する。従つて、図に示す回路の第１回目の
サンプリングによる出力電圧E0′は次式で表わさ
れる。
E0′＝EiD′＝（E0／Ｄ）・Ｄ・（ER／E0）
＝ER （13）
即ち、第１回目のサンプリングで最終値ERに
達する。かつ、図に示す回路はERとE0の比ER／
E0に基づいて制御信号を発生するので、第３図
について説明したと同様の制御効果が生ずる。な
お、図に示した実施例の他に、ER一定の条件の
下にK3Ec／E0（K3は定数）に基づいて制御信号を
発生させる方式も考えられる。
達する。かつ、図に示す回路はERとE0の比ER／
E0に基づいて制御信号を発生するので、第３図
について説明したと同様の制御効果が生ずる。な
お、図に示した実施例の他に、ER一定の条件の
下にK3Ec／E0（K3は定数）に基づいて制御信号を
発生させる方式も考えられる。
上述の実施例において、E0がERに一致した時
点で、誤差増幅器を用いた通常の制御方式に移行
させるようにすると、前述したようなオフセツト
は生じない。
点で、誤差増幅器を用いた通常の制御方式に移行
させるようにすると、前述したようなオフセツト
は生じない。
本発明によれば、基準電圧ERと出力電圧E0の
比ER／E0が一定になるようにフイードバツク制
御する新しい制御方式をとつているため、一巡の
ループゲインは入力電圧Eiによらなくなる。これ
によつて、安定な出力と応答性の良い出力を得る
ことができる。
比ER／E0が一定になるようにフイードバツク制
御する新しい制御方式をとつているため、一巡の
ループゲインは入力電圧Eiによらなくなる。これ
によつて、安定な出力と応答性の良い出力を得る
ことができる。
第１図、第２図は従来回路を示す図、第３図は
本発明の一実施例を示す電気的構成図、第４図、
第５図は本発明の他の実施例を示す電気的構成図
である。 ２……パルス幅変換回路、３……割算器、４…
…演算器、Ｌ……インダクタ、Ｃ……キヤパシ
タ、Ｔ……トランス。
本発明の一実施例を示す電気的構成図、第４図、
第５図は本発明の他の実施例を示す電気的構成図
である。 ２……パルス幅変換回路、３……割算器、４…
…演算器、Ｌ……インダクタ、Ｃ……キヤパシ
タ、Ｔ……トランス。
Claims (1)
- 【特許請求の範囲】 １ １次電圧Eiをパルス幅変換回路からフイード
バツクされるパルス信号によつてオンオフしトラ
ンスを介して２次側に伝え、２次側では伝えられ
た電圧をインダクタとキヤパシタを有する整流平
滑回路で直流に変換してE0＝（Ｄ／ｎ）Eiなる出
力電圧（Ｄはデユーテイ比、ｎは定数）にすると
ともに、この出力電圧E0をもとに前記パルス信
号を生成するスイツチング電源回路において、 基準電圧ERと出力電圧E0の比ER／E0を算出す
る割算器と、 該割算器の算出値をもとに（ER／E0）mの制御
演算を行ない、制御演算の結果得られた制御信号
を発生する演算器と、 この演算器が発生する制御信号を受けてデユー
テイ比が（ER／E0）mになつたパルス信号 （ｍは十分大きな値の定数）を発生するパルス幅
変換回路と、 を具備し、入力電圧Eiに対し出力電圧E0をER
（Ei／nER）1/m+1にすることを特徴とするスイツチ
ング電源回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21371482A JPS59103572A (ja) | 1982-12-06 | 1982-12-06 | スイツチング電源回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21371482A JPS59103572A (ja) | 1982-12-06 | 1982-12-06 | スイツチング電源回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59103572A JPS59103572A (ja) | 1984-06-15 |
| JPH0410311B2 true JPH0410311B2 (ja) | 1992-02-24 |
Family
ID=16643768
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21371482A Granted JPS59103572A (ja) | 1982-12-06 | 1982-12-06 | スイツチング電源回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59103572A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0834689B2 (ja) * | 1987-12-28 | 1996-03-29 | 株式会社東芝 | 電力変換装置の制御装置 |
| US8902619B2 (en) | 2009-12-21 | 2014-12-02 | Siemens Industry, Inc. | Algorithmic current sensing and system validation for pulse-width modulation based switched-mode power supplies |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51130424U (ja) * | 1975-04-15 | 1976-10-21 |
-
1982
- 1982-12-06 JP JP21371482A patent/JPS59103572A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59103572A (ja) | 1984-06-15 |
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