JPH04102935A - 記録装置のパワーオンシーケンスのモニタ装置および方法 - Google Patents
記録装置のパワーオンシーケンスのモニタ装置および方法Info
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- JPH04102935A JPH04102935A JP2220329A JP22032990A JPH04102935A JP H04102935 A JPH04102935 A JP H04102935A JP 2220329 A JP2220329 A JP 2220329A JP 22032990 A JP22032990 A JP 22032990A JP H04102935 A JPH04102935 A JP H04102935A
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Landscapes
- Debugging And Monitoring (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Control Or Security For Electrophotography (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、複写機、プリンタなとの記録装置に係り、特
にCPUシステムの立上は時のパワーオンシーケンスに
おける進み状況をチップごとに把握するのに好適なモニ
タに関する。
にCPUシステムの立上は時のパワーオンシーケンスに
おける進み状況をチップごとに把握するのに好適なモニ
タに関する。
記録装置としての複写機は、画像処理技術の進歩により
目覚ましい発展を遂(′j、特に高画質化、カラー化か
進み、しかも高速かつ種々の編集機能を備えた複写機か
要求されるようになってきている。これらの要求を満足
させるため、CPUシステムによるプロクラム制御か行
われている。CPUシステムは、1または複数のMPU
て構成されており、複数のMPU’?:構成する場合に
はCPUの役割分担により1枚あるいは複数枚の電気回
路基板(以下、P W Bと称ず)に組み込まれる。
目覚ましい発展を遂(′j、特に高画質化、カラー化か
進み、しかも高速かつ種々の編集機能を備えた複写機か
要求されるようになってきている。これらの要求を満足
させるため、CPUシステムによるプロクラム制御か行
われている。CPUシステムは、1または複数のMPU
て構成されており、複数のMPU’?:構成する場合に
はCPUの役割分担により1枚あるいは複数枚の電気回
路基板(以下、P W Bと称ず)に組み込まれる。
CPUシステムでは、プロクラムを走行(r(IN)さ
せる前に必ず立上げ動作か行われる。この立」二は動作
はパワーオンシーケンスと呼はれておリ、MPU、周辺
LSI、ROM、RAMなどのチップが正常に働くこと
の検証が行われる。
せる前に必ず立上げ動作か行われる。この立」二は動作
はパワーオンシーケンスと呼はれておリ、MPU、周辺
LSI、ROM、RAMなどのチップが正常に働くこと
の検証が行われる。
一方記録装置の多機能、小型化を図るために、ハードウ
ェアはPWBの実装密度が高められ、かつLSIによる
設計がなされている。
ェアはPWBの実装密度が高められ、かつLSIによる
設計がなされている。
またソフトウェアモジュールの増大、そして装置内の物
理的空間の制限に伴う基板サイズの制限等に対処するた
めに、CPUは分散され、その間を高速通信回線(L、
−NET)によって結ばれている。
理的空間の制限に伴う基板サイズの制限等に対処するた
めに、CPUは分散され、その間を高速通信回線(L、
−NET)によって結ばれている。
このようなハードおよびソフト構成を採るごとにより、
仕様等の変更、技術の改良などがあった場合には、関係
する基板だけを変更することで容易に対処できると共に
、また技術の共通化を図ることができる。
仕様等の変更、技術の改良などがあった場合には、関係
する基板だけを変更することで容易に対処できると共に
、また技術の共通化を図ることができる。
上記理由から電気系のハードウェアは、第4図に示すよ
うに、大きく分けてCRT画面表示、エデイ・ントパ・
ソド(E[)IT PAD> 、メモリカード(旺MO
RY CARD)などを処理するユーザインターフェー
ス(UI)系、sys、イメージ入力ターミナル(II
T)、、ビデオ/イメージ処理システム(VIDEO/
IPS)などを処理するシステム(SYS)系およびマ
スターコントロールボード(MCB) 、 RO8,I
OB、アクセサリ(ACCESSORIES )などを
処理するマスターコントロールポート(MCB)系によ
って構成されている。
うに、大きく分けてCRT画面表示、エデイ・ントパ・
ソド(E[)IT PAD> 、メモリカード(旺MO
RY CARD)などを処理するユーザインターフェー
ス(UI)系、sys、イメージ入力ターミナル(II
T)、、ビデオ/イメージ処理システム(VIDEO/
IPS)などを処理するシステム(SYS)系およびマ
スターコントロールボード(MCB) 、 RO8,I
OB、アクセサリ(ACCESSORIES )などを
処理するマスターコントロールポート(MCB)系によ
って構成されている。
ところで、この種の装置の開発ては、上記系に応じたP
WBが正常動作を行うか否かの確認が行われる。特にP
WBの正常動作を保証するということは、プログラムの
テバック工程の信頼性を高める上で極めて重要であり、
まさに後工程の作業効率を向上させるごとにおいて必須
になっている。
WBが正常動作を行うか否かの確認が行われる。特にP
WBの正常動作を保証するということは、プログラムの
テバック工程の信頼性を高める上で極めて重要であり、
まさに後工程の作業効率を向上させるごとにおいて必須
になっている。
PWBの動作チエツクには、RAMモニタと呼ばれるツ
ールが使用されている。このRAMモニタはRAMの初
期設定後に、アドレスを設定し、プログラムをRUNさ
せて、RAMのデータを直接読みとり、このデータが正
しいか否かを判定している。
ールが使用されている。このRAMモニタはRAMの初
期設定後に、アドレスを設定し、プログラムをRUNさ
せて、RAMのデータを直接読みとり、このデータが正
しいか否かを判定している。
テバッガによる方法では、数箇所にブレイクポイントを
仕掛けておき、とのブレイクポイントで止まるかを試べ
、通過したブレイクポイントから故障箇所を見付は出し
ている。すなわちハードウェアが正しく動作していれば
、設定したブレイクポイントに必ず止まるが、故障して
いればソフトウェアは故障のICをアクセスした時点で
止まって(WAIT)してしまう。
仕掛けておき、とのブレイクポイントで止まるかを試べ
、通過したブレイクポイントから故障箇所を見付は出し
ている。すなわちハードウェアが正しく動作していれば
、設定したブレイクポイントに必ず止まるが、故障して
いればソフトウェアは故障のICをアクセスした時点で
止まって(WAIT)してしまう。
ソフトウェアが正常に走らない原因として、ICの半田
付は不良、IC自体の故障、実装部品不良などが挙げら
れるが、これ等かどのチップで起こっているか、即ちパ
ワーオンが進んでどこで動かなくなったかを知る方法が
なかっな。
付は不良、IC自体の故障、実装部品不良などが挙げら
れるが、これ等かどのチップで起こっているか、即ちパ
ワーオンが進んでどこで動かなくなったかを知る方法が
なかっな。
したがって、ハードに故障があれば、パワーオンで止ま
っているか、あるいはRUNに入ってからでは、通信不
能や割込処理が正しくハンドリングできなくなるなどさ
まざまな現象が予測される。
っているか、あるいはRUNに入ってからでは、通信不
能や割込処理が正しくハンドリングできなくなるなどさ
まざまな現象が予測される。
従来法では、故障原因がソフトにあるのかハードにある
のかを特定することが困難であり、たとえハードに原因
があるとしても発見するのに時間が掛かり、しかも熟練
した技術者が必要となっている。また故障のPWBが特
定できてもPWBのどのチップが原因を起こしているの
かの特定ができなかった。
のかを特定することが困難であり、たとえハードに原因
があるとしても発見するのに時間が掛かり、しかも熟練
した技術者が必要となっている。また故障のPWBが特
定できてもPWBのどのチップが原因を起こしているの
かの特定ができなかった。
現状においては、故障のPWBを新しいものに交換して
いる。また、特定のチップに原因がある場合でも、その
原因の追及、対応処置に時間が掛かり、他の開発、例え
ばソフト開発に影響を与えるごとになり、PWBの欠陥
が開発全体の遅れにつながる恐れがある。
いる。また、特定のチップに原因がある場合でも、その
原因の追及、対応処置に時間が掛かり、他の開発、例え
ばソフト開発に影響を与えるごとになり、PWBの欠陥
が開発全体の遅れにつながる恐れがある。
更に、故障のPWBは、短時間で不良チップを交換して
使用することができないため、スペアを用意する必要が
あり、コストアップの要因やPWB在庫管理などの問題
があった。
使用することができないため、スペアを用意する必要が
あり、コストアップの要因やPWB在庫管理などの問題
があった。
本発明の目的は、パワーオンシーケンスにおいてチップ
が正常であるか否かをチップに対応させた特定コードに
より確認できるモニタ装置を提供することである。
が正常であるか否かをチップに対応させた特定コードに
より確認できるモニタ装置を提供することである。
また他の目的は、通信バスを利用してパワーオンシーケ
ンスの進み具合が確認できるモニタ方法を提供すること
である。
ンスの進み具合が確認できるモニタ方法を提供すること
である。
上記の目的を達成するための、本発明は記録装置に搭載
されたCPUシステムの立上は時におけるパワーオンシ
ーケンスの進行を各チップごとに確認するモニタ装置で
あって、各チップごとに対応させた特定コードを有し、
該特定コードを前記パワーオンシーケンスの進行に応じ
て順次表示する手段を備え、前記表示手段はチップか正
常であるときに当該チップのコードを表示し、一方異常
であるときに当該チップのコードを表示せず、それ以後
の表示動作を止めるように構成されたしのである。
されたCPUシステムの立上は時におけるパワーオンシ
ーケンスの進行を各チップごとに確認するモニタ装置で
あって、各チップごとに対応させた特定コードを有し、
該特定コードを前記パワーオンシーケンスの進行に応じ
て順次表示する手段を備え、前記表示手段はチップか正
常であるときに当該チップのコードを表示し、一方異常
であるときに当該チップのコードを表示せず、それ以後
の表示動作を止めるように構成されたしのである。
またパワーオンシーケンスのモニタ方法は、CPUシス
テムの通信バス上にパワーオンシーケンスの進行を確か
めるステップデータを送出し、該ステップデータに基づ
く通信データからチップの故障を判定するものである。
テムの通信バス上にパワーオンシーケンスの進行を確か
めるステップデータを送出し、該ステップデータに基づ
く通信データからチップの故障を判定するものである。
パワーオンシーケンスの状態遷移に応じてモニタ表示か
変化するため、現在のパワーオンシーケンスが一見で把
握することかできる。このモニタ表示が止まった所のコ
ードから故障箇所および不良パーツを見付は出すことか
できる。
変化するため、現在のパワーオンシーケンスが一見で把
握することかできる。このモニタ表示が止まった所のコ
ードから故障箇所および不良パーツを見付は出すことか
できる。
またL−NETJ二にSYS系PWBのパワーオンシー
ケンスの進み具合を確かめるステップデータを送出し、
このデータが所定時間で受信されるかの経過をSLIM
てモニタする。ここでSL’TMデータ表示がない場合
は所定時間の経過がないためその間のチップが故障して
いると判断される。
ケンスの進み具合を確かめるステップデータを送出し、
このデータが所定時間で受信されるかの経過をSLIM
てモニタする。ここでSL’TMデータ表示がない場合
は所定時間の経過がないためその間のチップが故障して
いると判断される。
以下、本発明の実施例を図面により説明する。
なお、本実施例ではSYS系PWBのパワーオンシーケ
ンスの進み具合をRAMモニタの7セグメン1〜(SE
G)により表示する場合について説明する。第2図はv
−sys系PWBの電気部品配置の一例か示されている
。
ンスの進み具合をRAMモニタの7セグメン1〜(SE
G)により表示する場合について説明する。第2図はv
−sys系PWBの電気部品配置の一例か示されている
。
v−sys系PWB1にはIPS、○DD、EVENの
RAMモニタを接続する3つのコネクタ(、J 83〜
5)が設けられている。ここては、ODDRAMモニタ
(以下、RAMモニタと称す)を使ってパワーオンシー
ケンスを説明する。このRAMモニタのコネクタに、第
1図に示すモニタ装置としてのメモリデイスプレィ基板
10を接続する。
RAMモニタを接続する3つのコネクタ(、J 83〜
5)が設けられている。ここては、ODDRAMモニタ
(以下、RAMモニタと称す)を使ってパワーオンシー
ケンスを説明する。このRAMモニタのコネクタに、第
1図に示すモニタ装置としてのメモリデイスプレィ基板
10を接続する。
メモリデイスプレィ基板は、パワーオンシーケンスの状
態を表示する7SECにより構成されたパワーオンシー
ケンス進行表示部12および4桁のHE Xアドレスを
指定する4つのダイヤルスイッチ14が設けられている
。
態を表示する7SECにより構成されたパワーオンシー
ケンス進行表示部12および4桁のHE Xアドレスを
指定する4つのダイヤルスイッチ14が設けられている
。
7SEC表示としては、上位桁表示部12aで複数のチ
ップを一群として定めた区切りを表し、下位桁表示部1
2bによりチップのイニシャライスやテストを表してい
る。第3図は7SEC表示とパワーオンシーケンスの状
態の対応の一例が示されている。
ップを一群として定めた区切りを表し、下位桁表示部1
2bによりチップのイニシャライスやテストを表してい
る。第3図は7SEC表示とパワーオンシーケンスの状
態の対応の一例が示されている。
次にモニタ装置の作用を第4図、第5図を参照しながら
説明する。
説明する。
電源か投入されてパワーオンになると、SYSリモート
71からIITリモー1〜73およびIPSリモーI・
74に供給されるIPSリセット信号およびおよびII
Tリセット信号がH(HIGH)となり、TPSリモー
ト74およびIITリモート73はリセットが解除され
て動作を開始する。
71からIITリモー1〜73およびIPSリモーI・
74に供給されるIPSリセット信号およびおよびII
Tリセット信号がH(HIGH)となり、TPSリモー
ト74およびIITリモート73はリセットが解除され
て動作を開始する。
また電源電圧が正常になったことを検知すると、パワー
ノーマル信号か立ち上かり、MCBリモート75が動作
を開始し、コントロール権およびU■マスター権を確立
すると共に、高速通信網LNETテストを行う。更にパ
ワーノーマル信号はポットライン通じてMCBリモート
75からSYSリモート71に送られる。MCBリモー
ト75の動作開始後所定の時間Tが経過すると、MCB
リモート75からホラI・ラインを通してSYSリモー
ト71に供給されるシステムリセット信号がHとなり、
SYSリモート71のリセッ1〜が解除されて動作が開
始されるか、この際、SYSリモーl〜71の動作開始
は、SYSリモート71の内部の86NMI信号および
86リセツト信号により上記T時間の経過後頁に200
μsec遅延される。
ノーマル信号か立ち上かり、MCBリモート75が動作
を開始し、コントロール権およびU■マスター権を確立
すると共に、高速通信網LNETテストを行う。更にパ
ワーノーマル信号はポットライン通じてMCBリモート
75からSYSリモート71に送られる。MCBリモー
ト75の動作開始後所定の時間Tが経過すると、MCB
リモート75からホラI・ラインを通してSYSリモー
ト71に供給されるシステムリセット信号がHとなり、
SYSリモート71のリセッ1〜が解除されて動作が開
始されるか、この際、SYSリモーl〜71の動作開始
は、SYSリモート71の内部の86NMI信号および
86リセツト信号により上記T時間の経過後頁に200
μsec遅延される。
なお、遅延時間はクラッシュ、即ち電源の瞬断、ラフ1
〜ウエアの暴走、ソフトウェアのバク等による一過性の
1〜ラブルか生してマシンが停止、あるいは暴走したと
きに、マシンがどのステートにあるかを不揮発性メモリ
に格納するために設けられている。
〜ウエアの暴走、ソフトウェアのバク等による一過性の
1〜ラブルか生してマシンが停止、あるいは暴走したと
きに、マシンがどのステートにあるかを不揮発性メモリ
に格納するために設けられている。
SYSリモート71が動作を開始すると、約3.8se
cの間コアテスト、即ちROM、RAMのチエツク、ハ
ードウェアのチエツク等を行う。上記RAMテストでは
IPSリセッI・信号およびIITリセット信号をHと
し、IPSリモート74およびl[ITリモー1〜73
の動作を再開させ、それぞれのコアテストを行う。
cの間コアテスト、即ちROM、RAMのチエツク、ハ
ードウェアのチエツク等を行う。上記RAMテストでは
IPSリセッI・信号およびIITリセット信号をHと
し、IPSリモート74およびl[ITリモー1〜73
の動作を再開させ、それぞれのコアテストを行う。
ところで、SYS、IIT、IPSはパワーオンシーケ
ンスで同期させなけれはならないため、SYSリモー1
〜71は自らの監督下て、コアテストの開始と共にIP
Sリセット信号およびIITリセット信号をL(Low
)とし、IPSリモート74およびIITリモート73
をリセットする。
ンスで同期させなけれはならないため、SYSリモー1
〜71は自らの監督下て、コアテストの開始と共にIP
Sリセット信号およびIITリセット信号をL(Low
)とし、IPSリモート74およびIITリモート73
をリセットする。
SYSリモート71は、コアテストが終了すると、CC
Cセルフテストを行う。このCCCCCCルフテスト、
L−NETに所定のデータを送出して自ら受信し、受信
したデータが送信されたデータと同じであることを確認
することで行う。なお、CCCセルフテストを行うにつ
いては、セルフテストの時間が重ならないように各CC
Cに対して時間か割り当てられている。
Cセルフテストを行う。このCCCCCCルフテスト、
L−NETに所定のデータを送出して自ら受信し、受信
したデータが送信されたデータと同じであることを確認
することで行う。なお、CCCセルフテストを行うにつ
いては、セルフテストの時間が重ならないように各CC
Cに対して時間か割り当てられている。
つまり、L−NETにおいては、sysリモート71、
MCBリモート75等の各ノードはデータを送信したい
ときに送信し、もしデータの衝突が生じていれば所定時
間経過後に再送信を行うというコンテンション方式を採
用しているので、SYSリモート71がCCCセルフテ
スl−を行っているとき、他のノードがL−NETを採
用しているとデータの衝突か生してしまい、セルフテス
トが行えないからである。従って、SYSリモート71
がCCCセルフテストを開始するときには、MCBリモ
ート75のLNETテストは終了している。この期間の
D L YはSYSのエティットデータパステスト(E
DIT DへTA Bus TEST)が終了するのを
待っている。この間(T1)に行われる通信テストは、
9600b p sのシリアル通信網のテストであり、
所定のシーケンスで所定のデータの送受信が行われる。
MCBリモート75等の各ノードはデータを送信したい
ときに送信し、もしデータの衝突が生じていれば所定時
間経過後に再送信を行うというコンテンション方式を採
用しているので、SYSリモート71がCCCセルフテ
スl−を行っているとき、他のノードがL−NETを採
用しているとデータの衝突か生してしまい、セルフテス
トが行えないからである。従って、SYSリモート71
がCCCセルフテストを開始するときには、MCBリモ
ート75のLNETテストは終了している。この期間の
D L YはSYSのエティットデータパステスト(E
DIT DへTA Bus TEST)が終了するのを
待っている。この間(T1)に行われる通信テストは、
9600b p sのシリアル通信網のテストであり、
所定のシーケンスで所定のデータの送受信が行われる。
当該通信テストが終了すると、例えばT3経過後にsy
sリモート71とMC’Bリモート75の間てL−NE
Tの通信テストを行う。即ち、MCBリモート71に対
してセルフテストの結果を要求し、SYSリモート71
は当該要求に応じてこれまで行ってきたテストの結果を
セルフテストとしてMCBリモーI〜75に発行する。
sリモート71とMC’Bリモート75の間てL−NE
Tの通信テストを行う。即ち、MCBリモート71に対
してセルフテストの結果を要求し、SYSリモート71
は当該要求に応じてこれまで行ってきたテストの結果を
セルフテストとしてMCBリモーI〜75に発行する。
MCBリモート75は、セルフテストリザルトを受は取
るとトークンパスをSYSリモート71に発行する。ト
ークンパスはU■マスター権をやり取りする札であり、
トークンパスがSYSリモート71に渡されることで、
UIマスター権はMCBリモート75からSYSリモー
ト71に移るごとになる。ここまでがパワーオンシーケ
ンスで、このパーオンシーケンスの期間中、U1リモー
1〜70は「しばらくお待ち下さい」等の表示を行うと
共に、コアテスト、通信テスト等、各種のテストを行う
。
るとトークンパスをSYSリモート71に発行する。ト
ークンパスはU■マスター権をやり取りする札であり、
トークンパスがSYSリモート71に渡されることで、
UIマスター権はMCBリモート75からSYSリモー
ト71に移るごとになる。ここまでがパワーオンシーケ
ンスで、このパーオンシーケンスの期間中、U1リモー
1〜70は「しばらくお待ち下さい」等の表示を行うと
共に、コアテスト、通信テスト等、各種のテストを行う
。
上記のパワーオンシーケンスの内、セルフテストリザル
トの要求に対して返答されない、訣なはセルフテストリ
ザルトに異常がある場合には、MCBリモート75はマ
シンをデッドとし、UIコントロール権を発動してUI
リモート70を制御し、異常が生している旨の表示を行
う。これがマシンデッドのステー1・である。
トの要求に対して返答されない、訣なはセルフテストリ
ザルトに異常がある場合には、MCBリモート75はマ
シンをデッドとし、UIコントロール権を発動してUI
リモート70を制御し、異常が生している旨の表示を行
う。これがマシンデッドのステー1・である。
第6図はパワーオンシーケンスの状態遷移と遷移条件を
表しており、この条件とは第5図(a)に示ず■〜■の
開所を通過させるものである。例えば、MCBがSYS
リセットをリリースすると、パワーオンシーケンスの状
態はAからBに遷移する。先ず8254カウンタ1に1
0秒タイマ設定し、システムのパワーオンセルフテスト
を行った後に8254カウンタ1の10秒カウント割込
による10秒経過が判断される。ここで、本例ではパワ
ーオンセルフテスト終了までの所要時間が最大8900
m s 、割込テス(・終了までが1000m sと規
定されているので、1000m sが経過してもBから
Cに遷移しない場合には8254および8259が故障
していると判断する。同様にCからり、DからEにパワ
ーオンシーケンスが遷移しない場合も8254.825
9か不良である。
表しており、この条件とは第5図(a)に示ず■〜■の
開所を通過させるものである。例えば、MCBがSYS
リセットをリリースすると、パワーオンシーケンスの状
態はAからBに遷移する。先ず8254カウンタ1に1
0秒タイマ設定し、システムのパワーオンセルフテスト
を行った後に8254カウンタ1の10秒カウント割込
による10秒経過が判断される。ここで、本例ではパワ
ーオンセルフテスト終了までの所要時間が最大8900
m s 、割込テス(・終了までが1000m sと規
定されているので、1000m sが経過してもBから
Cに遷移しない場合には8254および8259が故障
していると判断する。同様にCからり、DからEにパワ
ーオンシーケンスが遷移しない場合も8254.825
9か不良である。
第7図はSYS系PWBのパワーオンシーケンスにおけ
るRAMモニタ表示をチャートに示したものである。第
5図(1))はパワーオンシーケンスとRA Mモニタ
表示の一部か示されている。
るRAMモニタ表示をチャートに示したものである。第
5図(1))はパワーオンシーケンスとRA Mモニタ
表示の一部か示されている。
図において、86HMIと86 RES E Tの二つ
の信号によりSYS系のパワーオンかりセットされると
、パワーオンシーケンスが開始される。
の信号によりSYS系のパワーオンかりセットされると
、パワーオンシーケンスが開始される。
先ず、割り込み要因に対応じて割込ベクタを設定する(
ステップ]00)。RAMモニタには、sys系のリセ
ットから周辺LSIのうち8255のイニシャライス終
了までの間、r F Fjか表示される。次いでRAM
モニタに表示させるための処理を行う8255のイニシ
ャライスし、正常であれは[00」か表示される(ステ
ップ101.)、続いて割り込みを対処する8259を
イニシャライスし、正常であれは「0]」か表示される
(ステ・ンプ102)。同様にタイマカウントを処理す
る8254をイニシャライスしてメモリのテス1〜に移
る。
ステップ]00)。RAMモニタには、sys系のリセ
ットから周辺LSIのうち8255のイニシャライス終
了までの間、r F Fjか表示される。次いでRAM
モニタに表示させるための処理を行う8255のイニシ
ャライスし、正常であれは[00」か表示される(ステ
ップ101.)、続いて割り込みを対処する8259を
イニシャライスし、正常であれは「0]」か表示される
(ステ・ンプ102)。同様にタイマカウントを処理す
る8254をイニシャライスしてメモリのテス1〜に移
る。
上a己メモリテス1〜(、こおいて、8259のテスト
はSYS系p W B外て発生する割り込み要因に対応
した割り込みか発生ずるかをチエツクする。この割り込
みテストとしてはスキャン終了および開始割り込み、イ
メージ読み込み開始および終了割り込みの4つかある。
はSYS系p W B外て発生する割り込み要因に対応
した割り込みか発生ずるかをチエツクする。この割り込
みテストとしてはスキャン終了および開始割り込み、イ
メージ読み込み開始および終了割り込みの4つかある。
ここでは、SYS系PWB内部の割り込みナス1〜回路
を使用し、割り込み要因に対応した割り込みか開始〜終
了までの所定時間以下で発生するかをチエツクする。
を使用し、割り込み要因に対応した割り込みか開始〜終
了までの所定時間以下で発生するかをチエツクする。
また8254のテストはタイマカウント1尺能か正しく
動作するかをチエツクするもので、8254内部で作っ
ているTl、T2およびT3の各時間に対応したモニタ
表示25 H、33Hおよび42Hで止まるかをチエツ
クする。尚、「I(」はHEXコー1〜である。
動作するかをチエツクするもので、8254内部で作っ
ているTl、T2およびT3の各時間に対応したモニタ
表示25 H、33Hおよび42Hで止まるかをチエツ
クする。尚、「I(」はHEXコー1〜である。
例えは、8259か故障している場合、アクセスしても
ACKか返ってこないので、モニタ表示は「01」で止
まる。
ACKか返ってこないので、モニタ表示は「01」で止
まる。
また8254か故障している場合、タイフカ9フ1〜機
能か正しく動作しないのでモニタ表示は表示25H,3
3H,42Hのいずれかで止まる。
能か正しく動作しないのでモニタ表示は表示25H,3
3H,42Hのいずれかで止まる。
メモリテストは、ROMに格納されなソフトなとのデー
タをROMに呼び出す関係から始めにROMをテストす
る。第8図はROMテスI・、第9図はRA Mテスト
、第10図Gi N V lvI テスl−(7) 7
0−チャ−1・か示されている。
タをROMに呼び出す関係から始めにROMをテストす
る。第8図はROMテスI・、第9図はRA Mテスト
、第10図Gi N V lvI テスl−(7) 7
0−チャ−1・か示されている。
これらのメモリテス1〜はメモリか正しくアクセスてき
るかのREAD/WRITEテストである。
るかのREAD/WRITEテストである。
このテスト結果は各メモリことのテストが終了後に良否
か表示される。
か表示される。
その後、通信およびヘッタ(11EΔDER)データの
初期設定を行い、CCCのセルフテス1〜を実施する。
初期設定を行い、CCCのセルフテス1〜を実施する。
CCCセルフテストはセルフデス1〜状態てROM/R
AMテスI・を行う。自己診断か正常の場合は、自動的
にHA L T状態に遷移する。異常の場合はセルフデ
ス1〜状態のままである。
AMテスI・を行う。自己診断か正常の場合は、自動的
にHA L T状態に遷移する。異常の場合はセルフデ
ス1〜状態のままである。
このテストの実行手順をエネイフルFjFoターンアラ
ウン1〜テス1〜で説明する。第11図テスI〜フロー
か示されている。このテストではエネイフルFIFOタ
ーンアラン)・(クラス4コマンド〉を実行する。CC
Cステータスレジスタを読込みを1ms待つ。次いてC
CCステータスレジスタを読込み、このテストか実行可
/不可をチエツクする。」1記テストを500回繰り返
しても不可ならFIFO故障と判断する。
ウン1〜テス1〜で説明する。第11図テスI〜フロー
か示されている。このテストではエネイフルFIFOタ
ーンアラン)・(クラス4コマンド〉を実行する。CC
Cステータスレジスタを読込みを1ms待つ。次いてC
CCステータスレジスタを読込み、このテストか実行可
/不可をチエツクする。」1記テストを500回繰り返
しても不可ならFIFO故障と判断する。
このように、モニタ表示はパワーオンシーケンスの状態
遷移に応じて変fヒするため、現在のパワーオンシーケ
ンスか一見て杷握することかてきる。
遷移に応じて変fヒするため、現在のパワーオンシーケ
ンスか一見て杷握することかてきる。
モニタ表示と故障部位との関係では、大きく分けて第7
図に示すAステージで周辺LSI、Bステージてメモリ
、CステージてCCCチップおよびDステージで825
4の故障か判定できる。
図に示すAステージで周辺LSI、Bステージてメモリ
、CステージてCCCチップおよびDステージで825
4の故障か判定できる。
本実施例によれは、パワーオンシーケンスにおいてモニ
タ表示か止まった所のコードから故障箇所および不良パ
ーツを見イ」け出ずことかできるため、この不良パーツ
を交換するごとにより次のテストを実施することかてき
る。従って、PWBの試作テストにおいて、致命的な欠
陥を容易に発見することかでき、その原因追及や対策か
迅速に対処することができる。
タ表示か止まった所のコードから故障箇所および不良パ
ーツを見イ」け出ずことかできるため、この不良パーツ
を交換するごとにより次のテストを実施することかてき
る。従って、PWBの試作テストにおいて、致命的な欠
陥を容易に発見することかでき、その原因追及や対策か
迅速に対処することができる。
次に、本発明の他の実施例について説明する。
L−NET (第5図参照)上にSYS系PWBのパワ
ーオンシーケンスの進み具合を確かめるステップデータ
を送出し、このステップデータに基づく通信データをモ
ニタする。第13図はL−NET上に送出されるデータ
が所定時間30H,40H,50H,51H,・・・で
受信されるかの経過をSLIMでモニタするテスト例が
示されている。
ーオンシーケンスの進み具合を確かめるステップデータ
を送出し、このステップデータに基づく通信データをモ
ニタする。第13図はL−NET上に送出されるデータ
が所定時間30H,40H,50H,51H,・・・で
受信されるかの経過をSLIMでモニタするテスト例が
示されている。
図において、SYSリセットからエデイツトデータバス
テスト開始(パワーON〜30H)までのSLIMデー
タ表示がなければ、TI (10sec)経過がないた
め8254は故障していると判断する。次いで30 H
〜40HのSLIMデータとしてr 2DXX30XX
〜2DXX40XX Jの表示がなければ、T2(ls
ec)経過がないため、上記同様に8254は故障して
いると判断する。また10m5Loop開始準備開始か
ら10 m5Loop開始までのSLIMデータ表示が
なければ、リアルタイムに割り込み発生がないため、8
259は故障していると判断する。この確認方法として
は、SLIMでパワーオンからのパワーオンシーケンス
ステップデータをトレースする。パワーオンシーケンス
ステップデータは全て6回っづ再送される。その理由と
して、sys系CCCは通常通信中ニ5OURCE I
D=SYS、DESTNATION ID=SYSのデ
ータを受信すると、正しくないデータと判断してACK
を出さないなめである。
テスト開始(パワーON〜30H)までのSLIMデー
タ表示がなければ、TI (10sec)経過がないた
め8254は故障していると判断する。次いで30 H
〜40HのSLIMデータとしてr 2DXX30XX
〜2DXX40XX Jの表示がなければ、T2(ls
ec)経過がないため、上記同様に8254は故障して
いると判断する。また10m5Loop開始準備開始か
ら10 m5Loop開始までのSLIMデータ表示が
なければ、リアルタイムに割り込み発生がないため、8
259は故障していると判断する。この確認方法として
は、SLIMでパワーオンからのパワーオンシーケンス
ステップデータをトレースする。パワーオンシーケンス
ステップデータは全て6回っづ再送される。その理由と
して、sys系CCCは通常通信中ニ5OURCE I
D=SYS、DESTNATION ID=SYSのデ
ータを受信すると、正しくないデータと判断してACK
を出さないなめである。
上述のとおり、本発明によれば、RAMモニタのコード
表示によって不良パーツが一目で判るため、試作時には
この不良パーツの交換で対応が可能となる。また、モニ
タはPWBに設けられたRAMモニタ用コネクタに接続
するだけでパワーオンシーケンスのテストができるため
、PWBの故障とその部品の特定が簡単にでき、その結
果、故障原因の追及、対策が容易となり、開発工数を減
少させることかできる。
表示によって不良パーツが一目で判るため、試作時には
この不良パーツの交換で対応が可能となる。また、モニ
タはPWBに設けられたRAMモニタ用コネクタに接続
するだけでパワーオンシーケンスのテストができるため
、PWBの故障とその部品の特定が簡単にでき、その結
果、故障原因の追及、対策が容易となり、開発工数を減
少させることかできる。
第1図はモニタ装置のメモリデイスプレィ基板の表示部
とアドレス指定部の構成図、第2図はSYS系PWBの
ICとRAMモニタ用コネクタの配置図、第3図はパワ
ーオンシーケンスの状態とその表示の関係を説明する図
、第4図はハードウェアアーキテクチャ−を示す図、第
5図(a)はパワーオンステートからスタンドバイステ
ートまでのシーケンスを説明する図、第5図(b)は第
5図(a)中のパワーオンシーケンスとモニタ表示の一
部を説明する図、第6図はシステムモニタのパワーオン
シーケンスの状態遷移とその条件を説明する図、第7図
はパワーオンシーケンスと表示の関係を説明する図、第
8図はROMテストのフローチャート図、第9図はRA
Mテストのフローチャート図、第10図はNVMテスト
のフローチャート図、第11図はCCCセルフテストの
一例を示すフローチャート図、第12図はパワーオンシ
ーケンスの状態とSLIMテータテーの関係を示す図で
ある。 出願人 富士ゼロックス株式会社
とアドレス指定部の構成図、第2図はSYS系PWBの
ICとRAMモニタ用コネクタの配置図、第3図はパワ
ーオンシーケンスの状態とその表示の関係を説明する図
、第4図はハードウェアアーキテクチャ−を示す図、第
5図(a)はパワーオンステートからスタンドバイステ
ートまでのシーケンスを説明する図、第5図(b)は第
5図(a)中のパワーオンシーケンスとモニタ表示の一
部を説明する図、第6図はシステムモニタのパワーオン
シーケンスの状態遷移とその条件を説明する図、第7図
はパワーオンシーケンスと表示の関係を説明する図、第
8図はROMテストのフローチャート図、第9図はRA
Mテストのフローチャート図、第10図はNVMテスト
のフローチャート図、第11図はCCCセルフテストの
一例を示すフローチャート図、第12図はパワーオンシ
ーケンスの状態とSLIMテータテーの関係を示す図で
ある。 出願人 富士ゼロックス株式会社
Claims (2)
- (1)記録装置に搭載されたCPUシステムの立上げ時
におけるパワーオンシーケンスの進行を各チップごとに
確認するモニタ装置であって、各チップごとに対応させ
た特定コードを有し、該特定コードを前記パワーオンシ
ーケンスの進行に応じて順次表示する手段を備え、前記
表示手段はチップが正常であるときに当該チップのコー
ドを表示し、一方異常であるときに当該チップのコード
を表示せず、それ以後の表示動作を止めるように構成さ
れた記録装置のパワーオンシーケンスモニタ装置。 - (2)記録装置に搭載されたCPUシステムの通信バス
上にパワーオンシーケンスの進行を確かめるステップデ
ータを送出し、該ステップデータに基づく通信データか
らチップの故障を判定し、パワーオンシーケンスの進行
を確認する方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2220329A JPH04102935A (ja) | 1990-08-22 | 1990-08-22 | 記録装置のパワーオンシーケンスのモニタ装置および方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2220329A JPH04102935A (ja) | 1990-08-22 | 1990-08-22 | 記録装置のパワーオンシーケンスのモニタ装置および方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04102935A true JPH04102935A (ja) | 1992-04-03 |
Family
ID=16749440
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2220329A Pending JPH04102935A (ja) | 1990-08-22 | 1990-08-22 | 記録装置のパワーオンシーケンスのモニタ装置および方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04102935A (ja) |
-
1990
- 1990-08-22 JP JP2220329A patent/JPH04102935A/ja active Pending
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