JPH04102935A - 記録装置のパワーオンシーケンスのモニタ装置および方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、複写機、プリンタなとの記録装置に係り、特
にＣＰＵシステムの立上は時のパワーオンシーケンスに
おける進み状況をチップごとに把握するのに好適なモニ
タに関する。

〔従来の技術〕

記録装置としての複写機は、画像処理技術の進歩により
目覚ましい発展を遂（′ｊ、特に高画質化、カラー化か
進み、しかも高速かつ種々の編集機能を備えた複写機か
要求されるようになってきている。これらの要求を満足
させるため、ＣＰＵシステムによるプロクラム制御か行
われている。ＣＰＵシステムは、１または複数のＭＰＵ
て構成されており、複数のＭＰＵ’？：構成する場合に
はＣＰＵの役割分担により１枚あるいは複数枚の電気回
路基板（以下、Ｐ　Ｗ　Ｂと称ず）に組み込まれる。

ＣＰＵシステムでは、プロクラムを走行（ｒ（ＩＮ）さ
せる前に必ず立上げ動作か行われる。この立」二は動作
はパワーオンシーケンスと呼はれておリ、ＭＰＵ、周辺
ＬＳＩ、ＲＯＭ、ＲＡＭなどのチップが正常に働くこと
の検証が行われる。

一方記録装置の多機能、小型化を図るために、ハードウ
ェアはＰＷＢの実装密度が高められ、かつＬＳＩによる
設計がなされている。

またソフトウェアモジュールの増大、そして装置内の物
理的空間の制限に伴う基板サイズの制限等に対処するた
めに、ＣＰＵは分散され、その間を高速通信回線（Ｌ、
−ＮＥＴ）によって結ばれている。

このようなハードおよびソフト構成を採るごとにより、
仕様等の変更、技術の改良などがあった場合には、関係
する基板だけを変更することで容易に対処できると共に
、また技術の共通化を図ることができる。

上記理由から電気系のハードウェアは、第４図に示すよ
うに、大きく分けてＣＲＴ画面表示、エデイ・ントパ・
ソド（Ｅ［）ＩＴ　ＰＡＤ＞　、メモリカード（旺ＭＯ
ＲＹ　ＣＡＲＤ）などを処理するユーザインターフェー
ス（ＵＩ）系、ｓｙｓ、イメージ入力ターミナル（ＩＩ
Ｔ）、、ビデオ／イメージ処理システム（ＶＩＤＥＯ／
ＩＰＳ）などを処理するシステム（ＳＹＳ）系およびマ
スターコントロールボード（ＭＣＢ）　、　ＲＯ８，Ｉ
ＯＢ、アクセサリ（ＡＣＣＥＳＳＯＲＩＥＳ　）などを
処理するマスターコントロールポート（ＭＣＢ）系によ
って構成されている。

ところで、この種の装置の開発ては、上記系に応じたＰ
ＷＢが正常動作を行うか否かの確認が行われる。特にＰ
ＷＢの正常動作を保証するということは、プログラムの
テバック工程の信頼性を高める上で極めて重要であり、
まさに後工程の作業効率を向上させるごとにおいて必須
になっている。

ＰＷＢの動作チエツクには、ＲＡＭモニタと呼ばれるツ
ールが使用されている。このＲＡＭモニタはＲＡＭの初
期設定後に、アドレスを設定し、プログラムをＲＵＮさ
せて、ＲＡＭのデータを直接読みとり、このデータが正
しいか否かを判定している。

テバッガによる方法では、数箇所にブレイクポイントを
仕掛けておき、とのブレイクポイントで止まるかを試べ
、通過したブレイクポイントから故障箇所を見付は出し
ている。すなわちハードウェアが正しく動作していれば
、設定したブレイクポイントに必ず止まるが、故障して
いればソフトウェアは故障のＩＣをアクセスした時点で
止まって（ＷＡＩＴ）してしまう。

〔発明が解決しようとする課題〕

ソフトウェアが正常に走らない原因として、ＩＣの半田
付は不良、ＩＣ自体の故障、実装部品不良などが挙げら
れるが、これ等かどのチップで起こっているか、即ちパ
ワーオンが進んでどこで動かなくなったかを知る方法が
なかっな。

したがって、ハードに故障があれば、パワーオンで止ま
っているか、あるいはＲＵＮに入ってからでは、通信不
能や割込処理が正しくハンドリングできなくなるなどさ
まざまな現象が予測される。

従来法では、故障原因がソフトにあるのかハードにある
のかを特定することが困難であり、たとえハードに原因
があるとしても発見するのに時間が掛かり、しかも熟練
した技術者が必要となっている。また故障のＰＷＢが特
定できてもＰＷＢのどのチップが原因を起こしているの
かの特定ができなかった。

現状においては、故障のＰＷＢを新しいものに交換して
いる。また、特定のチップに原因がある場合でも、その
原因の追及、対応処置に時間が掛かり、他の開発、例え
ばソフト開発に影響を与えるごとになり、ＰＷＢの欠陥
が開発全体の遅れにつながる恐れがある。

更に、故障のＰＷＢは、短時間で不良チップを交換して
使用することができないため、スペアを用意する必要が
あり、コストアップの要因やＰＷＢ在庫管理などの問題
があった。

本発明の目的は、パワーオンシーケンスにおいてチップ
が正常であるか否かをチップに対応させた特定コードに
より確認できるモニタ装置を提供することである。

また他の目的は、通信バスを利用してパワーオンシーケ
ンスの進み具合が確認できるモニタ方法を提供すること
である。

〔課題を解決するための手段〕

上記の目的を達成するための、本発明は記録装置に搭載
されたＣＰＵシステムの立上は時におけるパワーオンシ
ーケンスの進行を各チップごとに確認するモニタ装置で
あって、各チップごとに対応させた特定コードを有し、
該特定コードを前記パワーオンシーケンスの進行に応じ
て順次表示する手段を備え、前記表示手段はチップか正
常であるときに当該チップのコードを表示し、一方異常
であるときに当該チップのコードを表示せず、それ以後
の表示動作を止めるように構成されたしのである。

またパワーオンシーケンスのモニタ方法は、ＣＰＵシス
テムの通信バス上にパワーオンシーケンスの進行を確か
めるステップデータを送出し、該ステップデータに基づ
く通信データからチップの故障を判定するものである。

〔作　用〕

パワーオンシーケンスの状態遷移に応じてモニタ表示か
変化するため、現在のパワーオンシーケンスが一見で把
握することかできる。このモニタ表示が止まった所のコ
ードから故障箇所および不良パーツを見付は出すことか
できる。

またＬ−ＮＥＴＪ二にＳＹＳ系ＰＷＢのパワーオンシー
ケンスの進み具合を確かめるステップデータを送出し、
このデータが所定時間で受信されるかの経過をＳＬＩＭ
てモニタする。ここでＳＬ’ＴＭデータ表示がない場合
は所定時間の経過がないためその間のチップが故障して
いると判断される。

〔実施例〕

以下、本発明の実施例を図面により説明する。

なお、本実施例ではＳＹＳ系ＰＷＢのパワーオンシーケ
ンスの進み具合をＲＡＭモニタの７セグメン１〜（ＳＥ
Ｇ）により表示する場合について説明する。第２図はｖ
−ｓｙｓ系ＰＷＢの電気部品配置の一例か示されている
。

ｖ−ｓｙｓ系ＰＷＢ１にはＩＰＳ、○ＤＤ、ＥＶＥＮの
ＲＡＭモニタを接続する３つのコネクタ（、Ｊ　８３〜
５）が設けられている。ここては、ＯＤＤＲＡＭモニタ
（以下、ＲＡＭモニタと称す）を使ってパワーオンシー
ケンスを説明する。このＲＡＭモニタのコネクタに、第
１図に示すモニタ装置としてのメモリデイスプレィ基板
１０を接続する。

メモリデイスプレィ基板は、パワーオンシーケンスの状
態を表示する７ＳＥＣにより構成されたパワーオンシー
ケンス進行表示部１２および４桁のＨＥ　Ｘアドレスを
指定する４つのダイヤルスイッチ１４が設けられている
。

７ＳＥＣ表示としては、上位桁表示部１２ａで複数のチ
ップを一群として定めた区切りを表し、下位桁表示部１
２ｂによりチップのイニシャライスやテストを表してい
る。第３図は７ＳＥＣ表示とパワーオンシーケンスの状
態の対応の一例が示されている。

次にモニタ装置の作用を第４図、第５図を参照しながら
説明する。

電源か投入されてパワーオンになると、ＳＹＳリモート
７１からＩＩＴリモー１〜７３およびＩＰＳリモーＩ・
７４に供給されるＩＰＳリセット信号およびおよびＩＩ
Ｔリセット信号がＨ（ＨＩＧＨ）となり、ＴＰＳリモー
ト７４およびＩＩＴリモート７３はリセットが解除され
て動作を開始する。

また電源電圧が正常になったことを検知すると、パワー
ノーマル信号か立ち上かり、ＭＣＢリモート７５が動作
を開始し、コントロール権およびＵ■マスター権を確立
すると共に、高速通信網ＬＮＥＴテストを行う。更にパ
ワーノーマル信号はポットライン通じてＭＣＢリモート
７５からＳＹＳリモート７１に送られる。ＭＣＢリモー
ト７５の動作開始後所定の時間Ｔが経過すると、ＭＣＢ
リモート７５からホラＩ・ラインを通してＳＹＳリモー
ト７１に供給されるシステムリセット信号がＨとなり、
ＳＹＳリモート７１のリセッ１〜が解除されて動作が開
始されるか、この際、ＳＹＳリモーｌ〜７１の動作開始
は、ＳＹＳリモート７１の内部の８６ＮＭＩ信号および
８６リセツト信号により上記Ｔ時間の経過後頁に２００
μｓｅｃ遅延される。

なお、遅延時間はクラッシュ、即ち電源の瞬断、ラフ１
〜ウエアの暴走、ソフトウェアのバク等による一過性の
１〜ラブルか生してマシンが停止、あるいは暴走したと
きに、マシンがどのステートにあるかを不揮発性メモリ
に格納するために設けられている。

ＳＹＳリモート７１が動作を開始すると、約３．８ｓｅ
ｃの間コアテスト、即ちＲＯＭ、ＲＡＭのチエツク、ハ
ードウェアのチエツク等を行う。上記ＲＡＭテストでは
ＩＰＳリセッＩ・信号およびＩＩＴリセット信号をＨと
し、ＩＰＳリモート７４およびｌ［ＩＴリモー１〜７３
の動作を再開させ、それぞれのコアテストを行う。

ところで、ＳＹＳ、ＩＩＴ、ＩＰＳはパワーオンシーケ
ンスで同期させなけれはならないため、ＳＹＳリモー１
〜７１は自らの監督下て、コアテストの開始と共にＩＰ
Ｓリセット信号およびＩＩＴリセット信号をＬ（Ｌｏｗ
）とし、ＩＰＳリモート７４およびＩＩＴリモート７３
をリセットする。

ＳＹＳリモート７１は、コアテストが終了すると、ＣＣ
Ｃセルフテストを行う。このＣＣＣＣＣＣルフテスト、
Ｌ−ＮＥＴに所定のデータを送出して自ら受信し、受信
したデータが送信されたデータと同じであることを確認
することで行う。なお、ＣＣＣセルフテストを行うにつ
いては、セルフテストの時間が重ならないように各ＣＣ
Ｃに対して時間か割り当てられている。

つまり、Ｌ−ＮＥＴにおいては、ｓｙｓリモート７１、
ＭＣＢリモート７５等の各ノードはデータを送信したい
ときに送信し、もしデータの衝突が生じていれば所定時
間経過後に再送信を行うというコンテンション方式を採
用しているので、ＳＹＳリモート７１がＣＣＣセルフテ
スｌ−を行っているとき、他のノードがＬ−ＮＥＴを採
用しているとデータの衝突か生してしまい、セルフテス
トが行えないからである。従って、ＳＹＳリモート７１
がＣＣＣセルフテストを開始するときには、ＭＣＢリモ
ート７５のＬＮＥＴテストは終了している。この期間の
Ｄ　Ｌ　ＹはＳＹＳのエティットデータパステスト（Ｅ
ＤＩＴ　ＤへＴＡ　Ｂｕｓ　ＴＥＳＴ）が終了するのを
待っている。この間（Ｔ１）に行われる通信テストは、
９６００ｂ　ｐ　ｓのシリアル通信網のテストであり、
所定のシーケンスで所定のデータの送受信が行われる。

当該通信テストが終了すると、例えばＴ３経過後にｓｙ
ｓリモート７１とＭＣ’Ｂリモート７５の間てＬ−ＮＥ
Ｔの通信テストを行う。即ち、ＭＣＢリモート７１に対
してセルフテストの結果を要求し、ＳＹＳリモート７１
は当該要求に応じてこれまで行ってきたテストの結果を
セルフテストとしてＭＣＢリモーＩ〜７５に発行する。

ＭＣＢリモート７５は、セルフテストリザルトを受は取
るとトークンパスをＳＹＳリモート７１に発行する。ト
ークンパスはＵ■マスター権をやり取りする札であり、
トークンパスがＳＹＳリモート７１に渡されることで、
ＵＩマスター権はＭＣＢリモート７５からＳＹＳリモー
ト７１に移るごとになる。ここまでがパワーオンシーケ
ンスで、このパーオンシーケンスの期間中、Ｕ１リモー
１〜７０は「しばらくお待ち下さい」等の表示を行うと
共に、コアテスト、通信テスト等、各種のテストを行う
。

上記のパワーオンシーケンスの内、セルフテストリザル
トの要求に対して返答されない、訣なはセルフテストリ
ザルトに異常がある場合には、ＭＣＢリモート７５はマ
シンをデッドとし、ＵＩコントロール権を発動してＵＩ
リモート７０を制御し、異常が生している旨の表示を行
う。これがマシンデッドのステー１・である。

第６図はパワーオンシーケンスの状態遷移と遷移条件を
表しており、この条件とは第５図（ａ）に示ず■〜■の
開所を通過させるものである。例えば、ＭＣＢがＳＹＳ
リセットをリリースすると、パワーオンシーケンスの状
態はＡからＢに遷移する。先ず８２５４カウンタ１に１
０秒タイマ設定し、システムのパワーオンセルフテスト
を行った後に８２５４カウンタ１の１０秒カウント割込
による１０秒経過が判断される。ここで、本例ではパワ
ーオンセルフテスト終了までの所要時間が最大８９００
ｍ　ｓ　、割込テス（・終了までが１０００ｍ　ｓと規
定されているので、１０００ｍ　ｓが経過してもＢから
Ｃに遷移しない場合には８２５４および８２５９が故障
していると判断する。同様にＣからり、ＤからＥにパワ
ーオンシーケンスが遷移しない場合も８２５４．８２５
９か不良である。

第７図はＳＹＳ系ＰＷＢのパワーオンシーケンスにおけ
るＲＡＭモニタ表示をチャートに示したものである。第
５図（１））はパワーオンシーケンスとＲＡ　Ｍモニタ
表示の一部か示されている。

図において、８６ＨＭＩと８６　ＲＥＳ　Ｅ　Ｔの二つ
の信号によりＳＹＳ系のパワーオンかりセットされると
、パワーオンシーケンスが開始される。

先ず、割り込み要因に対応じて割込ベクタを設定する（
ステップ］００）。ＲＡＭモニタには、ｓｙｓ系のリセ
ットから周辺ＬＳＩのうち８２５５のイニシャライス終
了までの間、ｒ　Ｆ　Ｆｊか表示される。次いでＲＡＭ
モニタに表示させるための処理を行う８２５５のイニシ
ャライスし、正常であれは［００」か表示される（ステ
ップ１０１．）、続いて割り込みを対処する８２５９を
イニシャライスし、正常であれは「０］」か表示される
（ステ・ンプ１０２）。同様にタイマカウントを処理す
る８２５４をイニシャライスしてメモリのテス１〜に移
る。

上ａ己メモリテス１〜（、こおいて、８２５９のテスト
はＳＹＳ系ｐ　Ｗ　Ｂ外て発生する割り込み要因に対応
した割り込みか発生ずるかをチエツクする。この割り込
みテストとしてはスキャン終了および開始割り込み、イ
メージ読み込み開始および終了割り込みの４つかある。

ここでは、ＳＹＳ系ＰＷＢ内部の割り込みナス１〜回路
を使用し、割り込み要因に対応した割り込みか開始〜終
了までの所定時間以下で発生するかをチエツクする。

また８２５４のテストはタイマカウント１尺能か正しく
動作するかをチエツクするもので、８２５４内部で作っ
ているＴｌ、Ｔ２およびＴ３の各時間に対応したモニタ
表示２５　Ｈ、３３Ｈおよび４２Ｈで止まるかをチエツ
クする。尚、「Ｉ（」はＨＥＸコー１〜である。

例えは、８２５９か故障している場合、アクセスしても
ＡＣＫか返ってこないので、モニタ表示は「０１」で止
まる。

また８２５４か故障している場合、タイフカ９フ１〜機
能か正しく動作しないのでモニタ表示は表示２５Ｈ，３
３Ｈ，４２Ｈのいずれかで止まる。

メモリテストは、ＲＯＭに格納されなソフトなとのデー
タをＲＯＭに呼び出す関係から始めにＲＯＭをテストす
る。第８図はＲＯＭテスＩ・、第９図はＲＡ　Ｍテスト
、第１０図Ｇｉ　Ｎ　Ｖ　ｌｖＩ　テスｌ−（７）　７
０−チャ−１・か示されている。

これらのメモリテス１〜はメモリか正しくアクセスてき
るかのＲＥＡＤ／ＷＲＩＴＥテストである。

このテスト結果は各メモリことのテストが終了後に良否
か表示される。

その後、通信およびヘッタ（１１ＥΔＤＥＲ）データの
初期設定を行い、ＣＣＣのセルフテス１〜を実施する。

ＣＣＣセルフテストはセルフデス１〜状態てＲＯＭ／Ｒ
ＡＭテスＩ・を行う。自己診断か正常の場合は、自動的
にＨＡ　Ｌ　Ｔ状態に遷移する。異常の場合はセルフデ
ス１〜状態のままである。

このテストの実行手順をエネイフルＦｊＦｏターンアラ
ウン１〜テス１〜で説明する。第１１図テスＩ〜フロー
か示されている。このテストではエネイフルＦＩＦＯタ
ーンアラン）・（クラス４コマンド〉を実行する。ＣＣ
Ｃステータスレジスタを読込みを１ｍｓ待つ。次いてＣ
ＣＣステータスレジスタを読込み、このテストか実行可
／不可をチエツクする。」１記テストを５００回繰り返
しても不可ならＦＩＦＯ故障と判断する。

このように、モニタ表示はパワーオンシーケンスの状態
遷移に応じて変ｆヒするため、現在のパワーオンシーケ
ンスか一見て杷握することかてきる。

モニタ表示と故障部位との関係では、大きく分けて第７
図に示すＡステージで周辺ＬＳＩ、Ｂステージてメモリ
、ＣステージてＣＣＣチップおよびＤステージで８２５
４の故障か判定できる。

本実施例によれは、パワーオンシーケンスにおいてモニ
タ表示か止まった所のコードから故障箇所および不良パ
ーツを見イ」け出ずことかできるため、この不良パーツ
を交換するごとにより次のテストを実施することかてき
る。従って、ＰＷＢの試作テストにおいて、致命的な欠
陥を容易に発見することかでき、その原因追及や対策か
迅速に対処することができる。

次に、本発明の他の実施例について説明する。

Ｌ−ＮＥＴ　（第５図参照）上にＳＹＳ系ＰＷＢのパワ
ーオンシーケンスの進み具合を確かめるステップデータ
を送出し、このステップデータに基づく通信データをモ
ニタする。第１３図はＬ−ＮＥＴ上に送出されるデータ
が所定時間３０Ｈ，４０Ｈ，５０Ｈ，５１Ｈ，・・・で
受信されるかの経過をＳＬＩＭでモニタするテスト例が
示されている。

図において、ＳＹＳリセットからエデイツトデータバス
テスト開始（パワーＯＮ〜３０Ｈ）までのＳＬＩＭデー
タ表示がなければ、ＴＩ　（１０ｓｅｃ）経過がないた
め８２５４は故障していると判断する。次いで３０　Ｈ
〜４０ＨのＳＬＩＭデータとしてｒ　２ＤＸＸ３０ＸＸ
〜２ＤＸＸ４０ＸＸ　Ｊの表示がなければ、Ｔ２（ｌｓ
ｅｃ）経過がないため、上記同様に８２５４は故障して
いると判断する。また１０ｍ５Ｌｏｏｐ開始準備開始か
ら１０　ｍ５Ｌｏｏｐ開始までのＳＬＩＭデータ表示が
なければ、リアルタイムに割り込み発生がないため、８
２５９は故障していると判断する。この確認方法として
は、ＳＬＩＭでパワーオンからのパワーオンシーケンス
ステップデータをトレースする。パワーオンシーケンス
ステップデータは全て６回っづ再送される。その理由と
して、ｓｙｓ系ＣＣＣは通常通信中ニ５ＯＵＲＣＥ　Ｉ
Ｄ＝ＳＹＳ、ＤＥＳＴＮＡＴＩＯＮ　ＩＤ＝ＳＹＳのデ
ータを受信すると、正しくないデータと判断してＡＣＫ
を出さないなめである。

〔発明の効果〕

上述のとおり、本発明によれば、ＲＡＭモニタのコード
表示によって不良パーツが一目で判るため、試作時には
この不良パーツの交換で対応が可能となる。また、モニ
タはＰＷＢに設けられたＲＡＭモニタ用コネクタに接続
するだけでパワーオンシーケンスのテストができるため
、ＰＷＢの故障とその部品の特定が簡単にでき、その結
果、故障原因の追及、対策が容易となり、開発工数を減
少させることかできる。

【図面の簡単な説明】

第１図はモニタ装置のメモリデイスプレィ基板の表示部
とアドレス指定部の構成図、第２図はＳＹＳ系ＰＷＢの
ＩＣとＲＡＭモニタ用コネクタの配置図、第３図はパワ
ーオンシーケンスの状態とその表示の関係を説明する図
、第４図はハードウェアアーキテクチャ−を示す図、第
５図（ａ）はパワーオンステートからスタンドバイステ
ートまでのシーケンスを説明する図、第５図（ｂ）は第
５図（ａ）中のパワーオンシーケンスとモニタ表示の一
部を説明する図、第６図はシステムモニタのパワーオン
シーケンスの状態遷移とその条件を説明する図、第７図
はパワーオンシーケンスと表示の関係を説明する図、第
８図はＲＯＭテストのフローチャート図、第９図はＲＡ
Ｍテストのフローチャート図、第１０図はＮＶＭテスト
のフローチャート図、第１１図はＣＣＣセルフテストの
一例を示すフローチャート図、第１２図はパワーオンシ
ーケンスの状態とＳＬＩＭテータテーの関係を示す図で
ある。 出願人　富士ゼロックス株式会社

Claims (2)

【特許請求の範囲】
1. （１）記録装置に搭載されたＣＰＵシステムの立上げ時
   におけるパワーオンシーケンスの進行を各チップごとに
   確認するモニタ装置であって、各チップごとに対応させ
   た特定コードを有し、該特定コードを前記パワーオンシ
   ーケンスの進行に応じて順次表示する手段を備え、前記
   表示手段はチップが正常であるときに当該チップのコー
   ドを表示し、一方異常であるときに当該チップのコード
   を表示せず、それ以後の表示動作を止めるように構成さ
   れた記録装置のパワーオンシーケンスモニタ装置。
2. （２）記録装置に搭載されたＣＰＵシステムの通信バス
   上にパワーオンシーケンスの進行を確かめるステップデ
   ータを送出し、該ステップデータに基づく通信データか
   らチップの故障を判定し、パワーオンシーケンスの進行
   を確認する方法。