JPH04101515A - Control circuit for voltage control oscillator - Google Patents
Control circuit for voltage control oscillatorInfo
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Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
Description
【発明の詳細な説明】
（概要〕
局部発振器用周波数シンセサイザ等の出力周波数が切替
えられる電圧制御発振器の制御回路に関し、
出力周波数の高速切替えを可能とすることを目的とし、
電圧制御発振器の出力信号を分周する可変分周器と、該
可変分周器の分周出力信号と基準信号との位相を比較す
る位相比較器と、該位相比較器の位相比較出力信号を前
記電圧制御発振器の制御電圧とする為のループフィルタ
と、前記可変分周器の分周比を制御する制御部とを備え
た電圧制御発振器の制御回路に於いて、前記制御部から
の出力周波数切替時の制御電圧データをアナログ電圧に
変換するＤＡ変換器と、該ＤＡ変換器の出力アナログ電
圧に基準電圧を加減算して、前記ループフィルタのコン
デンサに加える演算回路とを設けて構成した。[Detailed Description of the Invention] (Summary) The present invention relates to a control circuit for a voltage controlled oscillator in which the output frequency of a local oscillator frequency synthesizer or the like is switched.The purpose of this invention is to enable high-speed switching of the output frequency. a variable frequency divider that divides the frequency of the variable frequency divider, a phase comparator that compares the phase of the divided output signal of the variable frequency divider with a reference signal, and a phase comparison output signal of the phase comparator that controls the voltage controlled oscillator. In a control circuit for a voltage controlled oscillator that includes a loop filter for converting the voltage into a voltage, and a control section that controls the division ratio of the variable frequency divider, control voltage data from the control section when switching the output frequency is provided. The present invention is constructed by providing a DA converter that converts the output analog voltage into an analog voltage, and an arithmetic circuit that adds or subtracts a reference voltage to the output analog voltage of the DA converter and adds the result to the capacitor of the loop filter.
〔産業上の利用分野］
本発明は、周波数シンセサイザ等に用いられる電圧制御
発振器の制御回路に関するものである。[Industrial Field of Application] The present invention relates to a control circuit for a voltage controlled oscillator used in a frequency synthesizer or the like.
自動車電話や携帯電話等の移動無線装置に於いては、指
定チャネルに切替えて通話を行う構成が一般的であり、
その為に、周波数シンセサイザにより局部発振器を構成
して、チャネルの切替えを容易にしている。この周波数
シンセサイザは、電圧制御発振器の出力周波数を用いる
ものであり、この電圧制御発振器の出力周波数の切替え
を高速且つ安定に行うことが要望されている。Mobile radio devices such as car phones and mobile phones are generally configured to switch to a designated channel to make a call.
For this purpose, a local oscillator is configured using a frequency synthesizer to facilitate channel switching. This frequency synthesizer uses the output frequency of a voltage controlled oscillator, and it is desired to switch the output frequency of the voltage controlled oscillator quickly and stably.
〔従来の技術］
第６図は従来例のブロック図であり、本出願人によって
先に提案された位相同期式周波数シンセサイザの一例を
示し、６１は電圧制御発振器（■Ｃｏ’）、６２は可変
分周回路、６３は位相比較器、６４はループフィルタ、
６５は制御部、６６はＤＡ変換器（Ｄ／Ａ） 、６７は
基準発振器、６８゜７７．７８は分周器（１／Ｍ、１／
Ａ、１／Ｎ）、６９はスイッチ回路、７０．７１はトラ
ンジスタ等のスイッチ素子、７３．７４は抵抗、７５は
コンデンサ、７６はプリスケーラ（１／Ｐ）である。[Prior Art] FIG. 6 is a block diagram of a conventional example, showing an example of a phase-locked frequency synthesizer previously proposed by the applicant, in which 61 is a voltage controlled oscillator (■Co'), 62 is a variable A frequency dividing circuit, 63 a phase comparator, 64 a loop filter,
65 is a control unit, 66 is a DA converter (D/A), 67 is a reference oscillator, and 68°77.78 is a frequency divider (1/M, 1/
A, 1/N), 69 is a switch circuit, 70.71 is a switch element such as a transistor, 73.74 is a resistor, 75 is a capacitor, and 76 is a prescaler (1/P).
電圧制御発振器６１の出力信号は、可変分周回路６２に
より分周されて位相比較器６３に加えられ、又基準発振
器６７の出力信号は、分周器６８により分周されて位相
比較器６３に加えられ、位相差に対応した位相比較出力
信号は、スイッチ回路６９を介して抵抗７３．７４とコ
ンデンサ７５とからなるループフィルタ６４に加えられ
、ループフィルタ６４から電圧制御発振器６１に制御電
圧が加えられ、位相比較器６３に加えられる信号間の位
相差が零或いは所定の値となるように、電圧制御発振器
６１の出力周波数が制御される。The output signal of the voltage controlled oscillator 61 is frequency-divided by a variable frequency divider circuit 62 and applied to a phase comparator 63, and the output signal of the reference oscillator 67 is frequency-divided by a frequency divider 68 and applied to a phase comparator 63. A phase comparison output signal corresponding to the phase difference is applied to a loop filter 64 consisting of a resistor 73, 74 and a capacitor 75 via a switch circuit 69, and a control voltage is applied from the loop filter 64 to the voltage controlled oscillator 61. The output frequency of the voltage controlled oscillator 61 is controlled so that the phase difference between the signals applied to the phase comparator 63 becomes zero or a predetermined value.
従って、制御部６５により、分周器６８と分周器７７．
７８との何れか一方又は両方の分周比を制御することに
より、電圧制御発振器６１の出力周波数を制御すること
ができる。又制御部６５からの制御電圧データをＤＡ変
換器６６によりアナログ電圧に変換し、スイッチ回路６
９のスイッチ素子７１をオンとして、ループフィルタ６
４のコンデンサ７５に加えることにより、電圧制御発振
器６１の制御電圧を強制的に変化させることができるか
ら、出力周波数の切替えを高速化することができる。Therefore, the control unit 65 controls the frequency divider 68 and the frequency divider 77 .
The output frequency of the voltage controlled oscillator 61 can be controlled by controlling the frequency division ratio of either or both of the voltage controlled oscillator 78 and the voltage controlled oscillator 61. Further, the control voltage data from the control section 65 is converted into an analog voltage by the DA converter 66, and the switch circuit 6
By turning on the switch element 71 of 9, the loop filter 6
By adding the voltage to the capacitor 75 of No. 4, the control voltage of the voltage controlled oscillator 61 can be forcibly changed, so that the output frequency can be switched at high speed.
可変分周回路６２の分周比１／Ｄは、プリスケーラ７６
の分周比を１／Ｐ、分周器７７．７Ｂの分周比をそれぞ
れ１／Ａ、１／Ｎとすると、１／Ｄ＝ （１／Ｎ）Ｘ
（１／Ｐ）＋ （１／Ａ）となり、分周器６８からの信
号周波数のＤ倍の周波数の信号が電圧制御発振器６１か
ら出力されることになる。従って、分周器７７．７８の
分周比を切替えることにより、出力信号周波数を切替え
ることができる。The frequency division ratio 1/D of the variable frequency divider circuit 62 is determined by the prescaler 76.
If the frequency division ratio of is 1/P, and the frequency division ratio of frequency divider 77.7B is 1/A and 1/N, respectively, then 1/D = (1/N)X
(1/P)+(1/A), and a signal with a frequency D times the signal frequency from the frequency divider 68 is output from the voltage controlled oscillator 61. Therefore, by changing the frequency division ratio of the frequency dividers 77 and 78, the output signal frequency can be changed.
又位相比較器６３の感度をＫｏ、電圧制御発振器６１の
感度をＫｖとした時に、電圧制御発振器６１、可変分周
回路６２２位相比較器６３．ループフィルタ６４のルー
プのゲインＫｔは、ＫＬ ＝ （Ｋｖ −ＫＤ ）
／ Ｄ −（２）となる。即ち、Ｄの値を
大きくすると、ループゲインＫＬが小さくなる。Further, when the sensitivity of the phase comparator 63 is Ko and the sensitivity of the voltage controlled oscillator 61 is Kv, the voltage controlled oscillator 61, the variable frequency divider circuit 622, the phase comparator 63. The loop gain Kt of the loop filter 64 is KL = (Kv - KD)
/ D - (2). That is, as the value of D increases, the loop gain KL decreases.
又自動車電話等の移動無線システムに於いては、使用周
波数帯域が高くなる傾向にあり、それに伴って、（１）
弐のＤの値を大きくすることになる。その場合には、（
２）式から判るように、ループゲインＫＬが小さくなり
、周波数切替え時の位相引込みに要する時間が長くなる
。Furthermore, in mobile radio systems such as car telephones, the frequency bands used tend to be higher, and as a result, (1)
This will increase the value of D of 2. In that case, (
As can be seen from equation 2), the loop gain KL becomes smaller and the time required for phase pull-in during frequency switching becomes longer.
そこで、制御部６５から制御電圧データをＤＡ変換器６
６に加えると共に、スイッチ回路６９のスイッチ素子７
０をオフ、スイッチ素子７１をオンとして、ループフィ
ルタ６４のコンデンサ７５に、ＤＡ変換器６６により変
換された制御電圧を加えて、電圧制御発振器６１の出力
周波数の切替えを高速化することが提案されている。Therefore, the control voltage data is transmitted from the control section 65 to the DA converter 6.
In addition to 6, the switch element 7 of the switch circuit 69
It has been proposed to speed up switching of the output frequency of the voltage controlled oscillator 61 by applying the control voltage converted by the DA converter 66 to the capacitor 75 of the loop filter 64 with the switch element 71 turned on and the switch element 71 turned on. ing.
又第７図に示すように、抵抗８１〜８３と演算増幅器８
０とからなる加算回路により、ループフィルタ６４から
の制御電圧と、ＤＡ変換器６６からの制？１１電圧とを
加算して、電圧制御発振器６１の制御電圧とすることに
より、周波数切替えの高速化を図る構成が提案されてい
る。Further, as shown in FIG. 7, the resistors 81 to 83 and the operational amplifier 8
0, the control voltage from the loop filter 64 and the control voltage from the DA converter 66 are combined. A configuration has been proposed in which the control voltage of the voltage controlled oscillator 61 is obtained by adding the 11 voltages to the control voltage of the voltage controlled oscillator 61, thereby increasing the speed of frequency switching.
又第６図に於ける分周器６８，７７．７８の切替え制御
を、複数段階にわたって行うことにより、周波数切替え
の高速化を図る構成が提案されている。第８図はその一
例を示し、８００ＭＨｚ以下の出力周波数から８００．
０８１２５ＭＨｚ（７）出力周波数に切替える場合、基
準発振器６７の発振周波数を８ＭＨｚとした時に、第６
図に於ける分周器６８，７７．７８の分周比を制御部６
５がら制御し、それぞれＭ、Ａ、Ｈの値を時間の経過と
共に第１表のように切替えた場合の出力周波数の変化を
示すものである。Furthermore, a configuration has been proposed in which switching control of the frequency dividers 68, 77, and 78 shown in FIG. 6 is performed in multiple stages to speed up frequency switching. FIG. 8 shows an example of this, and shows an output frequency of 800 MHz or less.
When switching to 08125MHz (7) output frequency, when the oscillation frequency of the reference oscillator 67 is 8MHz, the 6th
The frequency division ratio of the frequency dividers 68, 77 and 78 in the figure is controlled by the control unit 6.
Table 1 shows changes in the output frequency when the values of M, A, and H are changed over time as shown in Table 1.
第 １ 表
なお、プリスケーラ７６のＰの値は１２８一定としてお
り、又Ｆｒは分周器６８からの出力周波数（ＫＨｚ）、
Ｆｏｕｔは電圧制御発振器６１の出力周波数（ＭＨｚ）
を示す。Table 1 Note that the value of P of the prescaler 76 is constant 128, and Fr is the output frequency (KHz) from the frequency divider 68;
Fout is the output frequency (MHz) of the voltage controlled oscillator 61
shows.
第１段階では、所定の周波数より高Ｊ、コ周波数の８０
０’、ＩＭＨｚとなるように分周比が設定され、分周器
６日の出力周波数Ｆｒは１００Ｋ−Ｈｚとなり、その時
にＤの値が小さいので、ループゲインＫＬを大きくする
ことができる。従って、出力周波数Ｆｏｕｔは８００．
１ＭＨｚに象、速に近づくことになる。In the first stage, 80% of the frequency is higher than the predetermined frequency.
The frequency division ratio is set to be 0', IMHz, and the output frequency Fr of the frequency divider 6th is 100K-Hz, and since the value of D is small at that time, the loop gain KL can be increased. Therefore, the output frequency Fout is 800.
The frequency will approach 1MHz very quickly.
次の第２段階では、所定の周波数より低い周波数の８０
０．０６４ＭＨｚとなるように分周比が設定され、出力
周波数Ｆｏｕｔはオーバーシュート状態から元に戻るよ
うに制御されることになり、次の第３段階では、アンダ
ーシュートした状態から所定の周波数となるように分周
比が設定され、第４段階では再び所定の周波数より低い
周波数の８００．０７５ＭＨｚとなるように分周比が設
定され、第５段階では所定の周波数より高い周波数の８
００．０８７５ＭＨｚとなるように分周比が設定され、
第６段階で所定の周波数となるように分周比が設定され
る。In the next second stage, 80
The frequency division ratio is set to 0.064MHz, and the output frequency Fout is controlled so as to return from the overshoot state.In the next third stage, the output frequency Fout is controlled to return from the undershoot state to the predetermined frequency. In the fourth step, the frequency division ratio is set again to 800.075MHz, which is a frequency lower than the predetermined frequency, and in the fifth step, the frequency division ratio is set to 800.075MHz, which is a frequency higher than the predetermined frequency.
The frequency division ratio is set to 00.0875MHz,
In the sixth step, the frequency division ratio is set to a predetermined frequency.
この第６段階では、Ｄの値が大きくなって、ループゲイ
ンＫＬが小さくなるが、既に所定の周波数の８００．０
８１２５ＭＨｚに近づいているから、位相引込みが高速
に行われる。In this sixth stage, the value of D increases and the loop gain KL decreases, but it is already 800.0 at the predetermined frequency.
Since the frequency is close to 8125 MHz, phase pull-in occurs at high speed.
実際の電圧制御発振器６１の出力周波数は、第８図の段
階的な変化に遅れて追従するから、第１段階のみで所望
の出力周波数となるように分周比を設定した場合に比較
して、所望の出力周波数の８００．０８１２５ＭＨｚに
高速に位相引込みを行わせることができる。又高い出力
周波数から低い出力周波数に切替える場合は、前述の場
合と反対に、第１段階に於いては、切替えるべき出力周
波数に比較して低い出力周波数となるように、分周比を
設定すれば良いことになり、以下第６段階まで前述の場
合と反対に分周比を設定することになる。The actual output frequency of the voltage controlled oscillator 61 follows the stepwise changes shown in FIG. , it is possible to perform phase pull-in at a high speed to a desired output frequency of 800.08125 MHz. Also, when switching from a high output frequency to a low output frequency, contrary to the above case, in the first stage, the frequency division ratio should be set so that the output frequency is lower than the output frequency to be switched. Therefore, the frequency division ratio is set in the opposite manner to the above case up to the sixth stage.
〔発明が解決しようとする課題］
第７図に示す構成に於いては、出力周波数切替時に、電
圧制御発振器６１の制御電圧を、ＤＡ変換器６６から加
算回路を介して加えるものであり、このＤＡ変換器６６
に於ける雑音が直接的に電圧制御発振器６１の制御電圧
として加えられるから、高速切替えが可能であっても、
Ｃ／Ｎ、Ｓ／Ｎを劣化させる原因となり、又ＤＡ変換器
６６には常時動作電力を供給してその出力インピーダン
スを大きくしておく必要があり、消費電力が大きくなる
欠点があった。[Problems to be Solved by the Invention] In the configuration shown in FIG. 7, the control voltage of the voltage controlled oscillator 61 is applied from the DA converter 66 via the adder circuit when switching the output frequency. DA converter 66
Since the noise in
This causes deterioration of C/N and S/N, and it is necessary to constantly supply operating power to the DA converter 66 to increase its output impedance, which has the disadvantage of increasing power consumption.
又第６図に示す構成に於いては、出力周波数切替時に、
電圧制御発振器６１の制御電圧を、ＤＡ変換器６６から
ループフィルタ６４のコンデンサ７５に充電することに
より形成するもので、ＤＡ変換器６６に於ける雑音が直
接的に電圧制御発振器６１に加えられることはなくなり
、又スイッチ回路６９のスイッチ回路７１により、ＤＡ
変換器６６とループフィルタ６４とを切り離すことがで
きるから、出力周波数切替時以外は、ＤＡ変換器６６に
動作電力を供給しないことにより、低消費電力化を図る
こともできる。In addition, in the configuration shown in Fig. 6, when switching the output frequency,
The control voltage of the voltage controlled oscillator 61 is generated by charging the capacitor 75 of the loop filter 64 from the DA converter 66, and the noise in the DA converter 66 is directly applied to the voltage controlled oscillator 61. The switch circuit 71 of the switch circuit 69 causes the DA
Since the converter 66 and the loop filter 64 can be separated, power consumption can be reduced by not supplying operating power to the DA converter 66 except when switching the output frequency.
しかし、ＤＡ変換器６６の出力アナログ電圧範囲が、電
圧制御発振器６１の出力周波数を制御する制御電圧範囲
と異なることから、所望の制御電圧を電圧制御発振器６
１に加えることが困難である欠点があり、従って、出力
周波数の切替えを充分に高速化することが困難であった
。However, since the output analog voltage range of the DA converter 66 is different from the control voltage range that controls the output frequency of the voltage controlled oscillator 61, the desired control voltage cannot be applied to the voltage controlled oscillator 61.
1, and therefore it has been difficult to sufficiently speed up the switching of the output frequency.
本発明は、出力周波数の高速切替えを可能とすることを
目的とするものである。An object of the present invention is to enable high-speed switching of output frequencies.
本発明の電圧制御発振器の制御回路は、周波数切替時に
、ＤＡ変換器により変換されたアナログ電圧を演算回路
を介して所望の制御電圧とするものであり、第１図を参
照して説明する。A control circuit for a voltage controlled oscillator according to the present invention converts an analog voltage converted by a DA converter into a desired control voltage via an arithmetic circuit during frequency switching, and will be described with reference to FIG.
第１の発明は、電圧制御発振器（ＶＣＯ）１の出力信号
を分周する可変分周器２と、この可変分周器２の分周出
力信号と基準発振器等からの基準信号との位相を比較す
る位相比較器３と、この位相比較器３の位相比較出力信
号を電圧制御発振器１の制御電圧とする為のループフィ
ルタ４と、可変分周器２の分周比を制御する制御部５と
を備えた電圧制御発振器の制御回路に於いて、制御部５
からの出力周波数切替時の制御電圧データをアナログ電
圧に変換するＤＡ変換器（Ｄ／Ａ）、６と、このＤＡ変
換器６の出力アナログ電圧に基準電圧を加減算して、ル
ープフィルタ４のコンデンサ７に加える演算回路８とを
設けたものである。The first invention includes a variable frequency divider 2 that divides the output signal of a voltage controlled oscillator (VCO) 1, and a phase difference between the frequency-divided output signal of the variable frequency divider 2 and a reference signal from a reference oscillator or the like. A phase comparator 3 for comparison, a loop filter 4 for using the phase comparison output signal of the phase comparator 3 as a control voltage for the voltage controlled oscillator 1, and a control unit 5 for controlling the frequency division ratio of the variable frequency divider 2. In the control circuit of the voltage controlled oscillator, the control section 5
A DA converter (D/A) 6 that converts the control voltage data at the time of output frequency switching from the DA converter 6 to an analog voltage, and a reference voltage is added or subtracted from the output analog voltage of the DA converter 6, and the capacitor of the loop filter 4 is 7 and an arithmetic circuit 8 are provided.
又第２の発明は、電圧制御発振器１の出力周波数切替時
に、制御部５の制御により、位相比較器２の入力信号を
一時的に遮断する第１のスイッチ回路と、演算回路８の
出力アナログ電圧をループフィルタ４のコンデンサ７に
加える第２のスイッチ回路９とを設けたものである。The second invention also includes a first switch circuit that temporarily cuts off the input signal of the phase comparator 2 under the control of the control section 5 when switching the output frequency of the voltage controlled oscillator 1, and a first switch circuit that temporarily cuts off the input signal of the phase comparator 2, and A second switch circuit 9 for applying voltage to the capacitor 7 of the loop filter 4 is provided.
又第３の発明は、電圧制御発振器１の出力周波数切替時
に、制御部５の制御により、可変分周器２と、基準信号
を分周する可変分周器との分周比を複数段階にわたって
切替えると共に、第１段階に於いて第１のスイッチ回路
をオフ、第２のスイッチ回路９をオンとして、演算回路
８の出力アナログ電圧をループフィルタ４のコンデンサ
７に加える構成としたものである。Further, the third invention is such that when switching the output frequency of the voltage controlled oscillator 1, the frequency division ratio of the variable frequency divider 2 and the variable frequency divider that divides the reference signal is set in multiple stages under the control of the control unit 5. At the same time, in the first stage, the first switch circuit is turned off, the second switch circuit 9 is turned on, and the output analog voltage of the arithmetic circuit 8 is applied to the capacitor 7 of the loop filter 4.
〔作用］
第１の発明に於いて、演算回路８は、ＤＡ変換器６の出
力アナログ電圧を所望の制御電圧となるように、基準電
圧と減算又は加算を行うアナログ演算回路であり、電圧
制御発振器１の出力周波数切替え時に、ＤＡ変換器６の
出力アナログ電圧を、所望のレベルの制御電圧としてル
ープフィルタ４のコンデンサ７に加えることが−できる
から、安定に且つ高速に出力周波数の切替えが可能とな
る。[Function] In the first invention, the arithmetic circuit 8 is an analog arithmetic circuit that subtracts or adds the output analog voltage of the DA converter 6 to a reference voltage so that it becomes a desired control voltage, and performs voltage control. When switching the output frequency of the oscillator 1, the output analog voltage of the DA converter 6 can be applied to the capacitor 7 of the loop filter 4 as a control voltage at a desired level, so the output frequency can be switched stably and at high speed. becomes.
第２の発明に於いては、出力周波数切替時に、位相比較
器３の比較動作を停止させ、第２のスイッチ回路９を一
時的にオンとして、ループフィルタ４のコンデンサ７に
、演算回路８の出力アナログ電圧を加え、このコンデン
サ７の充電電圧を電圧制御発振器ｌの制御電圧として、
電圧制御発振器１の出力周波数を所望の周波数とし、そ
の後は第１のスイッチ回路をオン、第２のスイッチ回路
９はオフとして、通常の位相同期ループを形成するもの
である。In the second invention, when switching the output frequency, the comparison operation of the phase comparator 3 is stopped, the second switch circuit 9 is temporarily turned on, and the capacitor 7 of the loop filter 4 is connected to the arithmetic circuit 8. Adding the output analog voltage, the charging voltage of this capacitor 7 is used as the control voltage of the voltage controlled oscillator l,
The output frequency of the voltage controlled oscillator 1 is set to a desired frequency, and then the first switch circuit is turned on and the second switch circuit 9 is turned off to form a normal phase-locked loop.
第３の発明に於いては、出力周波数切替時に、第８図に
ついて説明したように、可変分周器２の分周比と、基準
信号を分周する可変分周器の分周比とを、複数段階にわ
たって切替えるものであり、更に、第１段階に於いて、
ループフィルタ４のコンデンサ７に、ＤＡ変換器６から
演算回路８を介して出力アナログ電圧を加え、そのコン
デンサ７の充電電圧を電圧制御発振器１０制御電圧とし
て、出力周波数の高速切替えを行わせるものである。In the third invention, when switching the output frequency, as explained with reference to FIG. 8, the frequency division ratio of the variable frequency divider 2 and the frequency division ratio of the variable frequency divider for dividing the reference signal are , which switches over multiple stages, and furthermore, in the first stage,
An output analog voltage is applied from the DA converter 6 to the capacitor 7 of the loop filter 4 via the arithmetic circuit 8, and the charging voltage of the capacitor 7 is used as the control voltage for the voltage controlled oscillator 10 to perform high-speed switching of the output frequency. be.
〔実施例］
以下図面を参照して本発明の実施例について詳細に説明
する。[Examples] Examples of the present invention will be described in detail below with reference to the drawings.
第２図は本発明の実施例のブロック図であり、１１は電
圧制御発振器（ＶＣＯ）、１２は可変分周回路、１３は
位相比較器、１４はループフィルタ、１５は制御部、１
６はＤＡ変換器（Ｄ／Ａ）、１７は基準発振器、１８は
基準信号を分周する分周器（１／Ｍ）、１９．２０は第
１のスイッチ回路、２１は第２のスイッチ回路、２２は
演算回路の一例の減算器、２３．２４は抵抗、２５はコ
ンデンサ、２６はプリスケーラ、２７．２８は分周器（
１／Ａ、、１／Ｎ）である。FIG. 2 is a block diagram of an embodiment of the present invention, in which 11 is a voltage controlled oscillator (VCO), 12 is a variable frequency divider circuit, 13 is a phase comparator, 14 is a loop filter, 15 is a control section, 1
6 is a DA converter (D/A), 17 is a reference oscillator, 18 is a frequency divider (1/M) that divides the reference signal, 19.20 is a first switch circuit, and 21 is a second switch circuit. , 22 is a subtracter which is an example of an arithmetic circuit, 23.24 is a resistor, 25 is a capacitor, 26 is a prescaler, and 27.28 is a frequency divider (
1/A, 1/N).
基準発振器１７からの基準信号を分周器１８により分周
した信号と、可変分周回路１２により分周した信号とが
位相比較器１３により位相比較され、位相比較出力信号
がループフィルタ１４を介して電圧制御発振器１１の制
御電圧となり、基準発振器１７の出力周波数と、分周器
１８の分周比１／Ｍと、可変分周回路１２の分周比とに
従った出力周波数となる。A signal obtained by dividing the reference signal from the reference oscillator 17 by the frequency divider 18 and a signal obtained by dividing the frequency by the variable frequency dividing circuit 12 are compared in phase by the phase comparator 13, and the phase comparison output signal is passed through the loop filter 14. becomes the control voltage of the voltage controlled oscillator 11, and becomes an output frequency according to the output frequency of the reference oscillator 17, the frequency division ratio 1/M of the frequency divider 18, and the frequency division ratio of the variable frequency division circuit 12.
又出力周波数の切替えを行う時は、制御部１５の制御に
より、第１のスイッチ回路１９．２０をオフ、第２のス
イッチ回路２１をオンとし、且つ制御電圧データをＤＡ
変換器１６に加えて、出力アナログ電圧を減算器２２に
より所望の制御電圧となるようにして、ループフィルタ
１４のコンデンサ２５に加えるもので、電圧制御発振器
１１はコンデンサ２５の端子電圧を制御電圧として動作
するもので、この制御電圧に従って高速に所望の出力周
波数に切替えられる。When switching the output frequency, the control section 15 turns off the first switch circuit 19, 20, turns on the second switch circuit 21, and transfers the control voltage data to the DA.
In addition to the converter 16, the output analog voltage is converted to a desired control voltage by a subtracter 22 and applied to the capacitor 25 of the loop filter 14, and the voltage controlled oscillator 11 converts the terminal voltage of the capacitor 25 into a control voltage. The output frequency can be quickly switched to a desired output frequency according to this control voltage.
又分周器１８の分周比と、可変分周回路１２の分周比と
を、第８図について説明したように、複数段階にわたっ
て切替えると共に、第１段階に於いて、第１のスイッチ
回路１９．２０をオフ、第２のスイッチ回路２１をオン
として、ループフィルタ１４のコンデンサ２５に、減算
器２２により所定の値としたアナログ電圧を加えて、電
圧制御発振器１１の制御電圧とすることによって、高速
に所望の出力周波数に切替えることができる。Further, the frequency division ratio of the frequency divider 18 and the frequency division ratio of the variable frequency division circuit 12 are switched over multiple stages as explained with reference to FIG. 19.20 is turned off, the second switch circuit 21 is turned on, and an analog voltage set to a predetermined value by the subtracter 22 is applied to the capacitor 25 of the loop filter 14, thereby making it the control voltage of the voltage controlled oscillator 11. , the desired output frequency can be switched quickly.
第３図は本発明の実施例の動作説明図であり、（ａ）は
制御部１５から出力される分周データ、（ｂ）は分周デ
ータを設定する設定信号、（Ｃ）は制御電圧データ、（
ｄ）は第１のスイッチ回路１９．２０の制御信号、（ｅ
）は第２のスイッチ回路２１の制御信号、げ）はＤＡ変
換器１６の出力アナログ電圧、（匂は電圧制御発振器１
１に加えられる制御電圧のそれぞれ一例を示す。FIG. 3 is an explanatory diagram of the operation of the embodiment of the present invention, in which (a) is frequency division data output from the control unit 15, (b) is a setting signal for setting the frequency division data, and (C) is a control voltage. data,(
d) is the control signal of the first switch circuit 19.20, (e
) is the control signal of the second switch circuit 21, g) is the output analog voltage of the DA converter 16, and (g) is the output analog voltage of the voltage controlled oscillator 1.
An example of each control voltage applied to 1 is shown.
出力周波数切替時の第１段階に於いて、分周データＤ１
が制御部１５から分周器１８と可変分周回路１２とに加
えられ、且つ（ｂ）に示す設定信号が加えられて、分周
器１８と可変分周回路１２とにそれぞれ分周データが設
定される。例えば、基準発振器１７の出力周波数が８Ｍ
Ｈｚで、第８図に示すように、８００．０８１２５ＭＨ
ｚの出力周波数に切替える場合、第１表に示すように、
Ｍ＝８０、Ｎ＝６２．Ａ＝６５．Ｐ＝１２８となり、出
力周波数は８００．１ＭＨｚに設定される。又制御部１
５から（Ｃ）に示すように制御電圧データＣＤがＤＡ変
換Ｗ１６に加えられ、その出力アナログ電圧は（ｆ）に
示すものとなる。In the first stage when switching the output frequency, the frequency division data D1
is applied from the control unit 15 to the frequency divider 18 and the variable frequency divider circuit 12, and the setting signal shown in (b) is applied, so that the frequency division data is applied to the frequency divider 18 and the variable frequency divider circuit 12, respectively. Set. For example, if the output frequency of the reference oscillator 17 is 8M
Hz, 800.08125MH as shown in Figure 8
When switching to the output frequency of z, as shown in Table 1,
M=80, N=62. A=65. P=128, and the output frequency is set to 800.1 MHz. Also, the control unit 1
5 to (C), the control voltage data CD is applied to the DA converter W16, and the output analog voltage is as shown in (f).
その時に、第１のスイッチ回路１９．２０は（ｄ）に示
す制御信号によりオフとなり、第２のスイッチ回路２１
は（ｅ）に示す制御信号によりオンとなるから、ＤＡ変
換器１６の出力アナログ電圧は、減算器２２により基準
電圧が減算されて、所望の制御電圧値となり、第２のス
イッチ回路２１を介してループフィルタ１４のコンデン
サ２５に加えられる、従って、電圧制御発振器１１の出
力周波数は、（劾に示すように、所望の出力周波数に象
、速に近づくことになる。そして、第２のスイッチ回路
２１はオフ、第１のスイッチ回路１９．２０はオンとな
るように制御され、通常の位相同期ループが形成される
。At that time, the first switch circuits 19 and 20 are turned off by the control signal shown in (d), and the second switch circuits 21 and 20 are turned off by the control signal shown in (d).
is turned on by the control signal shown in FIG. Therefore, the output frequency of the voltage controlled oscillator 11 approaches the desired output frequency (as shown in the figure). 21 is controlled to be off, and the first switch circuits 19 and 20 are controlled to be on, forming a normal phase-locked loop.
第２のスイッチ回路２１をオフとした後は、ＤＡ変換器
１６及び減算器２２に供給する動作電力を遮断すること
ができるから、消費電力の増大を防止できることになる
。After the second switch circuit 21 is turned off, the operating power supplied to the DA converter 16 and the subtracter 22 can be cut off, making it possible to prevent an increase in power consumption.
次に第２段階としての分周データＤ２が制御部１５から
分周器１８と可変分周回路１２とに加えられ、且つ（ｂ
）に示す設定信号が加えられて、分周器１８と可変分周
回路１２とに分周データＤ２が設定される。この分周デ
ータＤ２は、例えば、Ｍ−１２Ｂ、Ｎ＝９７．Ａ＝８５
．Ｐ＝１２８となり、出力周波数は８００．０６４ＭＨ
ｚに設定される。Next, frequency division data D2 as a second stage is applied from the control unit 15 to the frequency divider 18 and the variable frequency division circuit 12, and (b
) is added to set the frequency division data D2 in the frequency divider 18 and the variable frequency division circuit 12. This frequency division data D2 is, for example, M-12B, N=97. A=85
．． P=128 and the output frequency is 800.064MH
Set to z.
次に第３段階としての分周データＤ３が制御部１５から
分周器１８と可変分周回路１２とに加えられ、且つ（ｂ
）に示す設定信号が加えられて、分周器１８と可変分周
回路１２とに分周データＤ３が設定される。この分周デ
ータＤ３は、例えば、Ｍ＝２００．Ｎ＝１５６．Ａ＝３
４．Ｐ＝１２８となり、出力周波数は８００．０８ＭＨ
ｚに設定される。以下同様にして、第８図について説明
したように、分周比の切替えが行われ、所望の出力周波
数となる。Next, frequency division data D3 as a third stage is applied from the control unit 15 to the frequency divider 18 and the variable frequency division circuit 12, and (b
) is added to set the frequency division data D3 in the frequency divider 18 and the variable frequency division circuit 12. This frequency division data D3 is, for example, M=200. N=156. A=3
4. P=128 and the output frequency is 800.08MH
Set to z. Thereafter, the frequency division ratio is similarly switched as described with reference to FIG. 8, and the desired output frequency is achieved.
又電圧制御発振器１１が所望の出力周波数に切替えられ
た後に、第１のスイッチ回路１９．２０を定期的にオフ
とし、可変分周回路１２及び位相比較器１３に供給する
動作電力を遮断し、その間はループフィルタ１４のコン
デンサ２５による制御電圧により電圧制御発振器１１の
出力周波数を制御すると、消費電力を更に低減すること
ができる。Further, after the voltage controlled oscillator 11 has been switched to the desired output frequency, the first switch circuits 19 and 20 are periodically turned off to cut off the operating power supplied to the variable frequency divider circuit 12 and the phase comparator 13, During this time, if the output frequency of the voltage controlled oscillator 11 is controlled by the control voltage from the capacitor 25 of the loop filter 14, power consumption can be further reduced.
第４図は演算回路とスイッチ回路との実施例を示し、演
算回路３１は演算増幅器３２と抵抗Ｒ１〜Ｒ５とから構
成され、ＤＡ変換器１６の出力アナログ電圧は抵抗Ｒ１
を介して演算増幅器３２の端子に加えられ、電圧Ｖが抵
抗Ｒ４，Ｒ５により分圧された基準電圧が抵抗Ｒ２を介
して演算増幅器３２の士端子に加えられる。又スイッチ
回路２１は、トランジスタＱｌ、Ｑ２と抵抗Ｒ６，Ｒ７
とを含み、制御部１５から制御信号によりオンオフが制
御される。FIG. 4 shows an embodiment of an arithmetic circuit and a switch circuit. The arithmetic circuit 31 is composed of an operational amplifier 32 and resistors R1 to R5, and the output analog voltage of the DA converter 16 is controlled by the resistor R1.
A reference voltage obtained by dividing voltage V by resistors R4 and R5 is applied to the two terminals of operational amplifier 32 via resistor R2. The switch circuit 21 also includes transistors Ql, Q2 and resistors R6, R7.
On/off is controlled by a control signal from the control unit 15.
演算回路３１は、減算器構成となり、ＤＡ変換器１６か
ら入力される電圧をＶｉｎ、抵抗Ｒ４Ｒ５により分圧さ
れた電圧をＶｒ、Ｒ１＝Ｒ２、出力電圧をＶｏｕｔとす
ると、
となる。従って、ＤＡ変換器１６の出力アナログ電圧は
、電源電圧が５ｖの場合に、例えば、３〜４ｖの変化範
囲となり、電圧制御発振器１１０制？１１電圧を１〜２
．５■とする必要がある場合、電圧Ｖｒを２．５■とし
、Ｒ３／Ｒ１＝１．５とすれば、ゲインのある減算器に
より所望の出力電圧を得ることができる。The arithmetic circuit 31 has a subtracter configuration, where Vin is the voltage input from the DA converter 16, Vr is the voltage divided by the resistors R4R5, R1=R2, and Vout is the output voltage. Therefore, the output analog voltage of the DA converter 16 has a variation range of, for example, 3 to 4 V when the power supply voltage is 5 V, and the voltage controlled oscillator 110 has a variation range of 3 to 4 V, for example. 11 voltage 1~2
．． If it is necessary to set the voltage to 5■, by setting the voltage Vr to 2.5■ and R3/R1=1.5, the desired output voltage can be obtained by a subtracter with a gain.
又スイッチ回路２１は、制御部１５からの制御信号によ
りトランジスタＱ２がオンとなり、それによってトラン
ジスタＱ１がオンとなるから、演算回路３１の出力電圧
Ｖｏｕｔがループフィルタ１４のコンデンサ２５に加え
られる。文筆１のスイッチ回路１９．２０も第２のスイ
ッチ回路２１と同様な構成で実現できる。Further, in the switch circuit 21, the transistor Q2 is turned on by the control signal from the control section 15, which turns on the transistor Q1, so that the output voltage Vout of the arithmetic circuit 31 is applied to the capacitor 25 of the loop filter 14. The switch circuits 19 and 20 of the writer 1 can also be realized with the same configuration as the second switch circuit 21.
又第５図は演算回路の他の実施例のブロック図であり、
この実施例の演算回路３３は、演算増幅器３４と抵抗ｒ
１〜ｒ６とから構成され、加算器構成となる。ＤＡ変換
器１６の出力アナログ電圧は、抵抗ｒ６によりレヘルが
設定され、抵抗ｒ１を介して演算増幅器３４の一端子ム
こ加えられ、電圧■を抵抗ｒ４．ｒ５により分圧した電
圧が、抵抗ｒ２を介して演算増幅器３４の一端子に加え
られ、加算結果が演算増幅器３４から出力され、スイッ
チ回路２１を介してループフィルタ１４のコンデンサ２
５に加えられる。従って、抵抗ｒ１〜ｒ６を設定するこ
とにより、ＤＡ変換器１６の出力アナログ電圧範囲が制
御電圧の範囲と異なる場合でも、所望の制御電圧として
出力することができる。FIG. 5 is a block diagram of another embodiment of the arithmetic circuit,
The arithmetic circuit 33 of this embodiment includes an operational amplifier 34 and a resistor r.
1 to r6, forming an adder configuration. The level of the output analog voltage of the DA converter 16 is set by a resistor r6, and is applied to one terminal of the operational amplifier 34 via a resistor r1, and the voltage 2 is applied to a resistor r4. The voltage divided by r5 is applied to one terminal of the operational amplifier 34 via the resistor r2, the addition result is output from the operational amplifier 34, and the voltage is applied to the capacitor 2 of the loop filter 14 via the switch circuit 21.
Added to 5. Therefore, by setting the resistors r1 to r6, even if the output analog voltage range of the DA converter 16 is different from the control voltage range, it is possible to output the desired control voltage.
なお、この実施例に於ける演算増幅器３４は、＋端子（
非反転端子）が接地されているので、反転形の加算器が
構成されることになるが、非反転形の加算器を構成する
ことも可能である。Note that the operational amplifier 34 in this embodiment has a + terminal (
Since the non-inverting terminal (non-inverting terminal) is grounded, an inverting type adder is configured, but it is also possible to configure a non-inverting type adder.
本発明は、前述の実施例の位相同期式周波数シンセサイ
ザにのみ限定されるものではなく、各種の電圧制御発振
器の発振周波数の制御に適用できるものである。The present invention is not limited to the phase-locked frequency synthesizer of the above-described embodiment, but can be applied to control of the oscillation frequency of various voltage-controlled oscillators.
［発明の効果］
以上説明したように、本発明は、制御部５からの制御電
圧データをＤＡ変換器６によりアナログ電圧に変換し、
そのアナログ電圧を演算回路８により所望の制御電圧と
して、ループフィルタ４のコンデンサ７に加えるもので
、ＤＡ変換器６の出力アナログ電圧範囲が、その特性上
制限されていても、演算回路８により所望の制御電圧と
することが可能となり、且つループフィルタ４のコンデ
ンサ７に、周波数切替時のみ強制的に加えるから、電圧
制御発振器１は、ＤＡ変換器６の雑音を直接的に受ける
ことがなくなり、Ｓ／Ｎの劣化が生じないと共に、電圧
制御発振器１の出力周波数を高速に切替えることができ
る。[Effects of the Invention] As explained above, the present invention converts control voltage data from the control unit 5 into an analog voltage by the DA converter 6,
The analog voltage is applied to the capacitor 7 of the loop filter 4 as a desired control voltage by the arithmetic circuit 8, so that even if the output analog voltage range of the DA converter 6 is limited due to its characteristics, the arithmetic circuit 8 Since the control voltage can be set to a control voltage of S/N deterioration does not occur, and the output frequency of the voltage controlled oscillator 1 can be switched at high speed.
又周波数切替時に基準周波数を一時的に高（設定し、且
つ分周比を複数段階にわたって切替える場合、ループフ
ィルタ４のカットオフ周波数を高く設定しなければなら
ないが、それによりＣ／Ｎ。In addition, when the reference frequency is temporarily set to a high value at the time of frequency switching, and the frequency division ratio is switched over multiple stages, the cutoff frequency of the loop filter 4 must be set high, which reduces the C/N.
Ｓ／Ｎが劣化することになる。しかし、第１段階に於い
て、ループフィルタ４のコンデンサ７に所望の制御電圧
を加えることにより、ループフィルタ４のカットオフ周
波数に関係な（、電圧制御発振器１に対する制御電圧を
所定の値とすることができるから、ループフィルタ４の
カットオフ周波数を特に高く設定する必要がなくなり、
Ｃ／ＮＳ／Ｎの劣化を回避することができる。The S/N will deteriorate. However, in the first stage, by applying a desired control voltage to the capacitor 7 of the loop filter 4, the control voltage for the voltage-controlled oscillator 1 is set to a predetermined value, which is related to the cutoff frequency of the loop filter 4. Therefore, there is no need to set the cutoff frequency of the loop filter 4 particularly high.
Deterioration of C/NS/N can be avoided.
又周波数切替時のみ第２のスイッチ回路９を介して演算
回路８とループフィルタ４のコンデンサ７とを接続し、
その他の期間はスイッチ回路９をオフとするものである
から、スイッチ回路９をオフとしておく通常動作の期間
は、ＤＡ変換器６と演算回路８とに供給する電力を遮断
し、低消費電力化を図ることができる。Also, only when switching the frequency, the arithmetic circuit 8 and the capacitor 7 of the loop filter 4 are connected via the second switch circuit 9.
During other periods, the switch circuit 9 is turned off, so during the normal operation period when the switch circuit 9 is turned off, the power supplied to the DA converter 6 and the arithmetic circuit 8 is cut off to reduce power consumption. can be achieved.
第１図は本発明の原理説明図、第２図は本発明の実施例
のブロック図、第３図は本発明の実施例の動作説明図ご
第４図は演算回路とスイッチ回路との実施例のブロック
図、第５図は演算回路の他の実施例のブロック図、第６
図は従来例のブロック図、第７図は従来例の要部ブロッ
ク図、第８図は複数段階切替えの動作説明図である。
１は電圧制御発振器（■ＣＯ）、２は可変分周器、３は
位相比較器、４はループフィルタ、５は制御部、６はＤ
Ａ変換器（Ｄ／Ａ） 、７はコンデンサ、８は演算回路
、９は第２のスイッチ回路である。Fig. 1 is a diagram explaining the principle of the present invention, Fig. 2 is a block diagram of an embodiment of the invention, Fig. 3 is a diagram explaining the operation of an embodiment of the invention, and Fig. 4 is an implementation diagram of an arithmetic circuit and a switch circuit. FIG. 5 is a block diagram of an example, and FIG. 6 is a block diagram of another embodiment of the arithmetic circuit.
FIG. 7 is a block diagram of a conventional example, FIG. 7 is a block diagram of a main part of the conventional example, and FIG. 8 is an explanatory diagram of operation of multi-stage switching. 1 is a voltage controlled oscillator (CO), 2 is a variable frequency divider, 3 is a phase comparator, 4 is a loop filter, 5 is a control section, 6 is D
A converter (D/A), 7 is a capacitor, 8 is an arithmetic circuit, and 9 is a second switch circuit.
Claims (3)
変分周器（２）と、該可変分周器（２）の分周出力信号
と基準信号との位相を比較する位相比較器（３）と、該
位相比較器（３）の位相比較出力信号を前記電圧制御発
振器（１）の制御電圧とする為のループフィルタ（４）
と、前記可変分周器（２）の分周比を制御する制御部（
５）とを備えた電圧制御発振器の制御回路に於いて、 前記制御部（５）からの出力周波数切替時の制御電圧デ
ータをアナログ電圧に変換するＤＡ変換器（６）と、 該ＤＡ変換器（６）の出力アナログ電圧に基準電圧を加
減算して、前記ループフィルタ（４）のコンデンサ（７
）に加える演算回路（８）とを設けたことを特徴とする
電圧制御発振器の制御回路。(1) A variable frequency divider (2) that divides the output signal of the voltage controlled oscillator (1), and a phase comparison that compares the phase of the divided output signal of the variable frequency divider (2) and a reference signal. a loop filter (4) for making the phase comparison output signal of the phase comparator (3) the control voltage of the voltage controlled oscillator (1).
and a control unit (
5) in a control circuit for a voltage controlled oscillator comprising: a DA converter (6) that converts control voltage data at the time of output frequency switching from the control section (5) into an analog voltage; and the DA converter The reference voltage is added or subtracted from the output analog voltage of (6), and the capacitor (7) of the loop filter (4) is
) and an arithmetic circuit (8) in addition to the above.
１）の出力周波数切替時に、該制御部（５）の制御によ
り、前記位相比較器（２）の入力信号を一時的に遮断す
る第１のスイッチ回路と、前記演算回路（８）の出力ア
ナログ電圧を前記ループフィルタ（４）のコンデンサ（
７）に加える第２のスイッチ回路とを設けたことを特徴
とする請求項１記載の電圧制御発振器の制御回路。(2), the voltage controlled oscillator (
A first switch circuit that temporarily cuts off the input signal of the phase comparator (2) under the control of the control section (5) when switching the output frequency of step 1); The voltage is connected to the loop filter (4) capacitor (
7. The voltage controlled oscillator control circuit according to claim 1, further comprising a second switch circuit in addition to step 7).
１）の出力周波数切替時に、該制御部（５）の制御によ
り前記可変分周器（２）と前記基準信号を分周する可変
分周器との分周比を複数段階にわたって切替えると共に
、第１段階に於いて前記第１のスイッチ回路をオフ、前
記第２のスイッチ回路をオンとして、前記演算回路（８
）の出力アナログ電圧を前記ループフィルタ（４）のコ
ンデンサ（７）に加える構成としたことを特徴とする請
求項２記載の電圧制御発振器の制御回路。(3), the voltage controlled oscillator (
At the time of switching the output frequency in step 1), the control unit (5) controls the frequency dividing ratio of the variable frequency divider (2) and the variable frequency divider that divides the reference signal in multiple stages, and In one step, the first switch circuit is turned off, the second switch circuit is turned on, and the operation circuit (8) is turned off.
3. A control circuit for a voltage controlled oscillator according to claim 2, characterized in that the output analog voltage of said loop filter (4) is applied to a capacitor (7) of said loop filter (4).
Priority Applications (1)
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|---|---|---|---|
| JP2218064A JPH04101515A (en) | 1990-08-21 | 1990-08-21 | Control circuit for voltage control oscillator |
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|---|---|
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