JPH0410043A - Bus transfer system and information processing system - Google Patents

Abstract

PURPOSE:To secure the satisfactory time for changeover of data and also to transfer the data at a high speed in an information processing system by separating the data output time from the bus changeover time. CONSTITUTION:A bus control circuit 51 consists of the drivers 511 and 512 which drive the address and the data outputted from a CPU 3 and serves as a circuit which secures the matching of interfaces between the CPU 3 and a bus 1. A changeover control circuit 52 controls the output timing of the circuit 51. Thus a bus changeover cycle is secured synchronously with the bus clock provided at changeover of drivers that output the data to the bus 1 together with a data transfer cycle which performs the transfer of data. Thus the satisfactory data changeover time is secured and at the same time the data can be transferred at a high speed.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は情報処理システムに関し、特に、そのバス転送
の技術に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to an information processing system, and particularly to a bus transfer technique thereof.

〔従来の技術〕[Conventional technology]

従来の情報処理システムにおけるバス転送は、一般的に
、バスドライバのＯＦＦ時間、バス出力開始時間（Ｔｏ
ｎ）、データ出力時間（丁ｏｆｆ）と共に１バスクロツ
クサイクル（Ｔｃｋ）内に設けることにより、各バスク
ロックサイクル（丁ｃｋ）においてデータ転送元切り替
え時間（Ｔｃｈ）を確保していた。Bus transfer in conventional information processing systems generally involves bus driver OFF time, bus output start time (To
n), the data transfer source switching time (Tch) is secured in each bus clock cycle (Tck) by providing the data output time (Tch off) within one bus clock cycle (Tck).

この様子を第９図に示す。This situation is shown in FIG.

図中、９１はバスクロックを示す。また、９３は、ＣＰ
Ｕ３のバス出力を示し、９４は、これと異なるデバイス
である、たとえば入出力装置４のバス出力を示し、共に
、バス１上の信号である。In the figure, 91 indicates a bus clock. Also, 93 is CP
The bus output of U3 is shown, and 94 is the bus output of a different device, for example, the input/output device 4, and both are signals on the bus 1.

図示するように、　Ｔｏｎ時間とＴｏｆｆ時間との和よ
り大きなＴｃｈ時間を、各バスクロックサイクルＴｃｋ
時間内に設けていた。As shown in the figure, each bus clock cycle Tck
It was set up in time.

〔発明が解決しようとする課題〕[Problem to be solved by the invention]

このデータ切り替え時間（Ｔｃｈ）は、バス上の出力ド
ライバの衝突を避けるために、十分に大きくとる必要が
ある。This data switching time (Tch) needs to be sufficiently large to avoid collisions between output drivers on the bus.

したがって、従来の技術においては、バスクロック内に
データ高力時間と、データ転送元切り替え時間を含んで
いるため、バスクロックを高速にすることができず、近
年の高速データ転送の要求に充分に応えることができな
かった。Therefore, in conventional technology, the bus clock includes data high-speed time and data transfer source switching time, so the bus clock cannot be made high-speed, and is not sufficient to meet the recent demands for high-speed data transfer. I couldn't respond.

そこで、本発明は、情報処理システムにおいて、データ
切り替え時間を十分に保ち、かつ、高速にデータ転送を
行うことのできるバス転送方式を提供することを目的と
する６ 〔課題を解決するための手段〕 前記目的達成のために、本発明は、バスクロックに同期
してデータ転送を行うバス転送方式であって・ データ転送を行うデータ転送サイクルと、バスにデータ
を出力するドライバの切り替え時に設けられる、バスク
ロツタに同期したバス切り替えサイクルとを有すること
を特徴とする第１のバス転送方式を提供する。SUMMARY OF THE INVENTION Therefore, it is an object of the present invention to provide a bus transfer method that can maintain sufficient data switching time and transfer data at high speed in an information processing system.6 [Means for Solving the Problems] ] In order to achieve the above object, the present invention provides a bus transfer method that transfers data in synchronization with a bus clock. , and a bus switching cycle synchronized with a bus clock.

また、前記目的達成のために本発明は、バスクロックに
同期してデータ転送を行うバス転送方式データ転送を行
うデータ転送サイクルと、バスマスタの交代時に設けら
れるバスクロックに同期した、バス切り替えサイクルと
を有することを特徴とする第２のバス転送方式を提供す
る。Furthermore, in order to achieve the above object, the present invention provides a data transfer cycle for performing data transfer using a bus transfer method in which data is transferred in synchronization with a bus clock, and a bus switching cycle in synchronization with a bus clock provided at the time of bus master change. A second bus transfer method is provided.

また、本発明は、前記目的達成のために、バスクロック
に同期してデータ転送を行うバス転送方式であって、 同一のバスマスタにおけるリードサイクルとライトサイ
クル間に設けられる、バスクロックに同期したバス切り
替えサイクルを有することを特徴とする第３のバス転送
方式を提供する。Further, in order to achieve the above object, the present invention provides a bus transfer method that transfers data in synchronization with a bus clock, and includes a bus synchronization with a bus clock provided between a read cycle and a write cycle in the same bus master. A third bus transfer method is provided which is characterized by having a switching cycle.

また、さらに、本発明は、前記目的達成のために、バス
クロックに同期してデータ転送を行うバス転送方式であ
って、 バスクロックに同期した、同一のバスマスタにおける、
バースト転送ブロックの切り替え時に設けられる、バス
クロックに同期したバス切り替えサイクルを有すること
を特徴とする第４のバス転送方式を提供する。Furthermore, in order to achieve the above object, the present invention provides a bus transfer method that performs data transfer in synchronization with a bus clock, and in which the same bus master synchronizes with the bus clock.
A fourth bus transfer method is provided, which is characterized by having a bus switching cycle synchronized with a bus clock, which is provided when burst transfer blocks are switched.

また、前記目的達成のために、本発明は、バスクロック
に同期してデータ転送を行うバス転送方式であって、 バスクロックとして、バス送信部のターンオンタイムと
受信部のセットアツプタイムとホールドタイムとの和よ
り大きく、バス送信部のターンオンタイムとターンオフ
タイムとバス受信部のセットアツプタイムとホールドタ
イムとの和より小さな周期のクロックを用い、 かつ、全バス送信部の出力を禁止する、バス送信部のタ
ーンオフタイムより大きなバスクロックに同期したバス
切り替えサイクルを、バス送信部の切り替え時に設けた
ことを特徴とする第５のバス転送方式を提供する。Furthermore, in order to achieve the above object, the present invention provides a bus transfer method that transfers data in synchronization with a bus clock, in which the bus clock is used as the turn-on time of the bus transmitter and the set-up time and hold time of the receiver. A bus that uses a clock with a cycle greater than the sum of the bus transmitter's turn-on time and turn-off time and the bus receiver's set-up time and hold time, and that prohibits the output of all bus transmitters. A fifth bus transfer method is provided, characterized in that a bus switching cycle synchronized with a bus clock greater than the turn-off time of the transmitting section is provided when switching the bus transmitting section.

また、併せて、本発明は、前記目的達成のために、バス
と、バスに接続した、バスクロックに同期してデータ転
送を行う複数の、ＣＰＵや入出力装置等のバスマスタと
、 バスマスタがデータ転送を行うデータ転送サイクルと、
バスにデータを出力するドライバの切り替え時に設けら
れる、バスクロックに同期したバス切り替えサイクルと
を管理するバス制御部と、を有することを特徴とする第
１の情報処理システムを提供する。In addition, in order to achieve the above object, the present invention provides a bus, a plurality of bus masters such as CPUs and input/output devices connected to the bus that transfer data in synchronization with a bus clock, and a bus master that transfers data in synchronization with a bus clock. a data transfer cycle that performs the transfer;
A first information processing system is provided, comprising: a bus control unit that is provided when switching a driver that outputs data to a bus and manages a bus switching cycle synchronized with a bus clock.

また、前記目的達成のために、本発明は、バスと、バス
送信部のターンオンタイムと受信部のセットアツプタイ
ムとホールドタイムとの和より大きく、バス送信部のタ
ーンオンタイムとターンオフタイムとバス受信部のセッ
トアツプタイムとホールドタイムとの和より小さな周期
のバスクロツタに同期してデータ転送を行う複数のバス
マスタと、 バスにデータを出力するドライバの切り替え時に、全バ
ス送信部の出力を禁止する。各バスマスタにおける各バ
ス送信部のターンオフタイムより大きなバスクロックに
同期したバス切り替えサイクルの挿入を制御するバス制
御部と、 を有することを特徴とする第２の情報処理システムを提
供する。Further, to achieve the above object, the present invention provides a bus, a turn-on time of a bus transmitting section, a set-up time and a hold time of a receiving section, which are greater than the sum of a bus, a turn-on time of a bus transmitting section, a turn-off time of a bus transmitting section, and a bus receiving section. When switching between multiple bus masters that transfer data in synchronization with a bus clock whose cycle is smaller than the sum of the unit's set-up time and hold time, and the driver that outputs data to the bus, the output of all bus transmitters is prohibited. A second information processing system is provided, comprising: a bus control unit that controls insertion of a bus switching cycle synchronized with a bus clock that is greater than the turn-off time of each bus transmission unit in each bus master;

〔作用〕[Effect]

本発明に係る第１のバス転送方式によれば、データ転送
を行うデータ転送サイクルとは、別に、バス切り替えサ
イクルを、バスにデータを出力するドライバの切り替え
時に設けるので、バスクロックを高速化することができ
る。According to the first bus transfer method according to the present invention, a bus switching cycle is provided at the time of switching the driver that outputs data to the bus, separately from the data transfer cycle that transfers data, so that the bus clock speed can be increased. be able to.

また、かかるバス切り替えサイクルは、特に、バスマス
タの交代時、同一のバスマスタにおけるリードサイクル
とライトサイクル間、同一のバスマスタにおける、バー
スト転送ブロックの切り替え時等に設けるものである。Further, such a bus switching cycle is particularly provided when changing bus masters, between read cycles and write cycles in the same bus master, and when switching burst transfer blocks in the same bus master.

また、本発明に係る第５のバス転送方式によれば、バス
クロックとして、バス送信部のターンオンタイムとター
ンオフタイムとバス受信部のセットアツプタイムとホー
ルトタイムとの和より小さな周期のクロックを用いるこ
とができ、従来の、バス送信部のターンオンタイムとタ
ーンオフタイムとバス受信部のセットアツプタイムとホ
ールドタイムとの和より大きなりロックに比べ、バスク
ロックの高速化が図られている。Further, according to the fifth bus transfer method according to the present invention, a clock having a cycle smaller than the sum of the turn-on time and turn-off time of the bus transmitter and the set-up time and halt time of the bus receiver is used as the bus clock. This makes the bus clock faster than the conventional locking method, which is larger than the sum of the turn-on time and turn-off time of the bus transmitting section and the set-up time and hold time of the bus receiving section.

また、以上のバス転送方式を適用する情報処理システム
においては、本発明の第１の情報システムによれば、バ
ス制御部が、バスマスタがデータ転送を行うデータ転送
サイクルと、バスにデータを出力するドライバの切り替
え時に設けられる。Further, in the information processing system to which the above bus transfer method is applied, according to the first information system of the present invention, the bus control unit controls the data transfer cycle in which the bus master transfers data and outputs data to the bus. Provided when switching drivers.

バスクロックに同期したバス切り替えサイクルとを管理
する。The bus switching cycle synchronized with the bus clock is managed.

また、本発明に係る第２の情報処理システムによれば、
バス制御部が、バス切り替えサイクルの挿入を制御する
ことにより、バスマスタは、バス送信部のターンオンタ
イムと受信部のセットアソブタイムとホールドタイムと
の和より大きく、バス送信部のターンオンタイムとター
ンオフタイムとバス受信部のセットアツプタイムとホー
ルドタイムとの和より小さな周期のバスクロックに同期
してデータ転送を行うことができる。Furthermore, according to the second information processing system according to the present invention,
By controlling the insertion of the bus switching cycle by the bus control unit, the bus master can set the turn-on time and turn-off time of the bus transmitter to be larger than the sum of the turn-on time of the bus transmitter and the set-associate time and hold time of the receiver. Data transfer can be performed in synchronization with a bus clock whose cycle is smaller than the sum of the set-up time and hold time of the bus receiver.

〔実施例〕〔Example〕

以下、本発明に係る情報処理システムの一実施例を説明
する６ 第１図に本実施例に係る情報処理システムの構成を示す
。An embodiment of the information processing system according to the present invention will be described below.6 FIG. 1 shows the configuration of the information processing system according to the present embodiment.

第４図ａは分散制御方式のバス転送を採用した場合の情
報処理システムの構成を示したものであり、第４図すは
集中制御方式のバス転送を採用した場合の情報処理シス
テムの構成を示したものである６ 第４図ａ、ｂ共に１図中、１はバス、２はバス制御装置
、３はＣＰＵ、４は入出力装置である。Figure 4a shows the configuration of an information processing system when distributed control type bus transfer is adopted, and Figure 4a shows the configuration of an information processing system when centralized control type bus transfer is adopted. In both Figures 4a and 4b, 1 is a bus, 2 is a bus control device, 3 is a CPU, and 4 is an input/output device.

なお、第４図ａにおいて、バス制御２は、各デバイスＣ
ＰＵ３、入出力装置４内に備えるようにしても良い。In addition, in FIG. 4a, the bus control 2 controls each device C.
It may be provided within the PU 3 and the input/output device 4.

次に、本実施例に係るバス転送のタイミングについて説
明する。Next, the timing of bus transfer according to this embodiment will be explained.

第１図に、このタイミングを示す。FIG. 1 shows this timing.

図中、１１はバスクロックを示す。また、１３は、ＣＰ
Ｕ３のバス出力を示し、１４は、これと異なるデバイス
である、たとえば入出力装置４のバス出力を示し、共に
、バス１上の信号である。バス１は、バスクロック１１
に同期して動作する。In the figure, 11 indicates a bus clock. Also, 13 is CP
The bus output of U3 is shown, and 14 is the bus output of a different device, for example, the input/output device 4, both of which are signals on the bus 1. Bus 1 is bus clock 11
operates in sync with

図示するように、サイクル１０１は、ＣＰＵ３が出力し
ている区間、　１０３は入出力装置４が出力している区
間、１０２が本実施例で設けたバス切り替えサイクルで
ある。As shown in the figure, a cycle 101 is an interval in which the CPU 3 is outputting, a cycle 103 is an interval in which the input/output device 4 is outputting, and 102 is a bus switching cycle provided in this embodiment.

すなわち区間１０２は、バス上に信号が出力されていな
い状態であるが、実際には、１０５に示すようにＣＰＵ
３の出力ドライバの出力を切るための時間Ｔｏｆｆが存
在している。In other words, in section 102, no signal is output on the bus, but in reality, as shown at 105, the CPU
There is a time Toff for cutting off the output of the No. 3 output driver.

本実施例では、このドライバの出力を切るための時間Ｔ
ｏｆｆをバス切り替えサイクルとして設けたので、この
時間中は、ＣＰＵ３以外にバスを使用しているものは無
い。In this embodiment, the time T for cutting off the output of this driver is
Since off is provided as a bus switching cycle, there is nothing other than the CPU 3 using the bus during this time.

すなわち、このドライバの出力を切るための時間を各バ
スクロックサイクル中に設けずに、一つのサイクルとし
て設けた、したがい、バスクロックサイクル時間を短縮
することができる。That is, the time for cutting off the output of this driver is not provided in each bus clock cycle, but is provided as one cycle, and therefore, the bus clock cycle time can be shortened.

したがい、第２図に示すように、バースト転送を行うよ
うな場合に、特に、転送速度を高速化することができる
。Therefore, as shown in FIG. 2, especially when performing burst transfer, the transfer speed can be increased.

第２図中、２１はバスクロックを示す。また、２３は、
ＣＰＵ３のバス出力を示し、２４は、これと異なるデバ
イスである。たとえば入出力装置４のバス出力を示し、
共に、バス１上の信号である。In FIG. 2, 21 indicates a bus clock. Also, 23 is
The bus output of the CPU 3 is shown, and 24 is a different device. For example, it shows the bus output of the input/output device 4,
Both are signals on bus 1.

第２図に示した例では、２０１のサイクルで、ＣＰＵ３
がデータ転送を行った後に、２０２のバス切り替えサイ
クルで、全てのデバイスがＯＦＦになった後、次のデバ
イスが３０３のサイクルで、入出力装置４が４回連続し
て２０４．２０５．２０６とデータを出力している。In the example shown in FIG. 2, in cycle 201, CPU3
After data transfer, all devices are turned off in the bus switching cycle 202, and then the next device is switched OFF in the bus switching cycle 303, and the input/output device 4 switches to 204.205.206 four times in a row. Outputting data.

ところで、同じデバイスが連続してデータ転送を行う場
合は、データとデータの間でバスをＯＦＦにする必要は
ない。By the way, when the same device continuously transfers data, there is no need to turn off the bus between data.

したがい、入出力装置４が４回のデータを連続して出力
しているので、２０４と２０５，２０５と２０３の間で
は、ドライバの出力を切るための時間Ｔｏｆｆは不要で
ある。Therefore, since the input/output device 4 continuously outputs data four times, the time Toff for cutting off the output of the driver is not necessary between 204 and 205 and between 205 and 203.

そこで、本実施例においては、このトライバの出力を切
るための時間Ｔｏｆｆを各バスクロックサイクル中に設
けずに、一つのバス切り替えサイクルとして設けている
ために、転送速度を高速化できるのである。Therefore, in this embodiment, the time Toff for cutting off the output of the driver is not provided in each bus clock cycle, but is provided as one bus switching cycle, so that the transfer speed can be increased.

次に、以上説明したバス転送タイミングを実現する回路
について説明する。Next, a circuit that realizes the bus transfer timing described above will be described.

第５図に、この実現回路の一例を示す。FIG. 5 shows an example of this implementation circuit.

図示する例は、ＣＰＵ３とバス１間のインタフェースを
整合する回路であり、ＣＰＵ３の出力するアドレスとデ
ータを駈動するドライバ５１１，５１２よりなるバス制
御回路５１と、この出力タイミングを制御する切り替え
制御回路５２を有している。The illustrated example is a circuit that matches the interface between the CPU 3 and the bus 1, and includes a bus control circuit 51 consisting of drivers 511 and 512 that drive addresses and data output from the CPU 3, and a switching control circuit that controls the timing of this output. It has a circuit 52.

これらの回路は、バスマスタとなるべき各デバイスごと
に設けられる。These circuits are provided for each device that is to become a bus master.

前記分散制御方式（第４図ａ）の場合は、通常、バス制
御２と共に、ＣＰＵ３や入出力装置４内に設けられるが
、これらとバス間にもうけるようにしても良い。また、
集中制御方式（第４図ｂ）の場合、切り替え制御回路５
２は、バス制御内に設けられ、集中して、各デバイスの
バスアクセスを制御することになる。In the case of the distributed control method (FIG. 4a), the bus controller 2 is usually provided in the CPU 3 and the input/output device 4, but it may also be provided between these and the bus. Also,
In the case of the centralized control method (Fig. 4b), the switching control circuit 5
2 is provided within the bus control unit and centrally controls bus access of each device.

次に、この実現回路の動作を、ＣＰＵ３が、バースト転
送を行う場合、すなわち、アドレスを送出した後に、複
数回のデータを送出する場合を例にとり説明する。Next, the operation of this implementation circuit will be explained using an example in which the CPU 3 performs burst transfer, that is, after transmitting an address, transmits data a plurality of times.

まず、Ｃ−ＰＵ３よりバス使用要求ｄを受けると（ステ
ップ６０１）　、切り替え制御回路５２は、バスが他の
デバイスによって、バス制御線Ｃより、使用中か否かを
判断する（ステップ６０２）。First, upon receiving a bus use request d from the C-PU 3 (step 601), the switching control circuit 52 determines whether the bus is being used by another device from the bus control line C (step 602).

そして、使用中でなければ、バス制御線にバス使用中の
旨を出力すると共に、制御線ａによりドライバ５１１に
１サイクルの出力を許可する（ステップ６０４）。これ
によりＣＰＵ３よりのアドレスデータがバスに送出され
る。If the bus is not in use, a message indicating that the bus is in use is output to the bus control line, and the driver 511 is permitted to output one cycle via the control line a (step 604). As a result, address data from CPU 3 is sent to the bus.

次に、切り替え制御回路５２は、制御線ａを出力禁止に
し、１サイクルのバス切り替えサイクルを設ける（ステ
ップ６０４）。Next, the switching control circuit 52 prohibits output of the control line a and provides one bus switching cycle (step 604).

そして、その後のサイクルで、制御線すにより。Then, in subsequent cycles, by the control line.

ドライバ５１２に、ＣＰＵ３がバースト転送を要求する
回数分のサイクルの出力を許可する（ステップ６０５）
。The driver 512 is allowed to output cycles equal to the number of times the CPU 3 requests burst transfer (step 605).
.

これにより、ＣＰＵ３よりのデータが続けてバスに送出
される。As a result, data from the CPU 3 is continuously sent to the bus.

次に、切り替え制御回路５２の内部回路の一例を示す。Next, an example of the internal circuit of the switching control circuit 52 will be shown.

第７図に示した回路は、４回のデータ転送を連続して行
う場合の回路構成を示したものであり。The circuit shown in FIG. 7 shows the circuit configuration when four data transfers are performed consecutively.

ゲート７０１がバス使用中か否かの判断（ステップ６０
２）を行うゲートである。Determining whether the gate 701 is using the bus (step 60)
This is a gate that performs 2).

なお、この回路は、４回のデータ転送を連続して行う場
合の回路構成を例示したものであり、実際には、ＣＰＵ
３等より要求に応じて、制御線すを有意にするサイクル
が可変であるよう構成される。Note that this circuit is an example of a circuit configuration when four data transfers are performed in succession, and in reality, the CPU
3, etc., so that the cycle for making the control line significant is variable according to demand.

また、この例では、フィリップフロップにより使用要求
信号を遅延させることにより必要な出力信号を得ている
が、カウンタを利用するもの等、この回路の具体的構成
は特に問わない。Further, in this example, the necessary output signal is obtained by delaying the use request signal by a flip-flop, but the specific configuration of this circuit is not particularly limited, such as one using a counter.

参考として、第８図に、この第７図に示した回路の動作
タイミングを示す。For reference, FIG. 8 shows the operation timing of the circuit shown in FIG. 7.

図中、８０１．８０２が本実施例に係るバス切り替えサ
イクルである。In the figure, 801 and 802 are bus switching cycles according to this embodiment.

なお、この例は、バスマスタの交代時と、同一のバスマ
スタにおけるリードサイクルとライトサイクル間とにバ
ス切り替えサイクルを設ける場合について説明したもの
であるが、バス切り替えサイクルは、この他、同一のバ
スマスタにおける。Note that this example describes the case where a bus switching cycle is provided when the bus master is changed and between the read cycle and write cycle of the same bus master. .

バースト転送ブロックの切り替え時等、バスにデータを
出力するドライバの切り替え時に設けるものである。This is provided when switching the driver that outputs data to the bus, such as when switching burst transfer blocks.

以上、説明した実施例においては、バス切り替えサイク
ルを１バスクロツクサイクルとしたが、これは、第３図
に示すように、複数のサイクル（図示する例では２クロ
ツクサイクル）３０２設けてもよい。In the embodiments described above, the bus switching cycle is one bus clock cycle, but as shown in FIG. .

すなわち、前記Ｔｏｆｆ時間がＴｏｎ時間に比べ、非常
に大きい場合であっても、バス切り替えサイクルを設け
ることによる転送の高速化は実現可能である。That is, even if the Toff time is much longer than the Ton time, it is possible to speed up the transfer by providing a bus switching cycle.

以上のように、本実施例によれば、データ出力時間と、
バス切り替え時間を分離したことにより、情報処理シス
テムにおけるデータ転送を高速化することができる。As described above, according to this embodiment, the data output time and
By separating the bus switching time, it is possible to speed up data transfer in the information processing system.

特に、バースト転送を行う機会の多い情報処理システム
、出力をＯＦＦにするのに大きい時間を要するデバイス
を用いる情報処理システムにおいて、この効果は大きい
。This effect is particularly significant in information processing systems that often perform burst transfers or that use devices that require a long time to turn off their output.

〔発明の効果〕〔Effect of the invention〕

以上、本発明によれば、情報処理システムにおいて、デ
ータ切り替え時間を十分に保ち、かつ。As described above, according to the present invention, in an information processing system, sufficient data switching time can be maintained, and.

高速にデータ転送を行うことのできるバス転送方式を提
供することができる。A bus transfer method that can transfer data at high speed can be provided.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図、第２図、第３図は本発明の一実施例に係るバス
転送のタイミングを示すタイミングチャ−ト、第４図は
本発明の一実施例に係る情報処理システムの構成を示す
ブロック図、第５図はバス転送を制御する実現回路の構
成を示す実施例、第６図は実現回路の動作を示すフロー
チャート、第７図は切り替え制御回路の一例を示す回路
図、第８図は第７図に係る切り替え制御回路の動作を示
すタイミングチャート、第９図は従来のバス転送のタイ
ミングを示すタイミングチャートである。 １　・バス、２・バス制御装置、３・・ＣＰＵ、４人出
力装置、５トバス制御回路、５２・・切り替え制御回路
、１ｏ１．２０２．３０２・バス切り替えサイクル。 纂 図 ｎ　　寸1, 2, and 3 are timing charts showing the timing of bus transfer according to an embodiment of the present invention, and FIG. 4 shows the configuration of an information processing system according to an embodiment of the present invention. A block diagram, FIG. 5 is an embodiment showing the configuration of a realization circuit that controls bus transfer, FIG. 6 is a flowchart showing the operation of the realization circuit, FIG. 7 is a circuit diagram showing an example of a switching control circuit, and FIG. 9 is a timing chart showing the operation of the switching control circuit according to FIG. 7, and FIG. 9 is a timing chart showing the timing of conventional bus transfer. 1. Bus, 2. Bus control device, 3. CPU, 4 person output device, 5 bus control circuit, 52. Switching control circuit, 1o1.202.302. Bus switching cycle. Estimate n dimension

Claims (1)

【特許請求の範囲】 １、バスクロックに同期してデータ転送を行うバス転送
方式であって、 データ転送を行うデータ転送サイクルと、バスにデータ
を出力するドライバの切り替え時に設けられる、バスク
ロックに同期したバス切り替えサイクルとを有すること
を特徴とするバス転送方式。 ２、バスクロックに同期してデータ転送を行うバス転送
方式であって、 データ転送を行うデータ転送サイクルと、バスマスタの
交代時に設けられるバスクロックに同期した、バス切り
替えサイクルとを有することを特徴とするバス転送方式
。 ３、バスクロックに同期してデータ転送を行うバス転送
方式であって、 同一のバスマスタにおけるリードサイクルとライトサイ
クル間に設けられる、バスクロックに同期したバス切り
替えサイクルを有することを特徴とするバス転送方式。 ４、バスクロックに同期してデータ転送を行うバス転送
方式であって、 バスクロックに同期した、同一のバスマスタにおける、
バースト転送ブロックの切り替え時に設けられる、バス
クロックに同期したバス切り替えサイクルを有すること
を特徴とするバス転送方式。 ５、バスクロックに同期してデータ転送を行うバス転送
方式であって、 バスクロックとして、バス送信部のターンオンタイムと
受信部のセットアップタイムとホールドタイムとの和よ
り大きく、バス送信部のターンオンタイムとターンオフ
タイムとバス受信部のセットアップタイムとホールドタ
イムとの和より小さな周期のクロックを用い、 かつ、バス送信部のターンオフタイムより大きなバスク
ロックに同期した、各バス送信部の出力を禁止するバス
切り替えサイクルを、バス送信部の切り替え時に設けた
ことを特徴とするバス転送方式。 ６、バスと、 バスに接続した、バスクロックに同期してデータ転送を
行う複数のバスマスタと、 バスマスタがデータ転送を行うデータ転送サイクルと、
バスにデータを出力するドライバの切り替え時に設けら
れる、バスクロックに同期したバス切り替えサイクルと
を管理するバス制御部と、 を有することを特徴とする情報処理システム。 ７、バスと、 バス送信部のターンオンタイムと受信部のセットアップ
タイムとホールドタイムとの和より大きく、バス送信部
のターンオンタイムとターンオフタイムとバス受信部の
セットアップタイムとホールドタイムとの和より小さな
周期のバスクロックに同期してデータ転送を行う複数の
バスマスタと、 バスにデータを出力するドライバの切り替え時に、各バ
ス送信部の出力を禁止する、各バスマスタにおける各バ
ス送信部のターンオフタイムより大きなバスクロックに
同期したバス切り替えサイクルの挿入を制御するバス制
御部と、を有することを特徴とする情報処理システム。[Claims] 1. A bus transfer method in which data is transferred in synchronization with a bus clock, which is provided in a bus clock that is provided at the time of switching between a data transfer cycle in which data is transferred and a driver that outputs data to the bus. A bus transfer method characterized by having synchronized bus switching cycles. 2. A bus transfer method that transfers data in synchronization with a bus clock, and is characterized by having a data transfer cycle for transferring data and a bus switching cycle that is synchronized with the bus clock and is provided when the bus master changes. bus transfer method. 3. A bus transfer method that transfers data in synchronization with a bus clock, which is characterized by having a bus switching cycle synchronized with the bus clock, which is provided between a read cycle and a write cycle in the same bus master. method. 4. A bus transfer method that transfers data in synchronization with the bus clock, in which the same bus master synchronizes with the bus clock.
A bus transfer method characterized by having a bus switching cycle synchronized with a bus clock, which is provided when burst transfer blocks are switched. 5. A bus transfer method that transfers data in synchronization with the bus clock, where the bus clock is greater than the sum of the turn-on time of the bus transmitter and the setup time and hold time of the receiver, and the turn-on time of the bus transmitter A bus that uses a clock with a cycle smaller than the sum of the bus receiver's turn-off time and the bus receiver's setup time and hold time, and is synchronized with a bus clock that is larger than the bus transmitter's turn-off time, and prohibits the output of each bus transmitter. A bus transfer method characterized in that a switching cycle is provided when a bus transmitter is switched. 6. A bus, multiple bus masters connected to the bus that transfer data in synchronization with the bus clock, and a data transfer cycle in which the bus masters transfer data;
An information processing system comprising: a bus control unit that is provided when switching a driver that outputs data to a bus and manages a bus switching cycle synchronized with a bus clock. 7. Greater than the sum of the turn-on time of the bus transmitting section and the setup time and hold time of the receiving section, and smaller than the sum of the turn-on time and turn-off time of the bus transmitting section and the setup time and hold time of the bus receiving section. When switching between multiple bus masters that transfer data in synchronization with a cyclic bus clock and a driver that outputs data to the bus, the output of each bus transmitter is prohibited, and the turn-off time of each bus transmitter of each bus master is An information processing system comprising: a bus control unit that controls insertion of a bus switching cycle in synchronization with a bus clock.