JP2000148673A - Information transfer device - Google Patents

Abstract

PROBLEM TO BE SOLVED: To arbitrarily change a bus slave in accordance with information transfer through a system bus to be operated synchronously with the rising edge of a synchronizing signal and a bus slave following information transfer through a system bus to be operated synchronously with the falling edge of a synchronizing signal, as necessary. SOLUTION: A first input and output circuit 3 and a second input and output circuit 4 are divided arbitrarily into a group following information transfer through a system bus 6 to be operated synchronously with the rising edge of a system clock, and a group following information transfer through the system bus 6 to be operated synchronously with the falling edge of a system clock in accordance with slave select signals SS1 and SS2 from a register circuit 5.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、たとえばパーソナ
ルコンピュータやプリンタなどのバスインターフェイス
のように、バスマスタとバススレーブとの間で１つのシ
ステムバスにより同期信号に同期して情報を転送する情
報転送装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an information transfer apparatus for transferring information between a bus master and a bus slave in synchronization with a synchronization signal by a single system bus, such as a bus interface of a personal computer or a printer. About.

【０００２】[0002]

【従来の技術】従来、バスマスタとバススレーブとの間
で１つのシステムバスにより同期信号に同期して情報を
転送する情報転送装置においては、複数のバスマスタが
存在する場合、複数のバスマスタがシステムバスの所有
権を要求したときに、調停によって１つのバスマスタに
システムバスの所有権を与え、クロック信号の一周期毎
に情報の転送を行う構成であった。2. Description of the Related Art Conventionally, in an information transfer apparatus for transferring information in synchronization with a synchronization signal between a bus master and a bus slave by one system bus, when a plurality of bus masters exist, the plurality of bus masters are connected to the system bus. When the ownership is requested, one bus master is given ownership of the system bus by arbitration, and information is transferred every cycle of the clock signal.

【０００３】ところがこのような構成では、転送効率の
向上による性能向上を図るためには、クロック信号の周
波数を高くするか、システムバスのバス幅を拡張する
か、あるいはシステムバスを並列に設ける必要がある
が、これらのいずれの対策を採用した場合にも、製造コ
ストの上昇や装置の大型化という不都合が生じてしま
う。However, in such a configuration, in order to improve the performance by improving the transfer efficiency, it is necessary to increase the frequency of the clock signal, expand the bus width of the system bus, or provide the system bus in parallel. However, when any of these measures is adopted, disadvantages such as an increase in manufacturing cost and an increase in the size of the apparatus occur.

【０００４】そこで、クロック信号の立上がりエッジと
立下がりエッジとの双方のタイミングで情報を転送する
ことにより転送効率を向上させた情報転送装置が提案さ
れている（たとえば特開平７−２８２０００号公報参
照）。[0004] Therefore, there has been proposed an information transfer apparatus in which the transfer efficiency is improved by transferring information at both the rising edge and the falling edge of the clock signal (see, for example, Japanese Patent Application Laid-Open No. 7-282000). ).

【０００５】しかし、このような従来の情報転送装置で
は、クロック信号の立上がりエッジに同期して行われる
システムバスによる情報転送に従うバスマスタおよびバ
ススレーブと、クロック信号の立下がりエッジに同期し
て行われるシステムバスによる情報転送に従うバスマス
タおよびバススレーブとが、予め回路的に固定してお
り、それらの組み合わせを変更できないことから、シス
テムとしての自由度が低く、結果的に転送効率を十分良
好に向上させることができないという課題があった。However, in such a conventional information transfer device, the bus master and the bus slave follow the information transfer by the system bus performed in synchronization with the rising edge of the clock signal, and are performed in synchronization with the falling edge of the clock signal. The bus master and the bus slave that follow the information transfer by the system bus are fixed in advance in terms of circuits and the combination thereof cannot be changed. Therefore, the degree of freedom as a system is low, and as a result, the transfer efficiency is sufficiently improved. There was a problem that it was not possible.

【０００６】[0006]

【発明の開示】本発明は、上記した事情のもとで考え出
されたものであって、同期信号の立上がりエッジに同期
して行われるシステムバスによる情報転送に従うバスマ
スタあるいはバススレーブと、同期信号の立下がりエッ
ジに同期して行われるシステムバスによる情報転送に従
うバスマスタあるいはバススレーブとを、随時任意に変
更できる情報転送装置を提供することを、その課題とす
る。DISCLOSURE OF THE INVENTION The present invention has been conceived in view of the above circumstances, and has a bus master or a bus slave which follows information transfer by a system bus in synchronization with a rising edge of a synchronization signal; It is an object of the present invention to provide an information transfer device that can arbitrarily change a bus master or a bus slave according to information transfer by a system bus performed in synchronization with a falling edge of the information transfer device.

【０００７】上記の課題を解決するため、本発明では、
次の技術的手段を講じている。In order to solve the above problems, the present invention provides:
The following technical measures have been taken:

【０００８】本発明の第１の側面によれば、任意数のバ
スマスタと複数のバススレーブとの間で共通のシステム
バスにより同期信号に同期して情報を転送する情報転送
装置であって、各バススレーブに、同期信号の立上がり
エッジに同期して行われるシステムバスによる情報転送
に従うか、同期信号の立下がりエッジに同期して行われ
るシステムバスによる情報転送に従うかを指示するため
のスレーブセレクト信号を供給するスレーブ同期タイミ
ング指示手段を設け、スレーブ同期タイミング指示手段
からのスレーブセレクト信号に応じて、複数のバススレ
ーブが、同期信号の立上がりエッジに同期して行われる
システムバスによる情報転送に従うグループと、同期信
号の立下がりエッジに同期して行われるシステムバスに
よる情報転送に従うグループとに随時かつ任意に分けら
れる構成としたことを特徴とする、情報転送装置が提供
される。According to a first aspect of the present invention, there is provided an information transfer apparatus for transferring information in synchronization with a synchronization signal between an arbitrary number of bus masters and a plurality of bus slaves through a common system bus. Slave select signal for instructing the bus slave to follow information transfer by the system bus in synchronization with the rising edge of the synchronization signal or to follow the information transfer by the system bus in synchronization with the falling edge of the synchronization signal A plurality of bus slaves, in accordance with a slave select signal from the slave synchronization timing instructing unit, which follow information transfer by a system bus performed in synchronization with a rising edge of the synchronization signal. And the information transfer by the system bus performed in synchronization with the falling edge of the synchronization signal. Characterized by being configured to be divided at any time and optionally the group, information transfer apparatus is provided.

【０００９】同期信号は、一定周期のクロック信号であ
ってもよいし、非周期的な信号であってもよい。[0009] The synchronization signal may be a clock signal having a constant period or an aperiodic signal.

【００１０】バスマスタは１個でも複数でもよく、複数
の場合、同期信号の立上がりエッジに同期して行われる
システムバスによる情報転送に従うグループと、同期信
号の立下がりエッジに同期して行われるシステムバスに
よる情報転送に従うグループとに、固定的に分けられて
いてもよいし、随時かつ任意に分けられる構成であって
もよい。The number of bus masters may be one or more. In the case of a plurality of bus masters, a group following information transfer by the system bus performed in synchronization with the rising edge of the synchronization signal, and a system bus performed in synchronization with the falling edge of the synchronization signal May be fixedly divided into groups according to the information transfer according to, or may be configured to be divided as needed and arbitrarily.

【００１１】好ましい実施の形態によれば、バスマスタ
は、複数設けられており、各バスマスタに、同期信号の
立上がりエッジに同期して行われるシステムバスによる
情報転送に従うか、同期信号の立下がりエッジに同期し
て行われるシステムバスによる情報転送に従うかを指示
するためのマスタセレクト信号を供給するマスタ同期タ
イミング指示手段を設け、マスタ同期タイミング指示手
段からのマスタセレクト信号に応じて、複数のバスマス
タが、同期信号の立上がりエッジに同期して行われるシ
ステムバスによる情報転送に従うグループと、同期信号
の立下がりエッジに同期して行われるシステムバスによ
る情報転送に従うグループとに随時かつ任意に分けられ
る。According to a preferred embodiment, a plurality of bus masters are provided, and each bus master is provided with either a system bus which performs information transfer in synchronization with a rising edge of a synchronization signal or a bus master which is provided with a falling edge of a synchronization signal. Master synchronization timing instructing means for supplying a master select signal for instructing whether to follow the information transfer by the system bus performed in synchronization is provided, and a plurality of bus masters are provided according to the master select signal from the master synchronization timing instructing means. The group is arbitrarily and arbitrarily divided into a group that follows information transfer by the system bus performed in synchronization with the rising edge of the synchronization signal and a group that follows information transfer by the system bus performed in synchronization with the falling edge of the synchronization signal.

【００１２】本発明の第２の側面によれば、複数のバス
マスタと任意数のバススレーブとの間で共通のシステム
バスにより同期信号に同期して情報を転送する情報転送
装置であって、各バスマスタに、同期信号の立上がりエ
ッジに同期して行われるシステムバスによる情報転送に
従うか、同期信号の立下がりエッジに同期して行われる
システムバスによる情報転送に従うかを指示するための
マスタセレクト信号を供給するマスタ同期タイミング指
示手段を設け、マスタ同期タイミング指示手段からのマ
スタセレクト信号に応じて、複数のバスマスタが、同期
信号の立上がりエッジに同期して行われるシステムバス
による情報転送に従うグループと、同期信号の立下がり
エッジに同期して行われるシステムバスによる情報転送
に従うグループとに随時かつ任意に分けられる構成とし
たことを特徴とする、情報転送装置が提供される。According to a second aspect of the present invention, there is provided an information transfer apparatus for transferring information in synchronization with a synchronization signal between a plurality of bus masters and an arbitrary number of bus slaves through a common system bus. A master select signal for instructing the bus master whether to follow the information transfer by the system bus performed in synchronization with the rising edge of the synchronization signal or to follow the information transfer by the system bus performed in synchronization with the falling edge of the synchronization signal. A master synchronization timing instructing means is provided for supplying a plurality of bus masters, in response to a master select signal from the master synchronization timing instructing means, to a group which follows information transfer by a system bus performed in synchronization with a rising edge of a synchronization signal; A group that follows information transfer by the system bus in synchronization with the falling edge of the signal Characterized by being configured to any time and is divided into an arbitrary, information transfer apparatus is provided.

【００１３】同期信号は、一定周期のクロック信号であ
ってもよいし、非周期的な信号であってもよい。The synchronizing signal may be a clock signal having a fixed period or an aperiodic signal.

【００１４】バススレーブは１個でも複数でもよく、複
数の場合、同期信号の立上がりエッジに同期して行われ
るシステムバスによる情報転送に従うグループと、同期
信号の立下がりエッジに同期して行われるシステムバス
による情報転送に従うグループとに、固定的に分けられ
ていてもよいし、随時かつ任意に分けられる構成であっ
てもよい。The number of bus slaves may be one or more. In the case of a plurality of bus slaves, a group following information transfer by a system bus performed in synchronization with a rising edge of a synchronization signal and a system performed in synchronization with a falling edge of a synchronization signal It may be fixedly divided into groups that follow information transfer by bus, or may be configured to be divided as needed and arbitrarily.

【００１５】好ましい実施の形態によれば、同期信号
は、所定周期のクロック信号である。According to a preferred embodiment, the synchronization signal is a clock signal having a predetermined period.

【００１６】本発明によれば、各バススレーブに、同期
信号の立上がりエッジに同期して行われるシステムバス
による情報転送に従うか、同期信号の立下がりエッジに
同期して行われるシステムバスによる情報転送に従うか
を指示するためのスレーブセレクト信号を供給するスレ
ーブ同期タイミング指示手段を設けたので、同期信号の
立上がりエッジに同期して行われるシステムバスによる
情報転送に従うバススレーブと、同期信号の立下がりエ
ッジに同期して行われるシステムバスによる情報転送に
従うバススレーブとを、随時任意に変更できることか
ら、システムとしての自由度が高く、転送効率を十分良
好に向上させることができる。According to the present invention, the information transfer to the respective bus slaves by the system bus performed in synchronization with the rising edge of the synchronization signal or the information transfer by the system bus performed in synchronization with the falling edge of the synchronization signal Slave synchronization timing instructing means for supplying a slave select signal for instructing whether or not to follow a slave signal, the bus slave following the information transfer by the system bus performed in synchronization with the rising edge of the synchronization signal, and the falling edge of the synchronization signal Since the bus slave that follows the information transfer by the system bus performed in synchronization with the system can be arbitrarily changed, the degree of freedom as a system is high, and the transfer efficiency can be sufficiently improved.

【００１７】また、各バスマスタに、同期信号の立上が
りエッジに同期して行われるシステムバスによる情報転
送に従うか、同期信号の立下がりエッジに同期して行わ
れるシステムバスによる情報転送に従うかを指示するた
めのマスタセレクト信号を供給するマスタ同期タイミン
グ指示手段を設けたので、同期信号の立上がりエッジに
同期して行われるシステムバスによる情報転送に従うバ
スマスタと、同期信号の立下がりエッジに同期して行わ
れるシステムバスによる情報転送に従うバスマスタと
を、随時任意に変更できることから、システムとしての
自由度が高く、転送効率を十分良好に向上させることが
できる。Further, each bus master is instructed whether to follow the information transfer by the system bus performed in synchronization with the rising edge of the synchronization signal or to follow the information transfer by the system bus performed in synchronization with the falling edge of the synchronization signal. Master synchronization timing instructing means for supplying a master select signal for performing the operation, the bus master follows the information transfer by the system bus performed in synchronization with the rising edge of the synchronization signal, and the synchronization is performed in synchronization with the falling edge of the synchronization signal. Since the bus master that follows the information transfer by the system bus can be arbitrarily changed at any time, the degree of freedom as a system is high, and the transfer efficiency can be sufficiently improved.

【００１８】また、同期信号の立上がりエッジに同期し
て行われるシステムバスによる情報転送に従うバスマス
タおよびバススレーブと、同期信号の立下がりエッジに
同期して行われるシステムバスによる情報転送に従うバ
スマスタおよびバススレーブとを、随時任意に変更でき
るようにすれば、システムとしての自由度が極めて高
く、転送効率を最大限に向上させることができる。Further, a bus master and a bus slave that follow information transfer by a system bus performed in synchronization with a rising edge of a synchronization signal, and a bus master and a bus slave that follow information transfer by a system bus performed in synchronization with a falling edge of a synchronization signal If can be changed arbitrarily at any time, the degree of freedom as a system is extremely high, and the transfer efficiency can be maximized.

【００１９】本発明のその他の特徴および利点は、添付
図面を参照して以下に行う詳細な説明によって、より明
らかとなろう。Other features and advantages of the present invention will become more apparent from the detailed description given below with reference to the accompanying drawings.

【００２０】以下、本発明の好ましい実施の形態を、図
面を参照して具体的に説明する。Hereinafter, preferred embodiments of the present invention will be specifically described with reference to the drawings.

【００２１】図１は、本発明に係る情報転送装置の回路
ブロック図であって、この情報転送装置は、ＣＰＵ１、
ＤＭＡＣ２、第１の入出力回路３、第２の入出力回路
４、レジスタ回路５、システムバス６、ローカルバス
７、および制御信号線８ａ〜８ｄを備えている。ＣＰＵ
１およびＤＭＡＣ２には、所定周期のソースクロックが
供給されている。ＣＰＵ１、ＤＭＡＣ２、第１の入出力
回路３、および第２の入出力回路４には、ソースクロッ
クを４分周したシステムクロックが供給されている。Ｃ
ＰＵ１、ＤＭＡＣ２、第１の入出力回路３、および第２
の入出力回路４は、システムバス６により相互に接続さ
れており、ＣＰＵ１とレジスタ回路５とは、ローカルバ
ス７により互いに接続されている。ＤＭＡＣ２とレジス
タ回路５とは、制御信号線８ａにより互いに接続されて
おり、ＣＰＵ１とレジスタ回路５とは、制御信号線８ｂ
により互いに接続されている。第２の入出力回路４とレ
ジスタ回路５とは、制御信号線８ｃにより互いに接続さ
れており、第１の入出力回路３とレジスタ回路５とは、
制御信号線８ｄにより互いに接続されている。FIG. 1 is a circuit block diagram of an information transfer device according to the present invention.
It includes a DMAC 2, a first input / output circuit 3, a second input / output circuit 4, a register circuit 5, a system bus 6, a local bus 7, and control signal lines 8a to 8d. CPU
1 and the DMAC 2 are supplied with a source clock having a predetermined period. The CPU 1, the DMAC 2, the first input / output circuit 3, and the second input / output circuit 4 are supplied with a system clock obtained by dividing the source clock by four. C
PU1, DMAC2, first input / output circuit 3, and second
Are connected to each other via a system bus 6, and the CPU 1 and the register circuit 5 are connected to each other via a local bus 7. The DMAC 2 and the register circuit 5 are connected to each other by a control signal line 8a, and the CPU 1 and the register circuit 5 are connected to each other by a control signal line 8b.
Are connected to each other. The second input / output circuit 4 and the register circuit 5 are connected to each other by a control signal line 8c, and the first input / output circuit 3 and the register circuit 5
They are connected to each other by a control signal line 8d.

【００２２】ＣＰＵ（central processing unit ）１
は、バスマスタを構成しており、図外のＲＯＭ（read o
nly memory）あるいはハードディスクなどに記憶されて
いるプログラムに基づいて動作する。またＣＰＵ１は、
ローカルバス７を介してレジスタ回路５に、マスタセレ
クト信号ＭＳ１，ＭＳ２とスレーブセレクト信号ＳＳ
１，ＳＳ２とを設定する。マスタセレクト信号ＭＳ１，
ＭＳ２は、システムクロックの立上がりエッジに同期し
て行われるシステムバス６による情報転送に従うか、シ
ステムクロックの立下がりエッジに同期して行われるシ
ステムバス６による情報転送に従うかをＤＭＡＣ２およ
びＣＰＵ１に指示するための信号であって、スレーブセ
レクト信号ＳＳ１，ＳＳ２は、システムクロックの立上
がりエッジに同期して行われるシステムバス６による情
報転送に従うか、システムクロックの立下がりエッジに
同期して行われるシステムバス６による情報転送に従う
かを第２の入出力回路４および第１の入出力回路３に指
示するための信号である。またＣＰＵ１は、レジスタ回
路５からのマスタセレクト信号ＭＳ２がハイレベルのと
きに、システムクロックの立上がりエッジに同期して行
われるシステムバス６による情報転送に従い、レジスタ
回路５からのマスタセレクト信号ＭＳ２がローレベルの
ときに、システムクロックの立下がりエッジに同期して
行われるシステムバス６による情報転送に従う。CPU (central processing unit) 1
Constitutes a bus master, and a ROM (read o
It operates based on a program stored in a memory (nly memory) or a hard disk. Also, the CPU 1
The master select signals MS1 and MS2 and the slave select signal SS are sent to the register circuit 5 via the local bus 7.
1, SS2. Master select signal MS1,
The MS 2 instructs the DMAC 2 and the CPU 1 to follow the information transfer on the system bus 6 performed in synchronization with the rising edge of the system clock or the information transfer on the system bus 6 performed in synchronization with the falling edge of the system clock. Slave select signals SS1 and SS2 follow the information transfer by the system bus 6 performed in synchronization with the rising edge of the system clock or the system bus 6 performed in synchronization with the falling edge of the system clock. Is a signal for instructing the second input / output circuit 4 and the first input / output circuit 3 to follow the information transfer according to the above. When the master select signal MS2 from the register circuit 5 is at the high level, the CPU 1 follows the master select signal MS2 from the register circuit 5 according to the information transfer performed by the system bus 6 in synchronization with the rising edge of the system clock. When the signal is at the level, information transfer by the system bus 6 is performed in synchronization with the falling edge of the system clock.

【００２３】ＤＭＡＣ２は、バスマスタを構成してお
り、データ転送を行う。またＤＭＡＣ２は、レジスタ回
路５からのマスタセレクト信号ＭＳ１がハイレベルのと
きに、システムクロックの立上がりエッジに同期して行
われるシステムバス６による情報転送に従い、レジスタ
回路５からのマスタセレクト信号ＭＳ１がローレベルの
ときに、システムクロックの立下がりエッジに同期して
行われるシステムバス６による情報転送に従う。The DMAC 2 constitutes a bus master and performs data transfer. When the master select signal MS1 from the register circuit 5 is at a high level, the DMAC 2 follows the master select signal MS1 from the register circuit 5 according to the information transfer performed by the system bus 6 in synchronization with the rising edge of the system clock. When the signal is at the level, information transfer by the system bus 6 is performed in synchronization with the falling edge of the system clock.

【００２４】第１の入出力回路３は、バススレーブを構
成しており、ＣＰＵ１あるいはＤＭＡＣ２との間でデー
タを送受する。また第１の入出力回路３は、レジスタ回
路５からのスレーブセレクト信号ＳＳ２がハイレベルの
ときに、システムクロックの立上がりエッジに同期して
行われるシステムバス６による情報転送に従い、レジス
タ回路５からのスレーブセレクト信号ＳＳ２がローレベ
ルのときに、システムクロックの立下がりエッジに同期
して行われるシステムバス６による情報転送に従う。The first input / output circuit 3 constitutes a bus slave, and sends and receives data to and from the CPU 1 or the DMAC 2. Further, when the slave select signal SS2 from the register circuit 5 is at a high level, the first input / output circuit 3 follows the information transfer from the register bus 5 in accordance with the information transfer performed on the system bus 6 in synchronization with the rising edge of the system clock. When the slave select signal SS2 is at the low level, it follows information transfer by the system bus 6 performed in synchronization with the falling edge of the system clock.

【００２５】第２の入出力回路４は、バススレーブを構
成しており、ＣＰＵ１あるいはＤＭＡＣ２との間でデー
タを送受する。また第２の入出力回路４は、レジスタ回
路５からのスレーブセレクト信号ＳＳ１がハイレベルの
ときに、システムクロックの立上がりエッジに同期して
行われるシステムバス６による情報転送に従い、レジス
タ回路５からのスレーブセレクト信号ＳＳ１がローレベ
ルのときに、システムクロックの立下がりエッジに同期
して行われるシステムバス６による情報転送に従う。The second input / output circuit 4 constitutes a bus slave, and sends and receives data to and from the CPU 1 or the DMAC 2. Further, when the slave select signal SS1 from the register circuit 5 is at a high level, the second input / output circuit 4 follows the information transfer by the system bus 6 performed in synchronization with the rising edge of the system clock. When the slave select signal SS1 is at the low level, it follows information transfer by the system bus 6 performed in synchronization with the falling edge of the system clock.

【００２６】レジスタ回路５は、ＤＭＡＣ２にマスタセ
レクト信号ＭＳ１を供給し、ＣＰＵ１にマスタセレクト
信号ＭＳ２を供給し、第２の入出力回路４にスレーブセ
レクト信号ＳＳ１を供給し、第１の入出力回路３にスレ
ーブセレクト信号ＳＳ２を供給する。マスタセレクト信
号ＭＳ１，ＭＳ２およびスレーブセレクト信号ＳＳ１，
ＳＳ２は、ＣＰＵ１によりレジスタ回路５に設定される
データに応じて、その内容が決定される。またレジスタ
回路５は、ＣＰＵ１とＤＭＡＣ２との双方が、システム
クロックの立上がりエッジと立下がりエッジとのうちの
同じエッジに同期して行われるシステムバス６による情
報転送に従うことがないように、また、第１の入出力回
路３と第２の入出力回路４との双方が、システムクロッ
クの立上がりエッジと立下がりエッジとのうちの同じエ
ッジに同期して行われるシステムバス６による情報転送
に従うことがないように、マスタセレクト信号ＭＳ１，
ＭＳ２およびスレーブセレクト信号ＳＳ１，ＳＳ２の排
他制御を行う。The register circuit 5 supplies a master select signal MS1 to the DMAC 2, a master select signal MS2 to the CPU 1, a slave select signal SS1 to the second input / output circuit 4, and a first input / output circuit. 3 is supplied with a slave select signal SS2. Master select signals MS1, MS2 and slave select signals SS1,
The content of SS2 is determined according to the data set in the register circuit 5 by the CPU 1. The register circuit 5 prevents both the CPU 1 and the DMAC 2 from following information transfer by the system bus 6 performed in synchronization with the same one of the rising edge and the falling edge of the system clock. Both the first input / output circuit 3 and the second input / output circuit 4 may follow information transfer by the system bus 6 performed in synchronization with the same one of the rising edge and the falling edge of the system clock. So that there is no master select signal MS1,
Exclusive control of MS2 and slave select signals SS1 and SS2 is performed.

【００２７】図２は、図１に示す情報転送装置の各部動
作のタイミングを説明するタイミングチャートであっ
て、このタイミングチャートを参照しながら上記情報転
送装置の動作を説明する。いま、時刻ｔ１において、レ
ジスタ回路５から制御信号線８ａを介してＤＭＡＣ２に
供給されているマスタセレクト信号ＭＳ１がハイレベ
ル、レジスタ回路５から制御信号線８ｂを介してＣＰＵ
１に供給されているマスタセレクト信号ＭＳ２がローレ
ベル、レジスタ回路５から制御信号線８ｃを介して第２
の入出力回路４に供給されているスレーブセレクト信号
ＳＳ１がローレベル、レジスタ回路５から制御信号線８
ｄを介して第１の入出力回路３に供給されているスレー
ブセレクト信号ＳＳ２がハイレベルであるものとする
と、ソースクロックの立上がりエッジのタイミングで、
ＤＭＡＣ２がシステムバス６にアドレスの出力を開始す
る。そして、時刻ｔ２において、システムクロックの立
上がりエッジのタイミングで、第１の入出力回路３がシ
ステムバス６上のアドレスをラッチする。この後、時刻
ｔ３において、ソースクロックの立上がりエッジのタイ
ミングで、ＤＭＡＣ２によるシステムバス６へのアドレ
スの送出が終了するとともに、ＣＰＵ１がシステムバス
６にアドレスの出力を開始する。そして、時刻ｔ４にお
いて、システムクロックの立下がりエッジのタイミング
で、第２の入出力回路４がシステムバス６上のアドレス
をラッチする。この後、時刻ｔ５において、ソースクロ
ックの立上がりエッジのタイミングで、ＣＰＵ１による
システムバス６へのアドレスの送出が終了するととも
に、ＤＭＡＣ２がシステムバス６にデータの出力を開始
する。そして、時刻ｔ６において、システムクロックの
立上がりエッジのタイミングで、第１の入出力回路３が
システムバス６上のデータをラッチする。この後、時刻
ｔ７において、ソースクロックの立上がりエッジのタイ
ミングで、ＤＭＡＣ２によるシステムバス６へのデータ
の送出が終了するとともに、ＣＰＵ１がシステムバス６
にデータの出力を開始する。そして、時刻ｔ８におい
て、システムクロックの立下がりエッジのタイミング
で、第２の入出力回路４がシステムバス６上のデータを
ラッチする。FIG. 2 is a timing chart for explaining the operation timing of each part of the information transfer apparatus shown in FIG. 1. The operation of the information transfer apparatus will be described with reference to this timing chart. Now, at time t1, the master select signal MS1 supplied from the register circuit 5 to the DMAC 2 via the control signal line 8a is at a high level, and the CPU 5 from the register circuit 5 via the control signal line 8b.
1, the master select signal MS2 supplied to the first control signal line is low, and the second
The slave select signal SS1 supplied to the input / output circuit 4 is at a low level, and the control signal line 8
Assuming that the slave select signal SS2 supplied to the first input / output circuit 3 via d is at a high level, at the timing of the rising edge of the source clock,
The DMAC 2 starts outputting an address to the system bus 6. Then, at time t2, the first input / output circuit 3 latches the address on the system bus 6 at the timing of the rising edge of the system clock. Thereafter, at time t3, at the timing of the rising edge of the source clock, the DMAC 2 finishes sending the address to the system bus 6, and the CPU 1 starts outputting the address to the system bus 6. Then, at time t4, at the timing of the falling edge of the system clock, the second input / output circuit 4 latches the address on the system bus 6. Thereafter, at time t5, at the timing of the rising edge of the source clock, the CPU 1 finishes sending the address to the system bus 6, and the DMAC 2 starts outputting data to the system bus 6. Then, at time t6, the first input / output circuit 3 latches data on the system bus 6 at the timing of the rising edge of the system clock. Thereafter, at time t7, at the timing of the rising edge of the source clock, the DMAC 2 finishes sending data to the system bus 6, and the CPU 1
Start outputting data. Then, at time t8, the second input / output circuit 4 latches data on the system bus 6 at the timing of the falling edge of the system clock.

【００２８】このように、システムクロックの立上がり
エッジと立下がりエッジとの双方のタイミングを利用し
てデータ転送を行うことができるとともに、マスタセレ
クト信号ＭＳ１，ＭＳ２によりＣＰＵ１およびＤＭＡＣ
２がいずれのエッジに同期してデータ転送を行うかを任
意に変更でき、しかもスレーブセレクト信号ＳＳ１，Ｓ
Ｓ２により第１の入出力回路３および第２の入出力回路
４がいずれのエッジに同期してデータ転送を行うかを任
意に変更できるので、システムバス６の使用効率を最大
限に向上させることができる。As described above, data transfer can be performed using the timings of both the rising edge and the falling edge of the system clock, and the CPU 1 and the DMAC are controlled by the master select signals MS1 and MS2.
2 can arbitrarily change which edge performs data transfer in synchronization with the slave select signals SS1 and S2.
By using S2, it is possible to arbitrarily change which edge the first input / output circuit 3 and the second input / output circuit 4 perform data transfer in synchronization with, thereby maximizing the use efficiency of the system bus 6. Can be.

【００２９】なお、上記実施形態においては、アドレス
とデータとの双方を同一のシステムバス６により時分割
で転送したが、アドレスとデータとを別個のシステムバ
スにより転送するように構成してもよい。In the above embodiment, both the address and the data are transferred by the same system bus 6 in a time division manner. However, the address and the data may be transferred by separate system buses. .

【００３０】また、上記実施形態においては、ＣＰＵ１
とＤＭＡＣ２との２個のバスマスタを設けたが、バスマ
スタの設置数は１個あるいは３個以上であってもよい。
３個以上のバスマスタを設ける場合、システムバス６の
立上がりエッジあるいは立下がりエッジのタイミングで
同時に２個以上のバスマスタがシステムバス６を使用す
ることが無いように、調停を行う必要がある。In the above embodiment, the CPU 1
Although two bus masters, namely, the DMAC2 and the DMAC2, are provided, the number of the bus masters may be one or three or more.
When three or more bus masters are provided, it is necessary to perform arbitration so that two or more bus masters do not simultaneously use the system bus 6 at the timing of the rising edge or the falling edge of the system bus 6.

【００３１】また、上記実施形態においては、第１の入
出力回路３と第２の入出力回路４との２個のバススレー
ブを設けたが、バススレーブの設置数は１個あるいは３
個以上であってもよい。３個以上のバススレーブを設け
る場合、システムバス６の立上がりエッジあるいは立下
がりエッジのタイミングで同時に２個以上のバススレー
ブがシステムバス６上のデータをラッチしては不都合な
ときは、アドレスにより転送先のバススレーブを指定す
ればよい。In the above embodiment, two bus slaves, the first input / output circuit 3 and the second input / output circuit 4, are provided. However, the number of bus slaves is one or three.
The number may be more than one. When three or more bus slaves are provided, if it is not convenient for two or more bus slaves to latch data on the system bus 6 at the rising edge or falling edge of the system bus 6 at the same time, the data is transferred by address. What is necessary is just to specify the previous bus slave.

【００３２】また、上記実施形態においては、マスタセ
レクト信号ＭＳ１，ＭＳ２によりＣＰＵ１およびＤＭＡ
Ｃ２がシステムクロックのいずれのエッジに同期してデ
ータ転送を行うかを任意に変更できるように構成した
が、ＣＰＵ１およびＤＭＡＣ２がシステムクロックのい
ずれのエッジに同期してデータ転送を行うかを回路的に
固定しておいてもよい。In the above embodiment, the CPU 1 and the DMA are controlled by the master select signals MS1 and MS2.
Although it is configured such that the C2 performs data transfer in synchronization with which edge of the system clock, the CPU 1 and the DMAC 2 can determine which edge of the system clock performs data transfer in a circuit. It may be fixed to.

【００３３】また、上記実施形態においては、スレーブ
セレクト信号ＳＳ１，ＳＳ２により第１の入出力回路３
および第２の入出力回路４がシステムクロックのいずれ
のエッジに同期してデータ転送を行うかを任意に変更で
きるように構成したが、第１の入出力回路３および第２
の入出力回路４がシステムクロックのいずれのエッジに
同期してデータ転送を行うかを回路的に固定しておいて
もよい。In the above embodiment, the first input / output circuit 3 is controlled by the slave select signals SS1 and SS2.
And the second input / output circuit 4 can arbitrarily change which edge of the system clock the data transfer is performed.
Which input / output circuit 4 performs data transfer in synchronization with the system clock may be fixed in circuit.

【００３４】また、上記実施形態においては、転送のた
めの同期信号として、周期的なシステムクロックを用い
たが、転送のための同期信号として、非周期的な同期信
号を用いてもよい。In the above embodiment, a periodic system clock is used as a synchronization signal for transfer. However, an aperiodic synchronization signal may be used as a synchronization signal for transfer.

【００３５】[0035]

【発明の効果】以上説明したように、本発明によれば、
同期信号の立上がりエッジに同期して行われるシステム
バスによる情報転送に従うバススレーブあるいはバスマ
スタと、同期信号の立下がりエッジに同期して行われる
システムバスによる情報転送に従うバススレーブあるい
はバスマスタとを、随時任意に変更できることから、シ
ステムとしての自由度が高く、転送効率を十分良好に向
上させることができる。As described above, according to the present invention,
A bus slave or bus master that follows information transfer by the system bus performed in synchronization with the rising edge of the synchronization signal, and a bus slave or bus master that follows information transfer by the system bus that is performed in synchronization with the falling edge of the synchronization signal, as required. Therefore, the degree of freedom as a system is high, and the transfer efficiency can be sufficiently improved.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明に係る情報転送装置の回路ブロック図で
ある。FIG. 1 is a circuit block diagram of an information transfer device according to the present invention.

【図２】図１に示す情報転送装置の各部動作のタイミン
グを説明するタイミングチャートである。FIG. 2 is a timing chart for explaining the operation timing of each unit of the information transfer apparatus shown in FIG. 1;

【符号の説明】[Explanation of symbols]

１ ＣＰＵ ２ ＤＭＡＣ ３ 第１の入出力回路 ４ 第２の入出力回路 ５ レジスタ回路 ６ システムバス DESCRIPTION OF SYMBOLS 1 CPU 2 DMAC 3 1st input / output circuit 4 2nd input / output circuit 5 Register circuit 6 System bus

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B077 AA17 BA09 FF11 GG16 GG26 GG36 MM02 5K047 AA02 BB12 GG24 MM23 MM27 MM29  ──────────────────────────────────────────────────続 き Continued on the front page F term (reference) 5B077 AA17 BA09 FF11 GG16 GG26 GG36 MM02 5K047 AA02 BB12 GG24 MM23 MM27 MM29

Claims (4)

【特許請求の範囲】[Claims] 【請求項１】 任意数のバスマスタと複数のバススレー
ブとの間で共通のシステムバスにより同期信号に同期し
て情報を転送する情報転送装置であって、 前記各バススレーブに、前記同期信号の立上がりエッジ
に同期して行われる前記システムバスによる情報転送に
従うか、前記同期信号の立下がりエッジに同期して行わ
れる前記システムバスによる情報転送に従うかを指示す
るためのスレーブセレクト信号を供給するスレーブ同期
タイミング指示手段を設け、 前記スレーブ同期タイミング指示手段からの前記スレー
ブセレクト信号に応じて、前記複数のバススレーブが、
前記同期信号の立上がりエッジに同期して行われる前記
システムバスによる情報転送に従うグループと、前記同
期信号の立下がりエッジに同期して行われる前記システ
ムバスによる情報転送に従うグループとに随時かつ任意
に分けられる構成としたことを特徴とする、情報転送装
置。An information transfer apparatus for transferring information in synchronization with a synchronization signal between an arbitrary number of bus masters and a plurality of bus slaves by a common system bus, wherein each of the bus slaves receives the synchronization signal. Slave that supplies a slave select signal for instructing whether to follow information transfer by the system bus performed in synchronization with a rising edge or to follow information transfer by the system bus performed in synchronization with a falling edge of the synchronization signal A synchronization timing instructing unit, wherein the plurality of bus slaves respond to the slave select signal from the slave synchronization timing instructing unit.
A group that follows information transfer by the system bus performed in synchronization with the rising edge of the synchronization signal, and a group that follows information transfer by the system bus performed in synchronization with the falling edge of the synchronization signal as needed and arbitrarily divided An information transfer device, characterized in that the information transfer device has a configuration that can be used. 【請求項２】 前記バスマスタは、複数設けられてお
り、 前記各バスマスタに、前記同期信号の立上がりエッジに
同期して行われる前記システムバスによる情報転送に従
うか、前記同期信号の立下がりエッジに同期して行われ
る前記システムバスによる情報転送に従うかを指示する
ためのマスタセレクト信号を供給するマスタ同期タイミ
ング指示手段を設け、 前記マスタ同期タイミング指示手段からの前記マスタセ
レクト信号に応じて、前記複数のバスマスタが、前記同
期信号の立上がりエッジに同期して行われる前記システ
ムバスによる情報転送に従うグループと、前記同期信号
の立下がりエッジに同期して行われる前記システムバス
による情報転送に従うグループとに随時かつ任意に分け
られる、請求項１に記載の情報転送装置。2. A method according to claim 1, wherein a plurality of bus masters are provided, and each of said bus masters follows information transfer by said system bus performed in synchronization with a rising edge of said synchronization signal, or is synchronized with a falling edge of said synchronization signal. Master synchronization timing instructing means for supplying a master select signal for instructing whether or not to follow the information transfer performed by the system bus performed in response to the master select signal from the master synchronization timing instructing means. A bus master, a group according to information transfer by the system bus performed in synchronization with a rising edge of the synchronization signal; and a group according to information transfer by the system bus performed in synchronization with a falling edge of the synchronization signal. The information transfer device according to claim 1, which is arbitrarily divided. 【請求項３】 複数のバスマスタと任意数のバススレー
ブとの間で共通のシステムバスにより同期信号に同期し
て情報を転送する情報転送装置であって、 前記各バスマスタに、前記同期信号の立上がりエッジに
同期して行われる前記システムバスによる情報転送に従
うか、前記同期信号の立下がりエッジに同期して行われ
る前記システムバスによる情報転送に従うかを指示する
ためのマスタセレクト信号を供給するマスタ同期タイミ
ング指示手段を設け、 前記マスタ同期タイミング指示手段からの前記マスタセ
レクト信号に応じて、前記複数のバスマスタが、前記同
期信号の立上がりエッジに同期して行われる前記システ
ムバスによる情報転送に従うグループと、前記同期信号
の立下がりエッジに同期して行われる前記システムバス
による情報転送に従うグループとに随時かつ任意に分け
られる構成としたことを特徴とする、情報転送装置。3. An information transfer apparatus for transferring information in synchronization with a synchronization signal by a common system bus between a plurality of bus masters and an arbitrary number of bus slaves, wherein a rising edge of the synchronization signal is provided to each of the bus masters. Master synchronization that supplies a master select signal for instructing whether to follow information transfer by the system bus performed in synchronization with an edge or to follow information transfer by the system bus performed in synchronization with a falling edge of the synchronization signal A timing instructing unit, wherein the plurality of bus masters, in response to the master select signal from the master synchronization timing instructing unit, follow the information transfer by the system bus performed in synchronization with a rising edge of the synchronization signal; Information by the system bus performed in synchronization with the falling edge of the synchronization signal Characterized by being configured to be divided at any time and optionally the group in accordance with the transfer, the information transfer device. 【請求項４】 前記同期信号は、所定周期のクロック信
号である、請求項１ないし３のいずれかに記載の情報転
送装置。4. The information transfer device according to claim 1, wherein said synchronization signal is a clock signal having a predetermined period.