JPH0399461A - Mimキャパシタを具備した半導体装置 - Google Patents
Mimキャパシタを具備した半導体装置Info
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- JPH0399461A JPH0399461A JP23627289A JP23627289A JPH0399461A JP H0399461 A JPH0399461 A JP H0399461A JP 23627289 A JP23627289 A JP 23627289A JP 23627289 A JP23627289 A JP 23627289A JP H0399461 A JPH0399461 A JP H0399461A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(産業上の利用分野)
この発明は、M I M (lletal−1nsul
ator−Metal)キャパシタを具備した半導体装
置に関するものであり、特にMIMキャパシタとバイア
ホールとを一体化して、MIMキャパシタを形成した際
に必要となるチップ上の面積を縮小した半導体装置に関
するものである。
ator−Metal)キャパシタを具備した半導体装
置に関するものであり、特にMIMキャパシタとバイア
ホールとを一体化して、MIMキャパシタを形成した際
に必要となるチップ上の面積を縮小した半導体装置に関
するものである。
(従来の技術)
第6図は、高周波回路の電源バイアス部において、MI
Mキャパシタとバイアホールとにより高周波短絡回路を
形成した従来のMIMキャパシタを具備した半導体装置
の平面図である。同図において、(1)はバイアス線路
、(2)は配線金属層。
Mキャパシタとバイアホールとにより高周波短絡回路を
形成した従来のMIMキャパシタを具備した半導体装置
の平面図である。同図において、(1)はバイアス線路
、(2)は配線金属層。
(3)はバイアホール、(4)はMIMキャパシタ、(
5)はバイアス線路(1)とMIMキャパシタ(4)と
を接続する接続線路、(6)はバイアホール(3)や配
線金属層(2)等からなるバイアホール部、(7)はM
IMキャパシタ(4)とバイアホール部(6)との接続
部である。
5)はバイアス線路(1)とMIMキャパシタ(4)と
を接続する接続線路、(6)はバイアホール(3)や配
線金属層(2)等からなるバイアホール部、(7)はM
IMキャパシタ(4)とバイアホール部(6)との接続
部である。
第6図に示すように、従来の半導体装置では、島周波回
路中のバイアス回路に高周波短絡回路を設ける際には、
バイアス線路(1)の近傍にMIMキャパシタ(4)を
形成して、これと上記バイアス線路(1)とを接続線路
(5)で接続する。そして、MIMキャパシタ(4)の
近傍にバイアホール(3)を形成して、該バイアホール
(3)とMIMキャパシタ(4)とを接続することによ
り、バイアス線路(1)を高周波的に接地していた。
路中のバイアス回路に高周波短絡回路を設ける際には、
バイアス線路(1)の近傍にMIMキャパシタ(4)を
形成して、これと上記バイアス線路(1)とを接続線路
(5)で接続する。そして、MIMキャパシタ(4)の
近傍にバイアホール(3)を形成して、該バイアホール
(3)とMIMキャパシタ(4)とを接続することによ
り、バイアス線路(1)を高周波的に接地していた。
(発明が解決しようとする課WU)
上記のような従来の半導体装置では、バイアス回路を高
周波的に接地する高周波短絡回路は、MIMキャパシタ
(4)とバイアホール部(6)とを別々に形成していた
ために、半導体基板りで大きな面積を占めていた(通常
、バイアス回路用のMIMキャパシタ(4)は外形寸法
がzoox zo。
周波的に接地する高周波短絡回路は、MIMキャパシタ
(4)とバイアホール部(6)とを別々に形成していた
ために、半導体基板りで大きな面積を占めていた(通常
、バイアス回路用のMIMキャパシタ(4)は外形寸法
がzoox zo。
μl程度、バイアホール部(6)は外形寸法が300X
300pm程度である)、このため、半導体装置の小型
集積化の障害になっていた。
300pm程度である)、このため、半導体装置の小型
集積化の障害になっていた。
この発明は、上記のような従来の半導体装lの閂題点を
解消することを目的とするものであり、MIM−Vヤパ
シタとバイアホールとを一体化して、チップ面積を縮小
することを目的としたものである。
解消することを目的とするものであり、MIM−Vヤパ
シタとバイアホールとを一体化して、チップ面積を縮小
することを目的としたものである。
この発明による半導体装置は、半導体基板の一方の面か
ら他方の面に向けて開孔するバイアホールの内面に上記
半導体基板の他方の面上に形成された第1の導電層と電
気的に接続される電極層を形成し、該電極層の表面に層
間絶縁膜層を形成し、該層間絶縁膜層の表面に第2の導
電層を形成することにより上記電極層と層間絶縁膜層と
第2の導電層とによりMIMキャパシタを形成して、バ
イアホールとMIMキャパシタとを一体化したものであ
る。
ら他方の面に向けて開孔するバイアホールの内面に上記
半導体基板の他方の面上に形成された第1の導電層と電
気的に接続される電極層を形成し、該電極層の表面に層
間絶縁膜層を形成し、該層間絶縁膜層の表面に第2の導
電層を形成することにより上記電極層と層間絶縁膜層と
第2の導電層とによりMIMキャパシタを形成して、バ
イアホールとMIMキャパシタとを一体化したものであ
る。
この発明の半導体装置の他の例は、半導体基板の一方の
面から、表面に導電層が形成された他方の面に向けて該
他方の面との間に所望の厚みを残して開口を形成し、該
開口の内面に電極層を形成し、該電極層と上記所♀の厚
みの半導体層と−に2導電層とによりMIMキャパシタ
を形成して、バイアホールとMIMキャパシタとを一体
化したものである。
面から、表面に導電層が形成された他方の面に向けて該
他方の面との間に所望の厚みを残して開口を形成し、該
開口の内面に電極層を形成し、該電極層と上記所♀の厚
みの半導体層と−に2導電層とによりMIMキャパシタ
を形成して、バイアホールとMIMキャパシタとを一体
化したものである。
(作 用)
この発明による半導体装置ては、バイアホールとMIM
キャパシタとが一体化されるから、例えば、バイアス回
路を高周波的に接地する高周波短絡回路を従来の2分の
1の面積で構成することができる。
キャパシタとが一体化されるから、例えば、バイアス回
路を高周波的に接地する高周波短絡回路を従来の2分の
1の面積で構成することができる。
(実 施 例)
以下この発明による半導体装置の各実施例を図を参照し
つつ説明する。第1図はこの発明によるMIMキャパシ
タを具備した半導体装置の第1の実施例を示す概略断i
J!i図である。同図において、(lO)は半導体基板
で、その表面には第1の導電層として配線金属層(11
)が形成されている。 (iz)は半導体基板(lO)
の裏面から形成されたバイアホールで、その内面には上
記配線金属層(11)と接触する電極層(1コ)が形成
されており、該電極層(13)の表面(下面)にMIM
キャパシタの誘電体とじて作用する層間絶縁膜層(14
)が形成されている。層間絶縁膜層(14)の表面(下
面)及び半導体基板(lO)の裏面には第2の導電層と
して裏面電極(15)が形成されている。そして、電極
層(13)と層間絶縁膜層(14)と裏面電極(15)
とにより高周波短絡回路として作用するM I M#ヤ
バシタが形成され、これによって例えばバイアス回路の
上記配線金属層(11)を高周波的に接地することがで
きる。
つつ説明する。第1図はこの発明によるMIMキャパシ
タを具備した半導体装置の第1の実施例を示す概略断i
J!i図である。同図において、(lO)は半導体基板
で、その表面には第1の導電層として配線金属層(11
)が形成されている。 (iz)は半導体基板(lO)
の裏面から形成されたバイアホールで、その内面には上
記配線金属層(11)と接触する電極層(1コ)が形成
されており、該電極層(13)の表面(下面)にMIM
キャパシタの誘電体とじて作用する層間絶縁膜層(14
)が形成されている。層間絶縁膜層(14)の表面(下
面)及び半導体基板(lO)の裏面には第2の導電層と
して裏面電極(15)が形成されている。そして、電極
層(13)と層間絶縁膜層(14)と裏面電極(15)
とにより高周波短絡回路として作用するM I M#ヤ
バシタが形成され、これによって例えばバイアス回路の
上記配線金属層(11)を高周波的に接地することがで
きる。
第1図の半導体装置は次のようにして製造される。先ず
、半導体基板(10)の表面に配線金属層(11)を例
えば蒸着法により形成する。次に半導体基板(lO)を
その裏面より所望の厚さ(例えば150g、m程度)に
なるまで研磨した後、上記半導体基板(!0)の裏面よ
り配線金属層(II)上に達するバイアホール(12)
を例えば化学エツチング法により形成する0次にバイア
ホール(12)の内面に電極層(13)を例えば蒸着法
により配線金属層(11)と接触するように形成し、そ
の表面(下面)に層間絶縁膜層(14)を例えばスパッ
タリング法により形成する。最後に半導体基板(10)
の裏面及び層間絶縁膜層(14)の表面(下面)に裏面
電極(15)を例えば電解メツキ法により形成する。
、半導体基板(10)の表面に配線金属層(11)を例
えば蒸着法により形成する。次に半導体基板(lO)を
その裏面より所望の厚さ(例えば150g、m程度)に
なるまで研磨した後、上記半導体基板(!0)の裏面よ
り配線金属層(II)上に達するバイアホール(12)
を例えば化学エツチング法により形成する0次にバイア
ホール(12)の内面に電極層(13)を例えば蒸着法
により配線金属層(11)と接触するように形成し、そ
の表面(下面)に層間絶縁膜層(14)を例えばスパッ
タリング法により形成する。最後に半導体基板(10)
の裏面及び層間絶縁膜層(14)の表面(下面)に裏面
電極(15)を例えば電解メツキ法により形成する。
なお、上記の第1の実施例では、半導体基板(10)を
所望の厚さにするためにその裏面から研磨したが、半導
体基板(10)の裏面より配線金属層(11)に達する
バイアホールを形成することかできれば、上記の研磨を
省略してもよい。また、バイアホール(12)を形成す
る方法、配線金属層(11)、電極層(13)、層間絶
縁膜層(14)、裏面電極(15)の形成方法は、上記
の各方法以外に任意の方法を採用することができる。
所望の厚さにするためにその裏面から研磨したが、半導
体基板(10)の裏面より配線金属層(11)に達する
バイアホールを形成することかできれば、上記の研磨を
省略してもよい。また、バイアホール(12)を形成す
る方法、配線金属層(11)、電極層(13)、層間絶
縁膜層(14)、裏面電極(15)の形成方法は、上記
の各方法以外に任意の方法を採用することができる。
第2図はこの発明によるMIMキャパシタを具備した半
導体装置の第2の実施例を示す概略断面図である。同図
において、 (20)は半導体基板で、その裏面には第
1の導電層として裏面電極(21)が形成されている。
導体装置の第2の実施例を示す概略断面図である。同図
において、 (20)は半導体基板で、その裏面には第
1の導電層として裏面電極(21)が形成されている。
(22)は半導体基板(21)の表面から形成されたバ
イアホールで、その内面には上記裏面電極(21)と接
触する電極層(23)が形成されており、該電極層(2
3)及び半導体基板(21)の表面を慣って層間絶縁膜
層(24)が形成されている0層間絶縁膜層(24)の
表面(上面)には第2の導電層として配線金属層(25
)が形成されている。そして、配線金属層(25)と層
間絶縁膜層(24)と電極層(23)とにより高周波短
絡回路として作用するMIMキャパシタが形成され、こ
れによって例えばバイアス回路の上記配線金属層(25
)を高周波的に接地することができる。
イアホールで、その内面には上記裏面電極(21)と接
触する電極層(23)が形成されており、該電極層(2
3)及び半導体基板(21)の表面を慣って層間絶縁膜
層(24)が形成されている0層間絶縁膜層(24)の
表面(上面)には第2の導電層として配線金属層(25
)が形成されている。そして、配線金属層(25)と層
間絶縁膜層(24)と電極層(23)とにより高周波短
絡回路として作用するMIMキャパシタが形成され、こ
れによって例えばバイアス回路の上記配線金属層(25
)を高周波的に接地することができる。
第2図の半導体装置は次のようにして製造される。先ず
半導体基板(20)の表面より所望の深さ(例えば30
IL■程度)までバイアホール(22)を例えばRIE
(反応性イオンエツチング)法により形成する0次にこ
のバイアホール(22)の内面及び半導体基板(20)
の表面の一部に電極層(23)を例えば蒸着法などによ
り形成し、該電極層(23)の上面及び半導体基板(2
1)の表面を覆って層間絶縁119層(24)を例えば
スパッタリング法により形成する。
半導体基板(20)の表面より所望の深さ(例えば30
IL■程度)までバイアホール(22)を例えばRIE
(反応性イオンエツチング)法により形成する0次にこ
のバイアホール(22)の内面及び半導体基板(20)
の表面の一部に電極層(23)を例えば蒸着法などによ
り形成し、該電極層(23)の上面及び半導体基板(2
1)の表面を覆って層間絶縁119層(24)を例えば
スパッタリング法により形成する。
次いで層間絶縁膜層(24)の上面に配線金属層(25
)を例えば蒸着法により形成する。次に半導体基板(2
0)を裏面から電極層(2コ)が露出するまで研磨した
後、研磨された半導体基板(20)の裏面に裏面電極(
21)を例えば電解メツキ法により形成する。
)を例えば蒸着法により形成する。次に半導体基板(2
0)を裏面から電極層(2コ)が露出するまで研磨した
後、研磨された半導体基板(20)の裏面に裏面電極(
21)を例えば電解メツキ法により形成する。
なお1.上記の第2の実施例では、半導体基板(20)
を裏面から研磨したが、半導体基板(20)の表面から
裏面に貫通するバイアホールを形成することができれば
、上記の研磨を省略してもよい、この場合は、先に裏面
電極(21)を形成しておく心安がある。また、バイア
ホール(22)を形成する方法、裏面電極(21)、電
極層(23)、層間絶縁膜層(24)、配線金属層(2
5)を形成する方法は上記の各方法以外に任意の方法を
採用することができる。
を裏面から研磨したが、半導体基板(20)の表面から
裏面に貫通するバイアホールを形成することができれば
、上記の研磨を省略してもよい、この場合は、先に裏面
電極(21)を形成しておく心安がある。また、バイア
ホール(22)を形成する方法、裏面電極(21)、電
極層(23)、層間絶縁膜層(24)、配線金属層(2
5)を形成する方法は上記の各方法以外に任意の方法を
採用することができる。
第3[Aはこの発明によるMIMキャパシタを具備した
半導体装置の第3の実施例を示す概略断面図である。同
図において、 (30)は半導体基板で、その表面には
導電層として配線金属層(3I)が形成されている。(
32)は半導体基板(30)の裏面から所定の厚みtを
残して形成された開口で、該開口の内面及び上記半導体
基板(30)の裏面には電極層として裏面電極(33)
が形成されている。この実施例では、配線金属層(31
)と所定の厚み先の半導体基板(30)の層部分と裏面
電極(33)とにより高周波短絡回路として作用するM
IMキャパシタが形成され、このMIMキャパシタによ
り例えばバイアス回路の配線金属層(31)を高周波的
に接地することができる。
半導体装置の第3の実施例を示す概略断面図である。同
図において、 (30)は半導体基板で、その表面には
導電層として配線金属層(3I)が形成されている。(
32)は半導体基板(30)の裏面から所定の厚みtを
残して形成された開口で、該開口の内面及び上記半導体
基板(30)の裏面には電極層として裏面電極(33)
が形成されている。この実施例では、配線金属層(31
)と所定の厚み先の半導体基板(30)の層部分と裏面
電極(33)とにより高周波短絡回路として作用するM
IMキャパシタが形成され、このMIMキャパシタによ
り例えばバイアス回路の配線金属層(31)を高周波的
に接地することができる。
第3図の半導体装置は次のようにして製造される。先ず
半導体基板(30)の表面に配線金属層(31)を例え
ば蒸着法により形成する0次に、半導体基板(30)を
裏面から研磨して所定の厚みにする0次に、半導体基板
(30)の研磨された裏面から所望の厚みtの半導体基
板の層が残るように開口(32)を例えば化学エツチン
グ法により形成し、該開口内及び半導体基板(30)の
裏面を覆って裏面電極(33)を例えば電解メツキ法に
より形成する。
半導体基板(30)の表面に配線金属層(31)を例え
ば蒸着法により形成する0次に、半導体基板(30)を
裏面から研磨して所定の厚みにする0次に、半導体基板
(30)の研磨された裏面から所望の厚みtの半導体基
板の層が残るように開口(32)を例えば化学エツチン
グ法により形成し、該開口内及び半導体基板(30)の
裏面を覆って裏面電極(33)を例えば電解メツキ法に
より形成する。
なお、上記の第3の実施例においても、半導体基板(コ
0)の裏面から所望の厚みtが残るように開口(32)
を形成することがてきれば、上記の研磨を省略してもよ
い、また、開口(32)を形成する方法も化学エツチン
グ法以外に任意の方法を採用することがてき、さらに配
線金属層(31)及び裏面電極(33)を形成する方法
も上記の各方法以外の任意の方法を採用することかでき
る。
0)の裏面から所望の厚みtが残るように開口(32)
を形成することがてきれば、上記の研磨を省略してもよ
い、また、開口(32)を形成する方法も化学エツチン
グ法以外に任意の方法を採用することがてき、さらに配
線金属層(31)及び裏面電極(33)を形成する方法
も上記の各方法以外の任意の方法を採用することかでき
る。
第4図はこの発明によるMIMキャパシタを具備した半
導体装置の第4の実施例を示す概略断面図である。同図
において、−(40)は半導体基板で、その裏面には導
電層として裏面電極(41)が形成されている。 (4
2)は半導体基板(40)の表面から所定の厚みtを残
して形成された開口で、該開口(42)及び半導体基板
(40)の表面の一部を覆って電極層として配線金属層
(43)が形成されている。この実施例では、配線金属
層(43)と厚みtの半導体基板(40)の層部分と裏
面電極(41)とにより高周波短絡回路として作用する
MIMキャパシタが形成され、このMIMキャパシタに
より例えばバイアス回路の配線金属層(43)を高周波
的に接地することができる。
導体装置の第4の実施例を示す概略断面図である。同図
において、−(40)は半導体基板で、その裏面には導
電層として裏面電極(41)が形成されている。 (4
2)は半導体基板(40)の表面から所定の厚みtを残
して形成された開口で、該開口(42)及び半導体基板
(40)の表面の一部を覆って電極層として配線金属層
(43)が形成されている。この実施例では、配線金属
層(43)と厚みtの半導体基板(40)の層部分と裏
面電極(41)とにより高周波短絡回路として作用する
MIMキャパシタが形成され、このMIMキャパシタに
より例えばバイアス回路の配線金属層(43)を高周波
的に接地することができる。
第4図の半導体装置は次のようにして製造される。先ず
半導体基板(40)の表面より例えばRIE法を用いて
所望の深さにまで開口(42)を形成する9次に開口(
42)の内面及び半導体基板(40)の表面の一部を覆
って配線金属R(4:l)を例えば蒸着法により形成す
る0次に半導体基板(40)を裏面より研磨して、研磨
面と配線金属層(42)との間に所望の厚みtの半導体
基板の層が残るようにする。最後に上記研磨面に裏面電
極(41)を例えば電解メツキ法により形成する。
半導体基板(40)の表面より例えばRIE法を用いて
所望の深さにまで開口(42)を形成する9次に開口(
42)の内面及び半導体基板(40)の表面の一部を覆
って配線金属R(4:l)を例えば蒸着法により形成す
る0次に半導体基板(40)を裏面より研磨して、研磨
面と配線金属層(42)との間に所望の厚みtの半導体
基板の層が残るようにする。最後に上記研磨面に裏面電
極(41)を例えば電解メツキ法により形成する。
なお、上記の第4の実施例においても、半導体基板(4
0)の表面から所望の厚みtの層が残るように開口(4
2)を形成することができれば、上記の研磨を省略して
もよい、また、開Q (42)を形成する方法はI’t
lE法以外の任意の方法を採用することができ、配線金
属層(43)及び裏面電極(41)の形成方法も上記の
各方法以外の任意の方法を採用することがてきる。
0)の表面から所望の厚みtの層が残るように開口(4
2)を形成することができれば、上記の研磨を省略して
もよい、また、開Q (42)を形成する方法はI’t
lE法以外の任意の方法を採用することができ、配線金
属層(43)及び裏面電極(41)の形成方法も上記の
各方法以外の任意の方法を採用することがてきる。
第5図は第6図と同じ参照番号を使って示したこの発明
の前述の各実施例によるMIMキャパシタを具備した半
導体装置の平面図を示す。同図で、(1)はバイアス線
路、(2)は配線金属層、(3)はバイアホール、(6
)は配線金属層(2)やバイアホール(3)等からなる
バイアホール部である。このバイアホール部(5)内に
MIMキャパシタが形成されている。
の前述の各実施例によるMIMキャパシタを具備した半
導体装置の平面図を示す。同図で、(1)はバイアス線
路、(2)は配線金属層、(3)はバイアホール、(6
)は配線金属層(2)やバイアホール(3)等からなる
バイアホール部である。このバイアホール部(5)内に
MIMキャパシタが形成されている。
この発明によれば、バイアホール中にMIMキャパシタ
を形成したため、第5図に示すように例えば高周波回路
中のバイアス線路(1)を高周波短絡回路により高周波
的に接地する場合、それに必とが“できる。また、この
発明では、MIMキャパシタとバイアホール(3)とが
直接最短距離で接続されるから、高周波短絡回路中に不
所望なインダクタンス成分か現われるのを最少に押える
ことがてきる。
を形成したため、第5図に示すように例えば高周波回路
中のバイアス線路(1)を高周波短絡回路により高周波
的に接地する場合、それに必とが“できる。また、この
発明では、MIMキャパシタとバイアホール(3)とが
直接最短距離で接続されるから、高周波短絡回路中に不
所望なインダクタンス成分か現われるのを最少に押える
ことがてきる。
第1図はこの発明によるMIMキャパシタを具備した半
導体装置の第1の実施例の概略断面図。 第2図は第2の実施例の概略断面図、第3図は第3の実
施例の概略断面図、第4図は第4の実施例の概略断面図
、第5図はこの発明によるMIMキャパシタを具備した
半導体装置の各実施例の平面図、第6図は従来のMIM
キャパシタを具備した半導体装置の概略平面図である。 第1図及び第2図において、(lO)、(20)・・・
・半導体基板、(II)、(21)・・・・第1の導電
層、(12)、(22)・・・・バイアホール、(13
)、(23)・・・・電極層、(I4)、(24)・・
・・Njrtn絶縁膜層、(I5)、(25)・・・・
第2の導電層。 第3図及び第4図において、(30)、(40)・・・
・半導体基板、(31)、(41)・・・・導電層、(
32)、(42)・・・・開口、 (:13)、(43
)・・・・電極層。
導体装置の第1の実施例の概略断面図。 第2図は第2の実施例の概略断面図、第3図は第3の実
施例の概略断面図、第4図は第4の実施例の概略断面図
、第5図はこの発明によるMIMキャパシタを具備した
半導体装置の各実施例の平面図、第6図は従来のMIM
キャパシタを具備した半導体装置の概略平面図である。 第1図及び第2図において、(lO)、(20)・・・
・半導体基板、(II)、(21)・・・・第1の導電
層、(12)、(22)・・・・バイアホール、(13
)、(23)・・・・電極層、(I4)、(24)・・
・・Njrtn絶縁膜層、(I5)、(25)・・・・
第2の導電層。 第3図及び第4図において、(30)、(40)・・・
・半導体基板、(31)、(41)・・・・導電層、(
32)、(42)・・・・開口、 (:13)、(43
)・・・・電極層。
Claims (2)
- (1)半導体基板の一方の面から他方の面に向けて開孔
するバイアホールの内面に上記半導体基板の他方の面上
に形成された第1の導電層と電気的に接続される電極層
を形成し、該電極層の表面に層間絶縁膜層を形成し、該
層間絶縁膜層の表面に第2の導電層を形成することによ
り上記電極層と層間絶縁膜層と第2の導電層とによりM
IMキャパシタを形成してなるバイアホールと一体化さ
れたMIMキャパシタを具備した半導体装置。 - (2)半導体基板の一方の面から、表面に導電層が形成
された他方の面に向けて該他方の面との間に所望の厚み
を残して開口を形成し、該開口の内面に電極層を形成し
、該電極層と上記所望の厚みの半導体層と上記導電層と
によりMIMキャパシタを形成してなるバイアホールと
一体化されたMIMキャパシタを具備した半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1236272A JP2705237B2 (ja) | 1989-09-12 | 1989-09-12 | Mimキャパシタを具備した半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1236272A JP2705237B2 (ja) | 1989-09-12 | 1989-09-12 | Mimキャパシタを具備した半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0399461A true JPH0399461A (ja) | 1991-04-24 |
JP2705237B2 JP2705237B2 (ja) | 1998-01-28 |
Family
ID=16998324
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1236272A Expired - Lifetime JP2705237B2 (ja) | 1989-09-12 | 1989-09-12 | Mimキャパシタを具備した半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2705237B2 (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5583359A (en) * | 1995-03-03 | 1996-12-10 | Northern Telecom Limited | Capacitor structure for an integrated circuit |
JP2012204499A (ja) * | 2011-03-24 | 2012-10-22 | Denso Corp | 半導体装置およびその製造方法 |
JP2017098499A (ja) * | 2015-11-27 | 2017-06-01 | 三菱電機株式会社 | Mimキャパシタ及びその製造方法 |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS51874U (ja) * | 1974-06-18 | 1976-01-06 | ||
JPS57104265A (en) * | 1980-12-19 | 1982-06-29 | Fujitsu Ltd | Semiconductor device |
JPS63280463A (ja) * | 1987-05-12 | 1988-11-17 | Nippon Mining Co Ltd | 半導体装置 |
JPS63285001A (ja) * | 1987-05-18 | 1988-11-22 | Mitsubishi Electric Corp | モノリジックマイクロ波装置 |
JPH028153U (ja) * | 1988-06-27 | 1990-01-19 | ||
JPH02199862A (ja) * | 1989-01-27 | 1990-08-08 | Nec Corp | 半導体装置の製造方法 |
-
1989
- 1989-09-12 JP JP1236272A patent/JP2705237B2/ja not_active Expired - Lifetime
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
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JP2017098499A (ja) * | 2015-11-27 | 2017-06-01 | 三菱電機株式会社 | Mimキャパシタ及びその製造方法 |
Also Published As
Publication number | Publication date |
---|---|
JP2705237B2 (ja) | 1998-01-28 |
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