JPH0397038A

JPH0397038A - 乗算器

Info

Publication number: JPH0397038A
Application number: JP1234264A
Authority: JP
Inventors: Yasuhiko Hagiwara; 靖彦萩原
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1989-09-08
Filing date: 1989-09-08
Publication date: 1991-04-23

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、集積回路を用いて乗算器を作戒する際、その
良品判別試験が容易な乗算器に関するものである。

（従来の技術）入力のビット数がｎＸｎの乗算器は、その入力の組合せ
総数が２の２ｎ乗通りあり、ｎが増えるにしたがって、
全ての人力の組合せに対して試験する（入力と出力の整
合性を確認する）ことが困難になる。

このような問題点を解決するために、乗算器を構戊する
マクロセル自身を試験打能な構戒にして、少ないバタン
数でセルレベルでの試験を実現した、乗算器の試験方式
が「テスト可能なＶＬＳＩアレイ型乗算器の設計Ｊ　（
Ｔｈｅ　Ｄｅｓｉｇｎ　ｏｆ　Ｅａｓｙ　Ｔｅｓｔａｂ
ｌｅＶＬＳＩ　Ａｒｒａｙ　Ｍｕｌｔｉｐｌｉｅｒｓ）
アイトリプルイー・トランザクション・オン・コンピュ
ータ（ＩＥＥＥ　Ｔｒａｎｓ．　ｏｎ　Ｃｏｍｐ．）ｐ
ｐ．５５４−５６０．　１９８４などに報告されている
。

この他、速度の劣化を抑えるために、乗算器の入力部に
バタン発生器、出力部にバタン圧縮器を配置して、大量
のパタン印加後、バタン圧縮器内のデータをあらかじめ
論理シミュレーションで計算しておいた値と比較する方
法が考えられる。

（発明が解決しようとする）上述した従来の２方式のうち前者は、乗算器が複全［［
なマクロセルで構或されるため、乗算器全体としてみた
ときの速度が劣化するだけでなく、ＬＳＩ化するとき回
路構戒面積の大幅な増大が避けられなかった。

また後者は速度的な劣化は少ないものの、シミュレーシ
ョンを行うための設計工数が増大し、ビット長が長くな
った場合にこの傾向は特に顕著になる。またどれだけの
バタン数を印加すれば、所望の故障検出率が得られるか
どうかのシミュレーションをあらかじめ行っておく必要
も出てくる。

すなわち、従来の乗算器の試験方式は、速度の低下、回
路構戒面積の増大、設計工数の増大などの欠点を有して
いる。

本発明の目的は、速度、回路面積のオーバーヘッドを最
小限に抑えた上で、データの圧縮結果を求めずに試験を
行うことができる乗算器を提供することにある。

（課題を解決するための手段）本発明は、乗算器を同一機能を持ちしかも相互の信号が
遮断された複数のブロックに分割する手段と、各ブロッ
クに共通のテスト用パタンを印加する手段と、このパタ
ンを印加したときの各ブロックからの出力を比較する比
較器とからなるテスト手段を備えたことを特徴とする乗
算器である。

（作用）乗算器を分割した複数の同一ブロックに、共通のテスト
パタンを供給し、各ブロックの出力（もしくはその圧縮
した結果）の一致を調べることにより、動作速度の劣化
と回路面積の増大を著しく抑えた、良品試験を容易に行
える乗算器を実現できる。また各ブロックの出力あるい
はその出力を圧縮した結果が同じであることを確誌する
だけでよいので、試験結果を簡単な比較器で確認できる
。

このため、複雑なシミュレーションが不要である。

（実施例）本発明の実施例について図面を参照して説明する。

第１図は本発明の一実施例を示す構戒図である。

この乗算器は以下に示す乗算動作と試験動作を行う。

（乗算動作時）第１図は２ｎ　Ｘ　２ｎビットの乗算器で、ｎビット長
の第１〜４レジスタ１〜４にそれぞれ被乗数の上位、被
乗数の下位、乗数の下位、乗数の上位を与えると、それ
ぞれが第１〜４乗算器９〜１２に供給される。図中の点
線はデータがそのまま通過して次の乗算器に供給されて
いることを示している。第２乗算器１０では、被乗数の
下位と乗数の下位の乗算が行われ、キャリー信号が第１
切り替え器７を通して第１乗算器９と第３乗算器１１に
、第２バッファ６を通して第４乗算器１２に供給される
。第１乗算器９は、第１切り替え器７を通った第２乗算
器のキャリー信号が入力さえ、これをキャリーとして被
乗数の上位と乗数の下位の乗算を行う。また第４乗算器
１２は、第２バッファ６を通った第２乗算器の出力が入
力され、これをキャリーとして被乗数の下位と乗数の上
位の乗算を行う。第３乗算器１１は、第１切り替え器７
を通った第２乗算器１０の出力と、第１バッファ５を通
った第１乗算器９の出力と、第２切り替え器８を通った
第４乗算器１２の出力をキャリー信号として、被乗数の
上位と乗数の上位の乗算を行う。第３、４バッファ１３
、１４は乗算結果を保持する役割を持つ。

（試験動作時）試験動作時には、第１、２切り替え器７、８と第１、２
バッファ５、６が常にＯを出力する。このことにより、
第１〜４乗算器９〜１３の人力は第１〜４レジスタ１〜
４の出力だけとなり、乗算器間の信号は遮断される。こ
こで、前記第１、２レジスタと第３、４レジスタをＬＦ
ＳＲ（Ｌｅｎｅａｒ　Ｆｅｅｄｂａｃｋ　Ｓｈｉｆｔ　
Ｒｅｇｉｓｔｅｒ）などのバタン発生器としておくこと
によって、それぞれ同一の乱数的なパタンを発生すると
、第１〜４乗算器９〜１２の入カパタンが同じになり、
各乗算器の出力バタンか同一になることが期待される。

各乗算器の出力は第ｌ〜４バッファ５、６、１３、１４
に入力され、試験動作時には、第１〜４バッファの出力
は比較器１５に人力される。このようにバッファの出力
（もしくは圧縮した結果）を、比較器１５で比較し、４
つがすべて一致しているかどうかを出力する。つまりあ
るパタンを印加した際に、４つの出力がすべて一致して
いれば良品である、１つでも異なるものかあれば第ｌ〜
４乗算器９〜ｌ３、もしくは第１〜４バツファ５、６、
１３、１４のなかのトランジスタ、配線等に不良箇所が
あることがわかる。

少数のバタンでは、乗算器内部の全てのトランジスタ、
配線の良・不良を判断することが不可能であるため、第
１〜４レジスタ１〜４で大量のパタンを逐次発生し、比
較器１５の出力を監視することで、乗算器の試験を行う
。

（発明の効果）以上説明したように、従来の乗算器のテスト方式は、速
度の劣化、面積の増大等の欠点を伴っていたり、シミュ
レーションのための工数を必要としていたりした。本発
明では、集積回路を用いて実現する乗算器を、その規則
性、対称性を利用して複数に分割し、同一パターンを印
加して、その出力を比較することで試験する。本発明で
は、乗算器本体は従来の回路を用いることが出来、速度
的な劣化は、試験ｌ乗算動作切り替えのための１ゲート
分程度である。また周辺回路の多くも従来の乗算器に付
随する回路に機能を加えたものなので面積的にも増加は
ない。しかも比較動作を行うだけなので、シミュレーシ
ョンによる期待値の算出が不要である。本発明によって
、ＬＳＩの良品判別試験を容易に行えるようになった。

【図面の簡単な説明】

第１図は本発明の実施例を示した論理回路ブロック図で
ある。１，２・・・ｎビット長の被乗数用レジスタ、３，４・
・・ｎビット長の乗数用レジスタ、５，６・・・バッフ
ァ、７，８・・・切り替え回路、９〜１２．ｎＸｎビッ
ト構戒の乗算器、１３．１４・・・出力バツファ、１５
・・・比較器。

Claims

【特許請求の範囲】

乗算器を同一機能を持ちしかも相互の信号が遮断された
複数のブロックに分割する手段と、各ブロックに共通の
テスト用パタンを印加する手段と、このパタンを印加し
たときの各ブロックからの出力を比較する比較器とから
なるテスト手段を備えたことを特徴とする乗算器。