JPH0395969A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0395969A JPH0395969A JP23394689A JP23394689A JPH0395969A JP H0395969 A JPH0395969 A JP H0395969A JP 23394689 A JP23394689 A JP 23394689A JP 23394689 A JP23394689 A JP 23394689A JP H0395969 A JPH0395969 A JP H0395969A
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Links
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Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
本発明は、半導体装置に関し、特に、非品質基板上に多
結晶シリコン薄膜を形成してなる電界効果トランジスタ
の高速化に関する。
結晶シリコン薄膜を形成してなる電界効果トランジスタ
の高速化に関する。
[従来の技術]
今日、高密度化・多機能化を目的として非晶質基板上に
半導体素子を形成するsor技術の研究が盛んである。
半導体素子を形成するsor技術の研究が盛んである。
非晶質基板を用いた半導体素子は、非晶質基板上に単結
晶半導体層を形成してなるものと多結晶半導体層を形成
してなるものとに大別することができる。
晶半導体層を形成してなるものと多結晶半導体層を形成
してなるものとに大別することができる。
非晶質基板上に単結晶半導体層を形成する方法としては
、SrMOX、レーザ再結晶技術等がある。単結晶半導
体層を用いた半導体素子は、薄膜中のトラップが少ない
ので、キャリアの実効移動度が高く、従って素子の高速
化を図ることができるという長所を有する。しかし、こ
の反面、歩留りが悪く、コスト高となるという欠点を有
している. これに対して、非品質基板上に多結晶半導体層を形成し
てなる半導体装置は、コストが低く、効率的に形成でき
る。
、SrMOX、レーザ再結晶技術等がある。単結晶半導
体層を用いた半導体素子は、薄膜中のトラップが少ない
ので、キャリアの実効移動度が高く、従って素子の高速
化を図ることができるという長所を有する。しかし、こ
の反面、歩留りが悪く、コスト高となるという欠点を有
している. これに対して、非品質基板上に多結晶半導体層を形成し
てなる半導体装置は、コストが低く、効率的に形成でき
る。
第7図は、従来の、非晶買基板上の多結晶半導体層をチ
ャネルに用いたMOSFET(以下、POLY−TPT
と記す)の一例を示す概略断面図である。
ャネルに用いたMOSFET(以下、POLY−TPT
と記す)の一例を示す概略断面図である。
このようなPOLY−TFTは、一般に、Sin.によ
り形成された非晶質基板1上に、LPCVD法を用いて
多結晶シリコンwA2(不純物濃度1 x 1 0”a
toms/cm’ 、粒径900人程度)を堆積し、
該多結晶シリコン膜2に対し、一般のIC工程を用いて
、ゲート酸化膜3、ソース・ドレイン領域5.6、ゲー
トtfi6を順次形成することにより作製される。
り形成された非晶質基板1上に、LPCVD法を用いて
多結晶シリコンwA2(不純物濃度1 x 1 0”a
toms/cm’ 、粒径900人程度)を堆積し、
該多結晶シリコン膜2に対し、一般のIC工程を用いて
、ゲート酸化膜3、ソース・ドレイン領域5.6、ゲー
トtfi6を順次形成することにより作製される。
[発明が解決しようとする課題]
しかし、このようにして得られたPOLY−TPTは、
実効移動度がt(cm/V・s)以下と極めて低いとい
う課題を有していた。これは、多結晶半導体の各結晶間
の界面でキャリアをトラップして電気障壁をつくるため
、電流に寄与する実質的なキャリアの濃度(以下、有効
キャリア濃度と記す)が減少すること、および電気障壁
での散乱によりキャリア移動度が低下することに起因す
るものである。
実効移動度がt(cm/V・s)以下と極めて低いとい
う課題を有していた。これは、多結晶半導体の各結晶間
の界面でキャリアをトラップして電気障壁をつくるため
、電流に寄与する実質的なキャリアの濃度(以下、有効
キャリア濃度と記す)が減少すること、および電気障壁
での散乱によりキャリア移動度が低下することに起因す
るものである。
以下、この課題について、詳細に説明する。
一般に、多結晶半導体には、結晶と結晶のぶつかりあっ
た球面にダングリングボンドをはじめとする界面トラッ
プ準位(結晶粒界面準位)が局在している.その界面ト
ラップ準位密度QTの値は、成膜方法、成膜条件によっ
て異なるが、通常、約5x 1 0” 〜5x 1 0
I2cm−2である。界面のトラップ準位は、キャリア
をトラップし、結晶粒の一部もしくは全部を空乏化させ
るとともに、電気障壁を形成する.結晶粒の空乏化によ
り、有効キャリア濃度は減少し、また、電気障壁により
キャリア移動度が低下して多結晶半導体の抵抗が高くな
る. このような、多結晶半導体の電気特性上の課題は、PO
LY−TPTの実用化の大きな障害となっていた。
た球面にダングリングボンドをはじめとする界面トラッ
プ準位(結晶粒界面準位)が局在している.その界面ト
ラップ準位密度QTの値は、成膜方法、成膜条件によっ
て異なるが、通常、約5x 1 0” 〜5x 1 0
I2cm−2である。界面のトラップ準位は、キャリア
をトラップし、結晶粒の一部もしくは全部を空乏化させ
るとともに、電気障壁を形成する.結晶粒の空乏化によ
り、有効キャリア濃度は減少し、また、電気障壁により
キャリア移動度が低下して多結晶半導体の抵抗が高くな
る. このような、多結晶半導体の電気特性上の課題は、PO
LY−TPTの実用化の大きな障害となっていた。
本発明は、有効キャリア濃度が大きく、かつキャリア移
動度が高いPOLY−TPTを提供することを目的とす
る。
動度が高いPOLY−TPTを提供することを目的とす
る。
[課題を解決するための手段コ
本発明の第1の要旨は、非品質材料により形威された基
体と該基体上に形成された多結晶シリコン薄膜とを少な
くとも有する電界効果トランジスタ構造の半導体装置で
あって、前記多結晶シリコン薄膜内のチャネル部を形成
する部分の不純物濃度N (atoms/am3)が、 1 . 3 x t O−’xQT”≦N≦2×10
18(QT(cm−”)は結晶粒界面準位密度、以下同
じ)であることを特徴とする半導体装置に存在する。
体と該基体上に形成された多結晶シリコン薄膜とを少な
くとも有する電界効果トランジスタ構造の半導体装置で
あって、前記多結晶シリコン薄膜内のチャネル部を形成
する部分の不純物濃度N (atoms/am3)が、 1 . 3 x t O−’xQT”≦N≦2×10
18(QT(cm−”)は結晶粒界面準位密度、以下同
じ)であることを特徴とする半導体装置に存在する。
本発明の第2の要旨は、前記多結晶シリコン薄膜の粒径
が7.7xlO’ /QT (cm)以上であることを
特徴とする半導体装置に存在する。
が7.7xlO’ /QT (cm)以上であることを
特徴とする半導体装置に存在する。
〔作 用]
本発明によれば、多結晶シリコン薄膜内のチャネル部を
形戒する部分の不純物濃度N(atoms/cm’)を
、 1.3X10−’XQT2≦N≦2X10”としたので
、多結晶シリコン薄膜内のキャリア移動度を飛躍的に増
大させると件に有効キャリア濃度を向上させることがで
きる。
形戒する部分の不純物濃度N(atoms/cm’)を
、 1.3X10−’XQT2≦N≦2X10”としたので
、多結晶シリコン薄膜内のキャリア移動度を飛躍的に増
大させると件に有効キャリア濃度を向上させることがで
きる。
また本発明によれば、多結晶シリコン薄膜の粒径を7.
7X 1 0’ /QT (cm)以上としたので、多
結晶シリコン薄膜内のキやリア濃度を飛躍的に増大させ
ることができる。
7X 1 0’ /QT (cm)以上としたので、多
結晶シリコン薄膜内のキやリア濃度を飛躍的に増大させ
ることができる。
以下、本発明について、第2図〜第6図を用いて詳細に
説明する。
説明する。
(請求項1)
多結晶半導体は、物理的状態として結晶粒内全れのキャ
リアが結晶粒界面準位にトラップされて結晶粒内全域が
空乏状態となるような完全空乏状態と、結晶粒内の一部
のキャリアがトラップされて結晶粒の一部が空乏状態と
なるような部分空乏状態とに大別されるが、部分空乏状
態の領域(以下、部分空乏領域と記す)では、移動度の
要因である電気障壁の高さは、結晶粒界面準位密度およ
び不純物濃度により決定される。
リアが結晶粒界面準位にトラップされて結晶粒内全域が
空乏状態となるような完全空乏状態と、結晶粒内の一部
のキャリアがトラップされて結晶粒の一部が空乏状態と
なるような部分空乏状態とに大別されるが、部分空乏状
態の領域(以下、部分空乏領域と記す)では、移動度の
要因である電気障壁の高さは、結晶粒界面準位密度およ
び不純物濃度により決定される。
すなわち、不純物濃度が高ければ高いほど電気障壁が低
くなる。その様子を第2図に示す。第2図において、横
軸は不純物濃度を示し、縦軸は電位障壁の高さを示す。
くなる。その様子を第2図に示す。第2図において、横
軸は不純物濃度を示し、縦軸は電位障壁の高さを示す。
従来のPOLY−TPTの基板濃度Nはlxl o”a
toms/cm程度であり、第2図によりわかるように
電気障壁が最も高い領域である。キャリアはこの電気障
壁を熱放出機構により移動するため、その移動度は電気
障壁の高さに対して指数関数的に変化する。ゆえに、移
動度は電気障壁の低下、すなわち不純物濃度Nの増加に
伴ない、指数関数的に改善され、特に、ある不純物濃度
N.(atoms/cm3)を境に急激に向上する(こ
の不純物濃度を閾不純物濃度Neと定義する)。
toms/cm程度であり、第2図によりわかるように
電気障壁が最も高い領域である。キャリアはこの電気障
壁を熱放出機構により移動するため、その移動度は電気
障壁の高さに対して指数関数的に変化する。ゆえに、移
動度は電気障壁の低下、すなわち不純物濃度Nの増加に
伴ない、指数関数的に改善され、特に、ある不純物濃度
N.(atoms/cm3)を境に急激に向上する(こ
の不純物濃度を閾不純物濃度Neと定義する)。
さらに不純物濃度を高くすると、電気障壁はさらに低減
し、移動度は阜結晶シリコンのキャリア移動度とほぼ同
じとなる。その様子を第3図に示す。第3図において横
軸は不純物濃度、縦軸はキャリア移8度を示す。
し、移動度は阜結晶シリコンのキャリア移動度とほぼ同
じとなる。その様子を第3図に示す。第3図において横
軸は不純物濃度、縦軸はキャリア移8度を示す。
本願発明者は、E S R ill定などによりをQT
求めて閾不純物濃度との関係を調べた結果、Ne=1
. 3 X 1 0−’XQT’で与えられるとの知
見を得た。これを第4図に示す。第4図において、横軸
はQT2を示し、縦軸はN0を示す。
求めて閾不純物濃度との関係を調べた結果、Ne=1
. 3 X 1 0−’XQT’で与えられるとの知
見を得た。これを第4図に示す。第4図において、横軸
はQT2を示し、縦軸はN0を示す。
また、有効キャリア濃度についても、第6図に示すよう
に、従来のPOLY−TPTと比較して飛躍的に増大し
ている.第6図において、横軸は不純物濃度を示し、縦
軸は有効キャリア濃度を示す.また、Lは結晶粒径であ
る. しかし、不純物濃度Nが2X10”atoms/ c
m ’を越えると、結晶内において不純物散乱によるキ
ャリア移動度の低下が顕著になり、全体としてはキャリ
ア移動度が低下し“Cしまい、また、高濃度化によるリ
ーク電流の増大、ドレイン耐圧の低下などで実用性がな
くなる.具体的には、不純物濃度Nが2xlOl&at
oms/cm3以上の場合、結晶内のキャリア移動度は
不純物濃度N=1 0”a toms/cm’のときの
1/5以下になり、また、耐圧は1 2Vo l t程
度にまで低下してしまう。この耐圧劣化は、基準電源が
制限されることにより、シフトレジ・スターなどのスピ
ー ドおよび振幅の劣化を招く。
に、従来のPOLY−TPTと比較して飛躍的に増大し
ている.第6図において、横軸は不純物濃度を示し、縦
軸は有効キャリア濃度を示す.また、Lは結晶粒径であ
る. しかし、不純物濃度Nが2X10”atoms/ c
m ’を越えると、結晶内において不純物散乱によるキ
ャリア移動度の低下が顕著になり、全体としてはキャリ
ア移動度が低下し“Cしまい、また、高濃度化によるリ
ーク電流の増大、ドレイン耐圧の低下などで実用性がな
くなる.具体的には、不純物濃度Nが2xlOl&at
oms/cm3以上の場合、結晶内のキャリア移動度は
不純物濃度N=1 0”a toms/cm’のときの
1/5以下になり、また、耐圧は1 2Vo l t程
度にまで低下してしまう。この耐圧劣化は、基準電源が
制限されることにより、シフトレジ・スターなどのスピ
ー ドおよび振幅の劣化を招く。
このため、デバイスや密着センサなどで実用的な特性を
得るためには、不純物濃度は2X10”atoms/c
m3が上限となる。
得るためには、不純物濃度は2X10”atoms/c
m3が上限となる。
(請求項2)
上述のように、電流量を支配するものとしては移動度と
キャリア濃度(有効キャリア濃度)とがある。例えば、
移動度が単結晶に近い値でも有効キャリア濃度がXL結
晶の半分であれば、POLY−TPTの実効移動度は見
かけ上!L結晶TPTの半分の値になる。従来のPOL
Y−TPT (基板濃度N=1 0I5atoms/a
m3程度)は、有効キャリア濃度がきわめて低く、この
有効キャリア濃度の低さも従来のPOLY−TPTの実
効移動度の低さの要因であった. 有効キャリア濃度は、結晶粒界面準位QT、不純物濃度
N、結晶粒径しによって決定される。すなわち、QTの
減少、Nの増加、Lの増大により有効キャリア濃度を増
加させることができる。従来は、有効キャリア濃度を不
純物濃度の増加のみで増加させていたが、本願発明者は
、粒径を増大させることにより、より効率的に有効キャ
リア濃度を増加させることができるとの知見を得た。第
5図に、QT=一定、N=パラメータとした有効キャリ
ア濃度と結晶粒径Lどの関係を示す。ある粒径Lc (
Leを閾値粒径と定義する)を境にして有効キャリア濃
度は急激に増加し、単結晶シリコンのキャリア濃度と同
程度にまで達する。この閾値粒径Lcは、QT/N(c
m)で与えられ、前記に示した良好な電気特性を得られ
る不純物濃度Ne(1 . 3 X 1 0 −’X
QT’)の条件下では7.7X 1 0’ /QT (
am)で与えられる。第6図において、結晶粒径L=O
。1および0. 2は、粒径が7. T X T.
O’ /QT (c m)よりも小さい場合を示し、
L=3.0はこれよりも大きい場合を示す。結晶粒径を
L以上とすることにより、有効キャリア濃度を単結晶シ
リコンのキャリア濃度とほぼ等しくすることができる。
キャリア濃度(有効キャリア濃度)とがある。例えば、
移動度が単結晶に近い値でも有効キャリア濃度がXL結
晶の半分であれば、POLY−TPTの実効移動度は見
かけ上!L結晶TPTの半分の値になる。従来のPOL
Y−TPT (基板濃度N=1 0I5atoms/a
m3程度)は、有効キャリア濃度がきわめて低く、この
有効キャリア濃度の低さも従来のPOLY−TPTの実
効移動度の低さの要因であった. 有効キャリア濃度は、結晶粒界面準位QT、不純物濃度
N、結晶粒径しによって決定される。すなわち、QTの
減少、Nの増加、Lの増大により有効キャリア濃度を増
加させることができる。従来は、有効キャリア濃度を不
純物濃度の増加のみで増加させていたが、本願発明者は
、粒径を増大させることにより、より効率的に有効キャ
リア濃度を増加させることができるとの知見を得た。第
5図に、QT=一定、N=パラメータとした有効キャリ
ア濃度と結晶粒径Lどの関係を示す。ある粒径Lc (
Leを閾値粒径と定義する)を境にして有効キャリア濃
度は急激に増加し、単結晶シリコンのキャリア濃度と同
程度にまで達する。この閾値粒径Lcは、QT/N(c
m)で与えられ、前記に示した良好な電気特性を得られ
る不純物濃度Ne(1 . 3 X 1 0 −’X
QT’)の条件下では7.7X 1 0’ /QT (
am)で与えられる。第6図において、結晶粒径L=O
。1および0. 2は、粒径が7. T X T.
O’ /QT (c m)よりも小さい場合を示し、
L=3.0はこれよりも大きい場合を示す。結晶粒径を
L以上とすることにより、有効キャリア濃度を単結晶シ
リコンのキャリア濃度とほぼ等しくすることができる。
[実施例1
(実施例!)
本発明の第1の実施例として、多結晶シリコン薄膜の不
純物濃度N ( a t o m s / c m ’
)を、 1. 3xlO−’xQT2 ≦N≦2X10′8と
したPOLY−TPTを作製した場合について説明する
。
純物濃度N ( a t o m s / c m ’
)を、 1. 3xlO−’xQT2 ≦N≦2X10′8と
したPOLY−TPTを作製した場合について説明する
。
第1図は、本実施例に係わる半導体装置の構成を示す概
略断面図である。図において、41はSi.N4基板、
42は、高濃度多結晶シリコン膜、43はゲート酸化膜
、44はゲート電極、45.46はソース・ドレイン領
域、47は層間絶縁膜、48.49はソース・ドレイン
アルミ電極、50はゲートアルミ電極である。
略断面図である。図において、41はSi.N4基板、
42は、高濃度多結晶シリコン膜、43はゲート酸化膜
、44はゲート電極、45.46はソース・ドレイン領
域、47は層間絶縁膜、48.49はソース・ドレイン
アルミ電極、50はゲートアルミ電極である。
以下、本実施例のプロセス工程を説明する。
■S i N4基板41上に、LPCVD法を用いて、
粒径0.1μm、厚さ1μmの多結晶シリコン膜42を
堆積させ、ポリッシングにより厚さを0.3μmにした
。ドーピングガスとしてはPH3を用い、基板濃度は7
x 1 0I7a toms/ c m 3 とした。
粒径0.1μm、厚さ1μmの多結晶シリコン膜42を
堆積させ、ポリッシングにより厚さを0.3μmにした
。ドーピングガスとしてはPH3を用い、基板濃度は7
x 1 0I7a toms/ c m 3 とした。
■ついで、熱酸化法により厚さ800大のSi02膜を
形成し、フォトリソグラフィーを用いてゲート長10μ
m、ゲート幅30μmのゲート酸化膜43を形成すると
ともに、セルファラインでBllをドーズ量1 x 1
015a toms/cm’のイオン打ち込みをした
。
形成し、フォトリソグラフィーを用いてゲート長10μ
m、ゲート幅30μmのゲート酸化膜43を形成すると
ともに、セルファラインでBllをドーズ量1 x 1
015a toms/cm’のイオン打ち込みをした
。
■その後、900℃で30分の熱処理によりボロンを基
板まで拡散させ、ソース・ドレイン領域45.46を形
成した。
板まで拡散させ、ソース・ドレイン領域45.46を形
成した。
■ゲート電8i44を形成するポリシリコンをLPGV
Dで堆積した。
Dで堆積した。
■層間絶縁膜47としてスパッタリング法の膜を堆積し
、ソース・トレイン、ゲートのコンタクトをあけた。
、ソース・トレイン、ゲートのコンタクトをあけた。
■最後にアルミをEB蒸着法で蒸着した。
以上のようにして作製した木実施例半導体装置における
多結晶シリコンの結晶粒界面トラップ準位は、ESR測
定などによれば、約2Xl012Cm−’であった。ま
た、不純物濃度はN=7x1 0 ”c m−3であり
、閾不純物濃度,(Nc=1.3X10”’QT2=5
.2X10”)よりも大きかった。
多結晶シリコンの結晶粒界面トラップ準位は、ESR測
定などによれば、約2Xl012Cm−’であった。ま
た、不純物濃度はN=7x1 0 ”c m−3であり
、閾不純物濃度,(Nc=1.3X10”’QT2=5
.2X10”)よりも大きかった。
このP型POLY−TFTは、良好な静特性を示し、5
極管領域での移動度(実効移動度)は5 1 (am’
/V − s)であった。この値は従来のPOLY−
TFT実効移動度の50倍、同じ不純物濃度の単結晶T
PTの実効移動度の約1/2と、飛躍的に増大していた
。
極管領域での移動度(実効移動度)は5 1 (am’
/V − s)であった。この値は従来のPOLY−
TFT実効移動度の50倍、同じ不純物濃度の単結晶T
PTの実効移動度の約1/2と、飛躍的に増大していた
。
(実施例2)
次に本発明の第2の実施例として、多結晶シリコン薄膜
の不純物濃度N (a toms/cm’ )を、1.
3xlO−’xQT2 ≦N≦2X10”とし、かつ多
結晶シリコン薄膜の粒径を7.7×1 0’ /QT以
上としたPOLY−TPTを作製した場合について説明
する。
の不純物濃度N (a toms/cm’ )を、1.
3xlO−’xQT2 ≦N≦2X10”とし、かつ多
結晶シリコン薄膜の粒径を7.7×1 0’ /QT以
上としたPOLY−TPTを作製した場合について説明
する。
本実施例におけるPOLY−TFTの構戒は、第1図に
示した実施例1のPOLY−TFTと同じとした, 以下、本実施例のPOLY−TPTのIC工程について
説明する。
示した実施例1のPOLY−TFTと同じとした, 以下、本実施例のPOLY−TPTのIC工程について
説明する。
■Si3N4基板41上に粒径が3μm.厚さ4μmの
大粒径多結晶シリコン膜42を堆積させた.堆積方法と
しては、特願昭62−73629号公報および特開昭6
2−73630号公報に技術開示された方法を用いた。
大粒径多結晶シリコン膜42を堆積させた.堆積方法と
しては、特願昭62−73629号公報および特開昭6
2−73630号公報に技術開示された方法を用いた。
成長条件は以下の通りである。
ガス系
S i H2 Cfl2; 1 . 2 (1/mi
n )HCfl ; 1. 1 (1/mi
n )H, ; 1 00 (1/min
)温度 ;960℃ 圧力 ;150Torr 時間 ;16分 ドーピングガス .PH, 基板濃度 ; 2 x i O l7atoms
/cm3■その後、ポリッシングにより膜厚を0.3μ
mまで削り、平坦化を行った。
n )HCfl ; 1. 1 (1/mi
n )H, ; 1 00 (1/min
)温度 ;960℃ 圧力 ;150Torr 時間 ;16分 ドーピングガス .PH, 基板濃度 ; 2 x i O l7atoms
/cm3■その後、ポリッシングにより膜厚を0.3μ
mまで削り、平坦化を行った。
■ついで、熱酸化注により厚さ800人のS i 02
Mを形成し、フォトリソグラフィーにより、ゲート長
10I.tm、ゲート幅30timのゲート酸化膜43
を設けるとともに、セルファラインでB目をドーズ量1
xlO”atoms/cm’のイオン打ち込みをした。
Mを形成し、フォトリソグラフィーにより、ゲート長
10I.tm、ゲート幅30timのゲート酸化膜43
を設けるとともに、セルファラインでB目をドーズ量1
xlO”atoms/cm’のイオン打ち込みをした。
■900℃、30分の熱処理により、ボロンを基板まで
拡敗させ、ソース・ドレイン領域45,46を形成した
。
拡敗させ、ソース・ドレイン領域45,46を形成した
。
■ゲート電8i44のポリシリコンをLPCVD法で堆
積した. ■層管絶縁膜47としてスパッタリング法のSin2膜
を1μm堆積し、ソース・ドレイン、ゲートのコンタク
トをあけた。
積した. ■層管絶縁膜47としてスパッタリング法のSin2膜
を1μm堆積し、ソース・ドレイン、ゲートのコンタク
トをあけた。
■最後に、アルミをEB蒸着法で蒸着した。
以上のようにして作製したPOLY−TPTの大粒径多
結晶シリコン膜の結晶界面トラップ準位密度QTは、E
SR測定などによれば、1×1 0 l2c rn”で
あった。また、不純物濃度Nは2x 1 0”a to
ms/cm3であり、1.3×10−’XQT2 (=
1.3X10”) を越エテイた。さらに、結晶粒径は
3μmであり、7.7X 1 0’ /QT (=0.
7 7 μm)を越えていた。
結晶シリコン膜の結晶界面トラップ準位密度QTは、E
SR測定などによれば、1×1 0 l2c rn”で
あった。また、不純物濃度Nは2x 1 0”a to
ms/cm3であり、1.3×10−’XQT2 (=
1.3X10”) を越エテイた。さらに、結晶粒径は
3μmであり、7.7X 1 0’ /QT (=0.
7 7 μm)を越えていた。
本実施例に係わるPOLY−TPTは、非常に良好な静
特性を示し、58i管領域での実効移動度は104cm
’/V・Sを示した。この値は、従来(7)POLY−
TPT(7)約100倍、同じ不純物濃度の単結晶TP
Tの移動度の約9割に該当する値である。
特性を示し、58i管領域での実効移動度は104cm
’/V・Sを示した。この値は、従来(7)POLY−
TPT(7)約100倍、同じ不純物濃度の単結晶TP
Tの移動度の約9割に該当する値である。
さらに、本実施例におけるPOLY−TFTでは、粒径
増大にともなってゲート酸化膜下の欠陥が減少したため
、VThの減少とS係数の改善も見られた。
増大にともなってゲート酸化膜下の欠陥が減少したため
、VThの減少とS係数の改善も見られた。
[発明の効果3
以上説明したように、本発明によれば、多結晶シリコン
半導体のキャリア移動度と有効キャリア濃度とを増加さ
せることができるので、POLY一TFTの実効移動度
を飛躍的に増大させることができる。
半導体のキャリア移動度と有効キャリア濃度とを増加さ
せることができるので、POLY一TFTの実効移動度
を飛躍的に増大させることができる。
従って本発明によれば、単結晶シリコン半導体を用いた
半導体装置と同等の電気的特性を有する半導体装置を、
多結晶シリコン半導体を用いて作製することができる。
半導体装置と同等の電気的特性を有する半導体装置を、
多結晶シリコン半導体を用いて作製することができる。
すなわち、高速の半導体装置を非常に安価に提供するこ
とができる。
とができる。
第1図は本発明の一実施例を示す概略断面図、第2図は
不純物濃度と電気障壁の高さとの関係を示したグラフ、
第3図は不純物濃度と移動度との関係を示したグラフ、
第4図はNと界面トラップ準位密度との関係を示したグ
ラフ、第5図は有効キャリ7濃度と粒径との関係を示し
たグラフ、第6図は不純物濃度と有効キャリア濃度との
関係を示したグラフ、第7図は従来のPOLY−TPT
の一例を示す概略断面図である。 1 −−− S i 0 2基板、2 ・L P G
V D多結晶シリコン膜、3・・・ゲート酸化膜、4・
・・ゲート電極、5.6・・・ソースメドレイン領域、
41・・・SilN4基板、42・・・高濃度多結晶シ
リコン膜、43・・・ゲート酸化膜、44・・・ゲート
電極、45.46・・・ソース・ドレイン電極、47・
・・層間絶縁膜、48.49・・・ソース・ドレインア
ルミ電極、50・・・ゲートアルよ電極。 第 図 50 第 2 図 L = ○E−4 [CM] 1014 1015 1016 1()17 10旧 1019 1020 1021 N [/CM3コ 第 4 図 o”rtoT 第3 図 10” ()16 1017 1018 1019 1Q20 N (impurity conc) 第 5 図 QT = l.OE+12 [/CM21 第 6 図 ()14 1015 1016 ()17 ○18 1019 (()20 1021 第 ア 図
不純物濃度と電気障壁の高さとの関係を示したグラフ、
第3図は不純物濃度と移動度との関係を示したグラフ、
第4図はNと界面トラップ準位密度との関係を示したグ
ラフ、第5図は有効キャリ7濃度と粒径との関係を示し
たグラフ、第6図は不純物濃度と有効キャリア濃度との
関係を示したグラフ、第7図は従来のPOLY−TPT
の一例を示す概略断面図である。 1 −−− S i 0 2基板、2 ・L P G
V D多結晶シリコン膜、3・・・ゲート酸化膜、4・
・・ゲート電極、5.6・・・ソースメドレイン領域、
41・・・SilN4基板、42・・・高濃度多結晶シ
リコン膜、43・・・ゲート酸化膜、44・・・ゲート
電極、45.46・・・ソース・ドレイン電極、47・
・・層間絶縁膜、48.49・・・ソース・ドレインア
ルミ電極、50・・・ゲートアルよ電極。 第 図 50 第 2 図 L = ○E−4 [CM] 1014 1015 1016 1()17 10旧 1019 1020 1021 N [/CM3コ 第 4 図 o”rtoT 第3 図 10” ()16 1017 1018 1019 1Q20 N (impurity conc) 第 5 図 QT = l.OE+12 [/CM21 第 6 図 ()14 1015 1016 ()17 ○18 1019 (()20 1021 第 ア 図
Claims (2)
- (1)非晶質材料により形成された基体と該基体上に形
成された多結晶シリコン薄膜とを少なくとも有する電界
効果トランジスタ構造の半導体装置であって、前記多結
晶シリコン薄膜内のチャネル部を形成する部分の不純物
濃度N(atoms/cm^3)が、 1.3×10^−^7×QT^2≦N≦2×10^1^
8(QT(cm^−^2)は結晶粒界面準位密度、以下
同じ)であることを特徴とする半導体装置。 - (2)多結晶シリコン薄膜の粒径が7.7×10^7/
QT(cm)以上であることを特徴とする請求項1に記
載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23394689A JPH0395969A (ja) | 1989-09-07 | 1989-09-07 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23394689A JPH0395969A (ja) | 1989-09-07 | 1989-09-07 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0395969A true JPH0395969A (ja) | 1991-04-22 |
Family
ID=16963099
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP23394689A Pending JPH0395969A (ja) | 1989-09-07 | 1989-09-07 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0395969A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6118151A (en) * | 1994-05-24 | 2000-09-12 | Matsushita Electric Industrial Co., Ltd. | Thin film semiconductor device, method for fabricating the same and semiconductor device |
US6140656A (en) * | 1995-01-10 | 2000-10-31 | Mitsubishi Denki Kabushiki Kaisha | Ion implantation apparatus, ion implantation method and semiconductor device |
US6831299B2 (en) * | 2000-11-09 | 2004-12-14 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
-
1989
- 1989-09-07 JP JP23394689A patent/JPH0395969A/ja active Pending
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6118151A (en) * | 1994-05-24 | 2000-09-12 | Matsushita Electric Industrial Co., Ltd. | Thin film semiconductor device, method for fabricating the same and semiconductor device |
US6228692B1 (en) | 1994-05-24 | 2001-05-08 | Matsushita Electric Industrial Co., Ltd. | Thin film semiconductor device, method for fabricating the same and semiconductor device |
US6140656A (en) * | 1995-01-10 | 2000-10-31 | Mitsubishi Denki Kabushiki Kaisha | Ion implantation apparatus, ion implantation method and semiconductor device |
US6831299B2 (en) * | 2000-11-09 | 2004-12-14 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
US7208763B2 (en) | 2000-11-09 | 2007-04-24 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
US7652289B2 (en) | 2000-11-09 | 2010-01-26 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
US8217395B2 (en) | 2000-11-09 | 2012-07-10 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
US9099362B2 (en) | 2000-11-09 | 2015-08-04 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
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