JPH039478B2 - - Google Patents
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- JPH039478B2 JPH039478B2 JP59269375A JP26937584A JPH039478B2 JP H039478 B2 JPH039478 B2 JP H039478B2 JP 59269375 A JP59269375 A JP 59269375A JP 26937584 A JP26937584 A JP 26937584A JP H039478 B2 JPH039478 B2 JP H039478B2
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、周期性を有する楽音波形をデイジ
タル的に処理する場合に用いられる電子楽器の楽
音波形処理装置に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a musical sound waveform processing device for an electronic musical instrument, which is used to digitally process musical sound waveforms having periodicity.
アナログ楽音信号を逐次サンプリングしてデイ
ジタルサンプリングデータに変換し処理する技術
は、近年、電子楽器の分野において広く用いられ
ている。
2. Description of the Related Art Techniques for sequentially sampling analog musical tone signals and converting and processing them into digital sampling data have been widely used in the field of electronic musical instruments in recent years.
ところで、この種の技術において特に重要な点
は、扱うべきデイジタルデータのビツト数をいか
に少くするか（いかにデータ圧縮をするか）とい
う点であり、このため種々のデータ圧縮方法が考
えられている。 By the way, a particularly important point in this type of technology is how to reduce the number of bits of digital data to be handled (how to compress the data), and various data compression methods have been considered for this purpose. .
第７図はデータ圧縮回路の一般的構成を示す図
である。この図においては、１はデイジタルサン
プリングデータSDが逐次供給される入力端子、
２は予測値発生回路である。この予測値発生回路
２は、過去のサンプリングデータSDから現在の
サンプリングデータSDの値を予測し、この予測
結果を予測値Ｙとして減算器３へ出力する。減算
器３は現在のサンプリングデータSDから予測値
Ｙを減算し、この減算結果をデータＤとしてコー
ダ４へ出力する。ここで、予測値Ｙは現在のサン
プリングデータSDに近い値であり、したがつて、
減算器３の出力データＤの値はサンプリングデー
タSDの値よりはるかに小さい値となり、そのビ
ツト数も少くなる。すなわち、予測値発生回路２
および減算器３からなるデータ圧縮回路５によつ
てデータ圧縮が行われる。そして、この圧縮され
たデータＤがコーダ５において例えばハフマンコ
ード、シヤノンフアノコード等に変換され、これ
により更にデータ圧縮が行われ、出力端子６から
出力される。出力端子６から出力されたデータ
は、例えば他所へ伝送され、あるいはメモリに記
憶される。 FIG. 7 is a diagram showing the general configuration of a data compression circuit. In this figure, 1 is an input terminal to which digital sampling data SD is sequentially supplied;
2 is a predicted value generation circuit. This predicted value generation circuit 2 predicts the value of the current sampling data SD from the past sampling data SD, and outputs this prediction result as a predicted value Y to the subtracter 3. The subtracter 3 subtracts the predicted value Y from the current sampling data SD, and outputs the subtraction result as data D to the coder 4. Here, the predicted value Y is close to the current sampling data SD, and therefore,
The value of the output data D of the subtracter 3 is much smaller than the value of the sampling data SD, and the number of bits thereof is also smaller. That is, the predicted value generation circuit 2
Data compression is performed by a data compression circuit 5 comprising a subtracter 3 and a subtracter 3. The compressed data D is then converted into, for example, a Huffman code, a Shannon Juano code, etc. in a coder 5, thereby further compressing the data and outputting it from an output terminal 6. The data output from the output terminal 6 is transmitted to another location or stored in a memory, for example.
第８図は第７図の回路によつて圧縮されたデー
タを復調する復調回路の構成を示す図であり、入
力端子７へ供給されたデータは、コーダ５と逆の
変換を行うデコーダ８によつてデータＤに戻さ
れ、次いで加算器９および予測値発生回路２から
構成される復調回路１０によつてサンプリングデ
ータSDに戻される。 FIG. 8 is a diagram showing the configuration of a demodulation circuit that demodulates data compressed by the circuit of FIG. Therefore, it is returned to data D, and then returned to sampling data SD by a demodulation circuit 10 comprising an adder 9 and a predicted value generation circuit 2.
第９図は第７図のデータ圧縮回路５の最も簡単
な構成例を示す図であり、この回路によるデータ
圧縮方法はDPCM（Differential Pulse Code
Modulation）と呼ばれる。この回路において、
符号１２は入力データを１サンプルタイム遅延さ
せる遅延要素であり、例えばＤ型フリツプフロツ
プが用いられる。第１０図に第９図の回路によつ
て圧縮されたデータを復調する復調回路の構成を
示す。なお、以下、第９図、第１０図の回路を
各々DPCM圧縮回路１３、DPCM復調回路１４
と称する。ところで、もとの信号（楽音信号等）
が滑らかな波形の信号である場合は、第９図に示
す回路を、第１１図に示すように多段接続するこ
とによつて、より大きなデータ圧縮効率を得るこ
とができる。なお、第１２図は第１１図の復調回
路である。しかし、第１１図の回路の段数がある
程度以上大きい場合は、いわゆる線形予測法に基
づいてデータ圧縮回路を構成した方がより大きい
圧縮効率を得ることができる。第１３図にその構
成を示し、また第１４図に復調回路の構成を示
す。なお、これらの図においてＭは乗算器、a1
〜anは乗算係数（乗算される値）である。乗算
係数a1〜anは入力データの自己相関列による正
規化方程式を解くことにより求められる。 FIG. 9 is a diagram showing the simplest configuration example of the data compression circuit 5 shown in FIG. 7, and the data compression method using this circuit is DPCM (Differential Pulse Code
Modulation). In this circuit,
Reference numeral 12 is a delay element for delaying input data by one sample time, and for example, a D-type flip-flop is used. FIG. 10 shows the configuration of a demodulation circuit that demodulates data compressed by the circuit of FIG. 9. Hereinafter, the circuits in FIGS. 9 and 10 will be referred to as a DPCM compression circuit 13 and a DPCM demodulation circuit 14, respectively.
It is called. By the way, the original signal (musical tone signal, etc.)
When is a signal with a smooth waveform, greater data compression efficiency can be obtained by connecting the circuit shown in FIG. 9 in multiple stages as shown in FIG. Note that FIG. 12 shows the demodulation circuit of FIG. 11. However, if the number of stages in the circuit shown in FIG. 11 is larger than a certain level, greater compression efficiency can be obtained by configuring the data compression circuit based on the so-called linear prediction method. FIG. 13 shows its configuration, and FIG. 14 shows the configuration of the demodulation circuit. In addition, in these figures, M is a multiplier, a1
~an is the multiplication factor (value to be multiplied). The multiplication coefficients a1 to an are obtained by solving a normalization equation based on an autocorrelation sequence of input data.
上述した各データ圧縮回路によれば、有効にデ
ータ圧縮を行うことができるが、電子楽器等の分
野においては、扱われるデータ量が極めて膨大で
あるため、さらに圧縮効率を上げることが望まれ
ている。
Each data compression circuit described above can effectively compress data, but in the field of electronic musical instruments, etc., the amount of data handled is extremely large, so it is desired to further improve compression efficiency. There is.
そこでこの発明は、周期性を有する楽音波形の
処理において、上述した従来のものよりさらにデ
ータ量を圧縮することができる電子楽器の楽音波
形処理装置を提供することを目的としている。 SUMMARY OF THE INVENTION It is therefore an object of the present invention to provide a musical sound waveform processing device for an electronic musical instrument that can compress the amount of data even more than the above-mentioned conventional device when processing musical sound waveforms having periodicity.
第１発明：
周期性を有する楽音波形を１〜ｎ周期遅延させ
た遅延信号を各々出力する遅延手段と、前記各遅
延信号の各々に係数を乗算する乗算手段と、前記
楽音波形から前記係数が乗算された各遅延信号を
それぞれ減算する演算手段とを具備し、前記演算
手段の出力を処理済信号として出力する。
First invention: delay means for outputting delayed signals obtained by delaying a musical sound waveform having periodicity by 1 to n cycles; multiplication means for multiplying each of the delayed signals by a coefficient; and arithmetic means for subtracting each of the multiplied delayed signals, and outputs the output of the arithmetic means as a processed signal.
第２発明：
上記第１発明によつて得られた処理済信号をも
との信号に戻す電子楽器の楽音波形処理装置であ
り、加算手段と、この加算手段の出力を１〜ｎ周
期遅延させた信号を出力する遅延手段と、この遅
延手段の各出力に係数を乗算する乗算手段とを具
備し、前記加算手段は前記処理済信号と前記乗算
手段の各出力とを加算して出力する。Second invention: A musical sound waveform processing device for an electronic musical instrument that returns the processed signal obtained by the first invention to the original signal, and includes an adding means and an output of the adding means that is delayed by 1 to n cycles. and a multiplication means for multiplying each output of the delay means by a coefficient, and the addition means adds the processed signal and each output of the multiplication means and outputs the result.
第３発明：
入力端へ供給される信号を所定周期遅延させる
遅延手段と、前記入力端へ供給される信号から前
記遅延手段の出力を減算する減算手段とからなる
信号圧縮回路を複数個縦続接続して構成される。Third invention: A plurality of signal compression circuits are connected in cascade, each comprising a delay means for delaying a signal supplied to the input end by a predetermined period, and a subtraction means for subtracting the output of the delay means from the signal supplied to the input end. It is composed of
第４発明：
上記第３発明によつて圧縮された信号をもとの
信号に戻す電子楽器の楽音波形処理装置であり、
加算手段と、前記加算手段の出力を所定周期遅延
させて前記加算手段の入力端へ供給する遅延手段
とからなる復調回路を前記信号圧縮回路と同数縦
続接続して構成される。Fourth invention: A musical sound waveform processing device for an electronic musical instrument that returns the compressed signal to the original signal according to the third invention,
The demodulation circuit comprises an adding means and a delay means for delaying the output of the adding means by a predetermined period and supplying the delayed output to the input end of the adding means, and the same number of demodulation circuits as the signal compression circuits are connected in cascade.
第１図は第１発明の一実施例による信号処理装
置１６を適用したデータ圧縮回路の構成を示すブ
ロツク図である。この図において、Ｔ１は入力端
子であり、この入力端子Ｔ１へは楽音信号を一定
時間間隔でサンプリングしたデイジタルサンプリ
ングデータSDが逐次供給される。この場合、楽
音信号の１周期間のサンプル点数はｍである。そ
して、入力端子Ｔ１へ供給されたサンプリングデ
ータSDは、DPCM圧縮回路１３によつてデータ
圧縮され、データＤ１として信号処理装置１６へ
供給される。第２図はサンプリングデータSDお
よびデータＤ１の一例をアナログ波形によつて示
した図である。
FIG. 1 is a block diagram showing the configuration of a data compression circuit to which a signal processing device 16 according to an embodiment of the first invention is applied. In this figure, T1 is an input terminal, and digital sampling data SD obtained by sampling musical tone signals at regular time intervals is sequentially supplied to this input terminal T1. In this case, the number of sample points during one period of the musical tone signal is m. The sampling data SD supplied to the input terminal T1 is compressed by the DPCM compression circuit 13 and supplied to the signal processing device 16 as data D1. FIG. 2 is a diagram showing an example of sampling data SD and data D1 using analog waveforms.
信号処理装置１６はデータＤ１を圧縮する回路
であり、予測値発生回路１７と減算器２２とから
構成される。予測値発生回路１７において、１８
−１〜１８−Ｐは各々入力されるデータをｍサン
プルタイム（すなわち、楽音信号の１周期）遅延
させて出力する遅延要素であり、例えばｍステー
ジのシフトレジスタが用いられる。データＤ１は
これらの遅延要素１８−１〜１８−Ｐによつて１
〜Ｐ周期遅延されて乗算器１９−１〜１９−Ｐへ
供給される。乗算器１９−１〜１９−Ｐは各々、
入力されるデータに係数b1〜bPを乗算し、加算
器２０−１，２０−２……へ出力する。加算器２
０−１，２０−２……は乗算器１９−１〜１９−
Ｐの各出力を加算し、この加算結果を予測値Ｙ１
として減算器２２へ出力する。減算器２２はデー
タＤ１から予測値Ｙ１を減算し、この減算結果を
データＤ２としてコーダ４へ出力する。コーダ４
（第７図参照）はデータＤ２をコード変換し、デ
ータＤ３として出力端子Ｔ２へ供給する。この出
力端子Ｔ２に得られるデータＤ３がメモリに記憶
され、あるいは他所へ伝送される。 The signal processing device 16 is a circuit that compresses the data D1, and is composed of a predicted value generation circuit 17 and a subtracter 22. In the predicted value generation circuit 17, 18
-1 to 18-P are delay elements that respectively delay input data by m sample times (that is, one period of the musical tone signal) and output the delayed data, and for example, m-stage shift registers are used. Data D1 is set to 1 by these delay elements 18-1 to 18-P.
~P periods are delayed and supplied to multipliers 19-1 to 19-P. Each of the multipliers 19-1 to 19-P is
The input data is multiplied by coefficients b1 to bP and output to adders 20-1, 20-2, . . . Adder 2
0-1, 20-2... are multipliers 19-1 to 19-
Add each output of P, and use the addition result as the predicted value Y1
It is output to the subtracter 22 as . The subtracter 22 subtracts the predicted value Y1 from the data D1 and outputs the subtraction result to the coder 4 as data D2. coder 4
(see FIG. 7) converts the code of data D2 and supplies it to output terminal T2 as data D3. Data D3 obtained at this output terminal T2 is stored in a memory or transmitted to another location.
以上の構成において、データＤ１は第２図から
明らかなように周期性を有しており、楽音信号の
周期と等しい周期で変化している。したがつて、
現在のデータＤ１を、１〜Ｐ周期前の各データＤ
１から予測することが可能である。予測値発生回
路１７は上記の鑑点から構成された回路であり、
乗算器１９−１〜１９−Ｐの係数b1〜bPを適切
に決めることにより、現在のデータＤ１に極めて
近に予測値Ｙ１を発生することができる。なお、
遅延要素１８の数が多いほど現在のデータＤ１に
より近い予測値Ｙ１を発生することができる。そ
して、予測値Ｙ１が現在のデータＤ１に近いほど
データＤ２として圧縮効率の高いデータを得るこ
とができる。 In the above configuration, the data D1 has periodicity as is clear from FIG. 2, and changes at a period equal to the period of the musical tone signal. Therefore,
The current data D1 is replaced with each data D from 1 to P cycles ago.
It is possible to predict from 1. The predicted value generation circuit 17 is a circuit constructed from the above considerations,
By appropriately determining the coefficients b1 to bP of the multipliers 19-1 to 19-P, it is possible to generate the predicted value Y1 very close to the current data D1. In addition,
The larger the number of delay elements 18, the closer the predicted value Y1 to the current data D1 can be generated. Then, the closer the predicted value Y1 is to the current data D1, the more highly compressible data can be obtained as the data D2.
次に、係数b1〜bPの決定方法について説明す
る。この係数はb1〜bPは統計学上の手法により
決定される。いま、データＤ１の各値を、
y0，y1，y3……yn，yn+1，yn+2…
とすると、信号処理装置１６は、
y0，yn，y2n……〓y0，ｌ
y1，yn+1，y2n+1……〓y1，ｌ
〓
〓
yn-1，y2n-1，y3n-1……〓yn-1，ｌ
なるｍ個の時系列各々に独立に作用している。そ
こで、y0，ｌ〜yn-1，ｌの自己相関列をそれぞ
れ、r0，ｌ〜rn-1，ｌとし、
rln-1
〓k=0
rk，ｌ …(1)
として新たな自己相関列を求め、これによる正規
方程式を解くことにより、係数b1〜bPを求める
ことができる。 Next, a method for determining the coefficients b1 to bP will be explained. The coefficients b1 to bP are determined by statistical methods. Now, if each value of the data D1 is y 0 , y 1 , y 3 ... y n , y n+1 , y n+2 ..., the signal processing device 16 calculates y 0 , y n , y 2n . ...〓y 0 ,l y 1 ,y n+1 ,y 2n+1 ...〓y 1 ,l 〓 〓 y n-1 ,y 2n-1 ,y 3n-1 ...〓y n-1 ,l It acts independently on each of the m time series. Therefore, let the autocorrelation sequences of y 0 , l ~ y n-1 , l be r 0 , l ~ r n-1 , l, respectively, and let r ln-1 〓 k=0 r k , l ...(1) By finding a new autocorrelation sequence and solving the normal equation based on this, the coefficients b1 to bP can be found.
すなわち、まず、自己相関列を次のようにして
求める。最初に、入力列yoを次のように分解す
る。 That is, first, an autocorrelation sequence is obtained as follows. First, decompose the input sequence y o as follows.
y0,l(l=0,1,…L)y0，yn，y2n…yLn
y1,l(l=0,1,…L)＝y1，yn+1，y2n+1……yLn+1
〓
〓
yn-1,l(l=0,1,…L)＝yn-1，y2n-1，y3n-1…y(L+1)n-1(2
)
次に、自己相関列を各々について計算し、その
和を真の自己相関r〓oとする。 y 0,l(l=0,1, … L) y 0 ,y n ,y 2n …y Ln y 1,l(l=0,1, … L) =y 1 ,y n+1 ,y 2n +1 …y Ln+1 〓 〓 y n-1,l(l=0,1, … L) =y n-1 ,y 2n-1 ,y 3n-1 …y (L+1)n- 1 (2
) Next, calculate the autocorrelation sequence for each, and let the sum be the true autocorrelation r〓 o .
ri,o＝L-o
〓i=0
yi,l・yi,l+o（ｉ＝０，１，…ｍ−１）……(3)
r〓o＝n-1
〓i=0
ri,o …(4)
データＤ２を最小とする係数b1〜bPは次の正
規方程式を解くことにより得ることができる。 r i,o = Lo 〓 i=0 y i,l・y i,l+o (i=0,1,...m-1)...(3) r〓 o = n-1 〓 i=0 r i,o ...(4) The coefficients b1 to bP that minimize the data D2 can be obtained by solving the following normal equation.
なお、以上の手順は次の手順と等価である。ま
ずroを、
ro＝N
〓m=0
yn，yn+o …(6)
なる式に基づいて求める。次にroを、
ro＝rno（ｎ＝１，２……Ｐ） …(7)
なる式に基づいて求める。 Note that the above procedure is equivalent to the following procedure. First, find r o based on the formula r o = N 〓 m=0 y n , y n+o (6). Next, r o is determined based on the following formula: r o = r no (n = 1, 2...P) (7).
また、正定な自己相関列の線型和は正定である
ことが知られているので、係数b1〜bPによる復
調系（第３図参照）もまた安定である。 Furthermore, since it is known that the linear sum of positive definite autocorrelation sequences is positive definite, the demodulation system using the coefficients b1 to bP (see FIG. 3) is also stable.
次に、第２発明の実施例について説明する。第
３図は、第１図の回路によつて圧縮されたデータ
Ｄ３をもとのサンプリングデータSDに戻す復調
回路の構成を示す図である。この図において、Ｔ
３は入力端子であり、この入力端Ｔ３へは、デー
タＤ３が、第１図の出力端子Ｔ２から出力された
時と同一の順序で、かつ、同一のタイミングで逐
次供給される。そして、このデータＤ３がデコー
ダ８によりデータＤ２に逆変換され、第２発明の
実施例による信号処理装置３０へ逐次供給され
る。信号処理装置３０は、データＤ２をデータＤ
１に復調する回路であり、加算器３１と、第１図
のものと全く同一構成による予測値発生回路１７
とから構成されている。この信号処理装置３０の
基本構成は、第８図の加算器９および予測値発生
回路２から構成される復調回路と同じであり、デ
ータＤ２はこの信号処理装置３０によつてデータ
Ｄ１に復調され、DPCM復調回路１４へ供給さ
れる。DPCM復調回路１４は、データＤ１をサ
ンプリングデータSDに復調し、出力端子Ｔ４へ
供給する。 Next, an embodiment of the second invention will be described. FIG. 3 is a diagram showing the configuration of a demodulation circuit that returns the data D3 compressed by the circuit of FIG. 1 to the original sampling data SD. In this figure, T
3 is an input terminal, and data D3 is sequentially supplied to this input terminal T3 in the same order and at the same timing as when it was output from the output terminal T2 in FIG. This data D3 is then inversely converted into data D2 by the decoder 8, and successively supplied to the signal processing device 30 according to the embodiment of the second invention. The signal processing device 30 converts the data D2 into data D
1, and includes an adder 31 and a predicted value generation circuit 17 having exactly the same configuration as that in FIG.
It is composed of. The basic configuration of this signal processing device 30 is the same as the demodulation circuit consisting of the adder 9 and predicted value generation circuit 2 shown in FIG. , are supplied to the DPCM demodulation circuit 14. The DPCM demodulation circuit 14 demodulates the data D1 into sampling data SD and supplies it to the output terminal T4.
次に、第３発明の実施例を第４図を参照して説
明する。第４図において、入力端子Ｔ１へ供給さ
れたサンプリングデータSDは、DPCM圧縮回路
１３，１３によつて圧縮され、データＤ４として
第３発明の実施例による信号処理装置４０へ供給
される。この信号処理装置４０はデータＤ４をさ
らに圧縮し、データＤ５として出力するもので、
減算器４１とｍサンプルタイムの遅延要素４２と
からなる圧縮回路４３を複数個縦続接続してなる
ものである。ここで、もとの信号（楽音信号等）
が周期性を有するならば、データＤ４にも周期性
が残つており、したがつて、遅延要素４２が予測
値発生回路として動作し、圧縮回路４３によるデ
ータ圧縮が可能となる。そして、この圧縮回路４
３を複数個縦続接続すれば、さらにデータ圧縮を
行うことができる。この信号処理装置４０から出
力されたデータＤ５は、コーダ４によつてコード
変換され、データＤ６として出力端子Ｔ２へ供給
される。 Next, an embodiment of the third invention will be described with reference to FIG. In FIG. 4, sampling data SD supplied to input terminal T1 is compressed by DPCM compression circuits 13, 13, and supplied as data D4 to signal processing device 40 according to the third embodiment of the invention. This signal processing device 40 further compresses the data D4 and outputs it as data D5.
A plurality of compression circuits 43 each consisting of a subtracter 41 and a delay element 42 having m sample times are connected in cascade. Here, the original signal (musical tone signal, etc.)
If the data D4 has periodicity, the data D4 also has periodicity. Therefore, the delay element 42 operates as a predicted value generation circuit, and the compression circuit 43 can compress the data. And this compression circuit 4
Data compression can be further achieved by cascading a plurality of 3. The data D5 output from the signal processing device 40 is code-converted by the coder 4 and is supplied to the output terminal T2 as data D6.
次に、第４発明の実施例を第５図を参照して説
明する。第５図は第４図の回路によつて圧縮され
たデータＤ６を復調する復調回路の構成を示す図
であり、入力端子Ｔ３へ供給されたデータＤ６は
デコーダ８によつてデータＤ５に戻され、第４発
明の実施例による信号処理装置４５へ供給され
る。信号処理装置４５は、加算器４６と、ｍサン
プルタイムの遅延要素４７とからなる復調回路４
８を、第４図の圧縮回路４３の個数と等しい数だ
け縦続接続したもので、データＤ５をデータＤ４
に復調して出力する。出力されたデータＤ４は、
DPCM復調回路１４，１４によりもとのサンプ
リングデータSDに戻され、出力端子Ｔ４へ供給
される。 Next, an embodiment of the fourth invention will be described with reference to FIG. FIG. 5 is a diagram showing the configuration of a demodulation circuit that demodulates data D6 compressed by the circuit of FIG. , are supplied to the signal processing device 45 according to the embodiment of the fourth invention. The signal processing device 45 includes a demodulation circuit 4 comprising an adder 46 and a delay element 47 with m sample times.
8 are cascaded in a number equal to the number of compression circuits 43 in FIG.
Demodulate and output. The output data D4 is
The data is returned to the original sampling data SD by the DPCM demodulation circuits 14, 14, and is supplied to the output terminal T4.
なお、上述した第１図、第４図の回路において
は、デイジタルサンプリングデータSDをデータ
圧縮しているが、DPCM圧縮回路１３、信号処
理装置１６，４０をアナログ回路で構成し、もと
のアナログ信号をこれらの回路によつてデータ圧
縮した後デイジタルデータに変換するようにして
もよい。 In the circuits shown in FIGS. 1 and 4 described above, the digital sampling data SD is compressed, but the DPCM compression circuit 13 and signal processing devices 16 and 40 are configured with analog circuits, and the original analog The signal may be data-compressed by these circuits and then converted into digital data.
次に、上述した実施例の応用例について説明す
る。第６図は第３図に示す回路を適用した電子楽
器の構成例を示すブロツク図である。この図にお
いて、メモリＭには、楽音信号の立上りから終了
に至るまでの全波形をサンプリングしたサンプリ
ングデータを、第１図の回路によつて圧縮したデ
ータ（以下、楽音データと称する）が、各音色
（ピアノ音、フルート音等）毎に、かつ各音高毎
に記憶されている。そして、音色選択部５０によ
つていずれかの音色が選択されると、音色選択部
５０の出力データTCによつて、その音色に対応
する楽音データが記憶されているメモリＭの記憶
エリアが指定される。次に、鍵盤５１のいずれか
の鍵が押下されると、押鍵検出部５２がこれを検
知し、押下された鍵のキーコードKCを出力する
と共に、キーオン信号KONを出力する。このキ
ーオン信号KONは同鍵が押下されている間“１”
信号を続ける。アドレス発生器５３は、押鍵検出
部５２から出力されたキーコードKCを対応する
アドレスデータAD１に変換してメモリＭへ出力
し、また、キーオン信号KONが“１”信号に立
上つた時点以降、０，１，２……と逐次変化する
アドレスデータADDをメモリＭへ出力する。ア
ドレスデータAD１がメモリＭへ供給されると、
前述したデータTCによつて指定されている記憶
エリア内のアドレスデータAD１に対応する領域
が指定される。この領域は、音色選択部５０によ
つて選択された音色を有し、押鍵検出部５２から
出力されたキーコードKCの音高を有する楽音デ
ータが記憶されている領域である。そして、アド
レスデータADDがメモリＭへ供給されると、該
領域の相対アドレス０番地内の楽音データから順
次読出され、楽音再生部５４へ順次供給される。
楽音再生部５４は、第３図と同一の回路であり、
楽音データが順次供給されると、その出力端から
サンプリングデータSDを出力し、サウンドシス
テム５５へ供給する。サウンドシステム５５は、
供給されたサンプリングデータSDをアナログ信
号に変換し、スピーカから楽音として発音する。 Next, an application example of the above-described embodiment will be described. FIG. 6 is a block diagram showing an example of the configuration of an electronic musical instrument to which the circuit shown in FIG. 3 is applied. In this figure, the memory M stores data (hereinafter referred to as musical tone data) obtained by compressing sampling data obtained by sampling the entire waveform of a musical tone signal from its rise to its end using the circuit shown in FIG. It is stored for each tone (piano sound, flute sound, etc.) and for each pitch. When one of the timbres is selected by the timbre selection section 50, the output data TC of the timbre selection section 50 specifies the storage area of the memory M in which musical tone data corresponding to that timbre is stored. be done. Next, when any key on the keyboard 51 is pressed, the key press detection section 52 detects this and outputs the key code KC of the pressed key and a key-on signal KON. This key-on signal KON remains “1” while the same key is pressed.
Continue signal. The address generator 53 converts the key code KC output from the key press detection unit 52 into corresponding address data AD1 and outputs it to the memory M, and also from the time when the key-on signal KON rises to the “1” signal. , 0, 1, 2, . . . address data ADD that changes sequentially is output to the memory M. When address data AD1 is supplied to memory M,
An area corresponding to the address data AD1 within the storage area specified by the data TC mentioned above is specified. This area is an area in which musical tone data having the timbre selected by the timbre selection section 50 and having the pitch of the key code KC output from the key press detection section 52 is stored. Then, when the address data ADD is supplied to the memory M, the tone data is sequentially read out starting from the relative address 0 of the area, and is sequentially supplied to the tone reproduction section 54.
The musical tone reproduction section 54 is the same circuit as in FIG. 3,
When musical tone data is sequentially supplied, sampling data SD is outputted from the output terminal and supplied to the sound system 55. The sound system 55 is
The supplied sampling data SD is converted into an analog signal and produced as a musical tone from a speaker.
なお、ビブラート等のピツチ変化を発生楽音に
付ける場合は、アドレスデータADDの出力タイ
ミングを変化させればよい。この場合、楽音再生
部５４内のデータ処理もアドレスデータADDの
変化タイミングに同期させる。また、楽音データ
を各音高毎に記憶させるのではなく、全音高共通
に１組の楽音データを記憶させ、あるいは複数の
音高毎に各１組の楽音・データを記憶させる場合
は、アドレスデータADDの変化タイミングを、
キーコードKCに対応する速度とすればよい。 Note that if pitch changes such as vibrato are to be added to the generated musical tone, the output timing of the address data ADD may be changed. In this case, data processing within the musical tone reproduction section 54 is also synchronized with the change timing of the address data ADD. In addition, instead of storing musical tone data for each pitch, if you want to store one set of musical tone data for all pitches, or one set of musical tones and data for each pitch, use the address Change timing of data ADD,
The speed may be set to correspond to the key code KC.
以上説明したように、第１〜４発明によれば、
周期性のある信号をデイジタル的に処理する場合
において、処理すべきデイジタルデータのデータ
量（ビツト数）を従来のものより大幅に減らすこ
とができる効果が得られる。
As explained above, according to the first to fourth inventions,
When a periodic signal is digitally processed, the amount of digital data (number of bits) to be processed can be significantly reduced compared to the conventional method.
第１図は第１発明の一実施例を適用したデータ
圧縮回路の構成を示すブロツク図、第２図は第１
図におけるデータSDおよびＤ１の一例をアナロ
グ波形によつて示した図、第３図は第２発明の一
実施例を適用したデータ復調回路の構成を示すブ
ロツク図、第４図は第３発明の一実施例を適用し
たデータ圧縮回路の構成を示すブロツク図、第５
図は第４発明の一実施例を適用したデータ復調回
路の構成を示すブロツク図、第６図は第１図およ
び第３図の回路の応用例を示すブロツク図、第７
図はデータ圧縮回路の一般的構成を示すブロツク
図、第８図は第７図に対応するデータ復調回路の
構成を示すブロツク図、第９図、第１０図は各々
DPCM圧縮回路、DPCM復調回路の構成を示す
図、第１１図は他のデータ圧縮回路の構成例を示
すブロツク図、第１２図は第１１図に対応する復
調回路の構成を示すブロツク図、第１３図は線形
予測法に基づくデータ圧縮回路の構成を示すブロ
ツク図、第１４図は第１３図に対応する復調回路
の構成を示すブロツク図である。
１６，３０，４０，４５……信号処理装置、１
７……予測値発生回路、１８−１〜１８−Ｐ……
遅延要素、１９−１〜１９−Ｐ……乗算器、２０
−１，２０−２……加算器、２２……減算器、３
１……加算器、４１……減算器、４２……遅延要
素、４３……データ圧縮回路、４６……加算器、
４７……遅延要素、４８……データ復調回路。
FIG. 1 is a block diagram showing the configuration of a data compression circuit to which an embodiment of the first invention is applied, and FIG.
FIG. 3 is a block diagram showing the configuration of a data demodulation circuit to which an embodiment of the second invention is applied, and FIG. 4 is a diagram showing an example of the data SD and D1 in the figure using analog waveforms. Block diagram showing the configuration of a data compression circuit to which one embodiment is applied, No. 5
The figure is a block diagram showing the configuration of a data demodulation circuit to which an embodiment of the fourth invention is applied, FIG. 6 is a block diagram showing an example of application of the circuits of FIGS. 1 and 3, and FIG.
The figure is a block diagram showing the general configuration of a data compression circuit, FIG. 8 is a block diagram showing the configuration of a data demodulation circuit corresponding to FIG. 7, and FIGS. 9 and 10 are respectively
11 is a block diagram showing a configuration example of another data compression circuit. FIG. 12 is a block diagram showing the configuration of a demodulation circuit corresponding to FIG. 11. FIG. 13 is a block diagram showing the configuration of a data compression circuit based on the linear prediction method, and FIG. 14 is a block diagram showing the configuration of a demodulation circuit corresponding to FIG. 13. 16, 30, 40, 45...signal processing device, 1
7... Predicted value generation circuit, 18-1 to 18-P...
Delay element, 19-1 to 19-P...multiplier, 20
-1, 20-2...Adder, 22...Subtractor, 3
1...Adder, 41...Subtractor, 42...Delay element, 43...Data compression circuit, 46...Adder,
47...Delay element, 48...Data demodulation circuit.
Claims (1)
の楽音波形処理装置において、 前記楽音波形を１〜ｎ周期遅延させた遅延信号
を各々出力する遅延手段と、 前記各遅延信号の各々に係数を乗算する乗算手
段と、 前記楽音波形から前記係数が乗算された各遅延
信号をそれぞれ減算する演算手段と を具備し、前記演算手段の出力を処理済信号とし
て出力することを特徴とする電子楽器の楽音波形
処理装置。 ２ 周期性を有する楽音波形を１〜ｎ周期遅延さ
せて複数の遅延信号を得、これらの遅延信号の
各々に係数を乗算した後、前記楽音波形から減算
して得た処理済信号をもとの楽音波形に戻す電子
楽器の楽音波形処理装置において、 加算手段と、 前記加算手段の出力を１〜ｎ周期遅延させた信
号を出力する遅延手段と、 前記遅延手段の各出力に係数を乗算する乗算手
段と を具備し、前記加算手段は前記処理済信号と前記
乗算手段の各出力とを加算するようにしてなる電
子楽器の楽音波形処理装置。 ３ 周期性を有する楽音波形を処理する電子楽器
の楽音波形処理装置において、入力端へ供給され
る信号を所定周期遅延させる遅延手段と、前記入
力端へ供給される信号から前記遅延手段の出力を
減算する減算手段とからなる信号圧縮回路を複数
個縦続接続してなる電子楽器の楽音波形処理装
置。 ４ 入力端へ供給される信号を所定周期遅延させ
る遅延手段と、前記入力端へ供給される信号から
前記遅延手段の出力を減算する減算手段とからな
る信号圧縮回路を複数個縦続接続してなる装置に
よつて圧縮処理された信号をもとの信号に戻す電
子楽器の楽音波形処理装置において、加算手段
と、前記加算手段の出力を所定周期遅延させて前
記加算手段の入力端へ供給する遅延手段とからな
る復調回路を前記信号圧縮回路と同数縦続接続し
てなる電子楽器の楽音波形処理装置。[Scope of Claims] 1. A musical sound waveform processing device for an electronic musical instrument that processes a musical sound waveform having periodicity, comprising: delay means for respectively outputting delayed signals obtained by delaying the musical sound waveform by 1 to n cycles; and each of the delayed signals. and a calculation means for subtracting each delayed signal multiplied by the coefficient from the musical sound waveform, and outputting the output of the calculation means as a processed signal. Musical sound waveform processing device for electronic musical instruments. 2 Delay a periodic musical sound waveform by 1 to n cycles to obtain a plurality of delayed signals, multiply each of these delayed signals by a coefficient, and then subtract the resulting processed signal from the musical sound waveform. A musical sound waveform processing device for an electronic musical instrument that returns the musical sound waveform to a musical sound waveform, comprising: an adding means; a delay means for outputting a signal obtained by delaying the output of the adding means by 1 to n cycles; and multiplying each output of the delay means by a coefficient. A musical sound waveform processing device for an electronic musical instrument, further comprising a multiplication means, and the addition means adds the processed signal and each output of the multiplication means. 3. A musical sound waveform processing device for an electronic musical instrument that processes a musical sound waveform having periodicity, including a delay means for delaying a signal supplied to an input end by a predetermined period, and an output of the delay means from a signal supplied to the input end. A musical sound waveform processing device for an electronic musical instrument comprising a plurality of signal compression circuits connected in cascade, each comprising a subtracting means for performing subtraction. 4 A plurality of signal compression circuits connected in cascade, each comprising a delay means for delaying a signal supplied to the input end by a predetermined period, and a subtraction means for subtracting the output of the delay means from the signal supplied to the input end. A musical waveform processing device for an electronic musical instrument that returns a signal compressed by the device to the original signal, comprising an adding means, and a delay for delaying the output of the adding means by a predetermined period and supplying the delayed output to the input end of the adding means. A musical sound waveform processing device for an electronic musical instrument, comprising the same number of demodulation circuits as the signal compression circuits connected in cascade.
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59269375A JPS61146020A (en) | 1984-12-20 | 1984-12-20 | Signal processor |
| US06/784,842 US4781096A (en) | 1984-10-09 | 1985-10-04 | Musical tone generating apparatus |
| EP85112743A EP0177934B1 (en) | 1984-10-09 | 1985-10-08 | Musical tone generating apparatus |
| DE8585112743T DE3585125D1 (en) | 1984-10-09 | 1985-10-08 | MUSIC TONE GENERATION DEVICE. |
| SG1895A SG1895G (en) | 1984-10-09 | 1995-01-07 | Musical tone generating apparatus |
| HK134595A HK134595A (en) | 1984-10-09 | 1995-08-24 | Musical tone generating apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59269375A JPS61146020A (en) | 1984-12-20 | 1984-12-20 | Signal processor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61146020A JPS61146020A (en) | 1986-07-03 |
| JPH039478B2 true JPH039478B2 (en) | 1991-02-08 |
Family
ID=17471522
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59269375A Granted JPS61146020A (en) | 1984-10-09 | 1984-12-20 | Signal processor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61146020A (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04252471A (en) * | 1991-01-28 | 1992-09-08 | Matsushita Electric Ind Co Ltd | Disk and disk reproducing device |
| JPH05119928A (en) * | 1991-10-30 | 1993-05-18 | Tokyo Electric Co Ltd | Fixed magnetic disk device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53119656A (en) * | 1977-03-29 | 1978-10-19 | Nippon Telegr & Teleph Corp <Ntt> | Forecast coding equipment |
| JPS5448471A (en) * | 1977-09-26 | 1979-04-17 | Nippon Telegr & Teleph Corp <Ntt> | Coding system |
-
1984
- 1984-12-20 JP JP59269375A patent/JPS61146020A/en active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53119656A (en) * | 1977-03-29 | 1978-10-19 | Nippon Telegr & Teleph Corp <Ntt> | Forecast coding equipment |
| JPS5448471A (en) * | 1977-09-26 | 1979-04-17 | Nippon Telegr & Teleph Corp <Ntt> | Coding system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61146020A (en) | 1986-07-03 |
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