JPH0394505A - 相補トランジスタ回路及びそれを用いた増幅器並びにcrtデイスプレイ装置 - Google Patents
相補トランジスタ回路及びそれを用いた増幅器並びにcrtデイスプレイ装置Info
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- JPH0394505A JPH0394505A JP2033772A JP3377290A JPH0394505A JP H0394505 A JPH0394505 A JP H0394505A JP 2033772 A JP2033772 A JP 2033772A JP 3377290 A JP3377290 A JP 3377290A JP H0394505 A JPH0394505 A JP H0394505A
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Landscapes
- Electronic Switches (AREA)
- Control Of Amplification And Gain Control (AREA)
- Amplifiers (AREA)
- Picture Signal Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、相補トランジスタ回路、及びその相補トラン
ジスタ回路を用いた増幅器(特にビデオ信号を増幅する
ビデオ増幅器)並びにCRTディスプレイ装置に係り,
特にCRTディスプレイ装置の高精細化、低消費電力化
に好適に要素回路及びシステムを提供するものである。
ジスタ回路を用いた増幅器(特にビデオ信号を増幅する
ビデオ増幅器)並びにCRTディスプレイ装置に係り,
特にCRTディスプレイ装置の高精細化、低消費電力化
に好適に要素回路及びシステムを提供するものである。
いわゆるコンピュータ用CRTディスプレイ装置として
知られる高精細CRTディスプレイ装置は,現在主流と
なっているIMピクセル表示から2M,4Mピクセルへ
と高精細化の要求があり、それに伴ってビデオ増幅系は
100MHzから150MHz,300MHzへと益々
広帯域化が必要となってきている。また、出力は40〜
5oVppの大振幅とIOOV及ぶ直流バイアスレベル
を必要とするため高精度,低消費電力化も併せて要求さ
れている。
知られる高精細CRTディスプレイ装置は,現在主流と
なっているIMピクセル表示から2M,4Mピクセルへ
と高精細化の要求があり、それに伴ってビデオ増幅系は
100MHzから150MHz,300MHzへと益々
広帯域化が必要となってきている。また、出力は40〜
5oVppの大振幅とIOOV及ぶ直流バイアスレベル
を必要とするため高精度,低消費電力化も併せて要求さ
れている。
本発明の主たる対象の一つであるビデオ増幅器について
は、本願の発明者の一部を含む発明者らによる、例えば
特開昭61− 228778号公報「増幅回路」に記載
されており、ビデオマルチプレクサ,ゲインコントロー
ラ,電流増幅器等の機能を含むモノリシツク段により駆
動される高電圧カスコード増幅器として開示されている
。
は、本願の発明者の一部を含む発明者らによる、例えば
特開昭61− 228778号公報「増幅回路」に記載
されており、ビデオマルチプレクサ,ゲインコントロー
ラ,電流増幅器等の機能を含むモノリシツク段により駆
動される高電圧カスコード増幅器として開示されている
。
また、USP4,494,075には、乗算器の負荷側
の反対極性からなるカレントミラーの一方をダーリント
ン形回路にして信号電流の変化に応じてカレントミラー
のVBEが変化して歪が生じるのを除去するものが記載
されている。また、USP4 , 293 , 875
には、CRTのカソードをレベルシフトを施したバイア
ス回路を用いた相補トランジスタプッシュプル回路で駆
動する形式のビデオアンプが記載されている。更に.
USP4,051,521には低電圧のコンブリメンタ
リエミッタホロワアンプで高電圧のカスコードアンプを
駆動する複合信号のビデオ増幅器が記載されている。
の反対極性からなるカレントミラーの一方をダーリント
ン形回路にして信号電流の変化に応じてカレントミラー
のVBEが変化して歪が生じるのを除去するものが記載
されている。また、USP4 , 293 , 875
には、CRTのカソードをレベルシフトを施したバイア
ス回路を用いた相補トランジスタプッシュプル回路で駆
動する形式のビデオアンプが記載されている。更に.
USP4,051,521には低電圧のコンブリメンタ
リエミッタホロワアンプで高電圧のカスコードアンプを
駆動する複合信号のビデオ増幅器が記載されている。
更には、「新・低周波高周波回路設計マニュアルJCQ
出版、1988,4.30初版発゛行)p258〜25
9には、相補トランジスタ回路を差動アナログスイッチ
として用いたものが記載されている。
出版、1988,4.30初版発゛行)p258〜25
9には、相補トランジスタ回路を差動アナログスイッチ
として用いたものが記載されている。
また、高精細CKTディスプレイ装置の広帯域ビデオ増
幅系の比較的最近の研究成果は,高精度の高周波出力段
帰還を行なう型式として、■989年、アイ・イー・イ
ー・イー・インタナショナル・ソリツドステート・サー
キット・カンファレンス・ダイジェスト・オブ・テクニ
カル・ペーパーズ,70頁から71頁(1 9 8 9
1EEE InternationalSolid−
State Circuits Conference
Digest ofTechnical Paper
s p p . 7 0 − 7 1 (Feb.19
89))において論じられている。
幅系の比較的最近の研究成果は,高精度の高周波出力段
帰還を行なう型式として、■989年、アイ・イー・イ
ー・イー・インタナショナル・ソリツドステート・サー
キット・カンファレンス・ダイジェスト・オブ・テクニ
カル・ペーパーズ,70頁から71頁(1 9 8 9
1EEE InternationalSolid−
State Circuits Conference
Digest ofTechnical Paper
s p p . 7 0 − 7 1 (Feb.19
89))において論じられている。
さらに、高周波出力段から高周波帰還を行なわないカス
コード形式のものについてはアイ・イー・イー・イー・
トランザクション・オン・コンシューマ・エレクトロニ
クス第34巻,第3号1989年8月426頁から43
3頁(IEEE TransactionsonCon
sumer Electronics, Vol. 3
4 , Na 3 r AUGUST1988 p
p426−433)に開示されている.〔発明が解決し
ようとする課題〕 ここで、上記特開昭61− 228778号公報に記載
された従来技術は機能面では必要を満たしうるち、各機
能回路の簡略化や増幅段数の削減については十分な配慮
がなされておらず、回路構成が複雑化して将来の動作周
波数の広帯域化に応じ難い問題があった。また、先に挙
げたUSP3件及び差動アナログスイッチなどの文献は
,相補トランジスタ回路などの要素技術が個々に記載さ
れているものの、本発明のように、相補トランジスタ回
路をビデオ増幅器のゲインコントローラや、出力段のカ
レントミラー回路等に全面的に用いて簡略化することに
関しては何等言及されていない.更に、上記従来技術の
うち、高周波負帰還方式は回路の一巡ループの遅れのた
めに高周波において利得余裕、位相余裕が不足して発振
等の不安定現象が顕在化し、また高電圧出力段からの負
帰還ループ自体が増幅器の負荷となって高周波電力を消
費するため、広帯域動作を制限する要因となつている。
コード形式のものについてはアイ・イー・イー・イー・
トランザクション・オン・コンシューマ・エレクトロニ
クス第34巻,第3号1989年8月426頁から43
3頁(IEEE TransactionsonCon
sumer Electronics, Vol. 3
4 , Na 3 r AUGUST1988 p
p426−433)に開示されている.〔発明が解決し
ようとする課題〕 ここで、上記特開昭61− 228778号公報に記載
された従来技術は機能面では必要を満たしうるち、各機
能回路の簡略化や増幅段数の削減については十分な配慮
がなされておらず、回路構成が複雑化して将来の動作周
波数の広帯域化に応じ難い問題があった。また、先に挙
げたUSP3件及び差動アナログスイッチなどの文献は
,相補トランジスタ回路などの要素技術が個々に記載さ
れているものの、本発明のように、相補トランジスタ回
路をビデオ増幅器のゲインコントローラや、出力段のカ
レントミラー回路等に全面的に用いて簡略化することに
関しては何等言及されていない.更に、上記従来技術の
うち、高周波負帰還方式は回路の一巡ループの遅れのた
めに高周波において利得余裕、位相余裕が不足して発振
等の不安定現象が顕在化し、また高電圧出力段からの負
帰還ループ自体が増幅器の負荷となって高周波電力を消
費するため、広帯域動作を制限する要因となつている。
前述の従来技術のうちカスコード増幅方式ではカスコー
ド段の信号電流を精度良く維持することにより出力段か
らの高周波信号負帰還路は省略することが可能であり、
高周波負帰還に伴う前述の不安定性の問題を回避できる
ためより広帯域化が可能である。しかしながらカスコー
ド方式も増幅器出力電圧にビデオ信号のバンクポーチ点
に対応して基準直流電圧を発生するための直流再生用の
負帰還路は省略し得ないから依然として高電圧高帯域出
力段に接続される帰還路は残って負荷となるため、広帯
域化,低消費電力化の制限要因となっている。それは、
高電圧出力段に接続される高精度の帰還用抵抗は比較的
大きな消費電力に耐えるため大形となりその寄生容量に
よる消費電力(−ΔCV2f)が大きいためである。ま
たこの寄生負荷(1例として1〜2PF)は高精細CR
Tのカソード負荷容量(1例として4〜6PF)が技術
進歩により年々小さくなる傾向にあってその比率を増す
結果になっている。
ド段の信号電流を精度良く維持することにより出力段か
らの高周波信号負帰還路は省略することが可能であり、
高周波負帰還に伴う前述の不安定性の問題を回避できる
ためより広帯域化が可能である。しかしながらカスコー
ド方式も増幅器出力電圧にビデオ信号のバンクポーチ点
に対応して基準直流電圧を発生するための直流再生用の
負帰還路は省略し得ないから依然として高電圧高帯域出
力段に接続される帰還路は残って負荷となるため、広帯
域化,低消費電力化の制限要因となっている。それは、
高電圧出力段に接続される高精度の帰還用抵抗は比較的
大きな消費電力に耐えるため大形となりその寄生容量に
よる消費電力(−ΔCV2f)が大きいためである。ま
たこの寄生負荷(1例として1〜2PF)は高精細CR
Tのカソード負荷容量(1例として4〜6PF)が技術
進歩により年々小さくなる傾向にあってその比率を増す
結果になっている。
本発明の目的は、回路構成を簡略化する相補トランジス
タ回路、及びそれを用いた増幅器を提供することにある
。
タ回路、及びそれを用いた増幅器を提供することにある
。
また、本発明の他の目的は、広帯域,低消費電力のビデ
オ増幅器及びディスプレイ装置を提供することにある。
オ増幅器及びディスプレイ装置を提供することにある。
更に、本発明の別の目的は,小形,経済的で信頼性の高
いビデオ増幅器及びディスプレイ装置を提供することに
ある。
いビデオ増幅器及びディスプレイ装置を提供することに
ある。
上記目的を達或するために、広帯域,低消費電力化のた
めに主な高周波回路に相補形のバイポーラトランジスタ
回路を採用して集積化し可及的に電流動作形とし、併せ
て回路を簡略化したものである。また、広帯域回路中に
おいて高周波利得と直流バイアス成分を干渉なく調節し
うるようにしたものである。更に,広帯域信号を帯域劣
化なく取り出しうるような回路パッケージ法を採用した
ものである。
めに主な高周波回路に相補形のバイポーラトランジスタ
回路を採用して集積化し可及的に電流動作形とし、併せ
て回路を簡略化したものである。また、広帯域回路中に
おいて高周波利得と直流バイアス成分を干渉なく調節し
うるようにしたものである。更に,広帯域信号を帯域劣
化なく取り出しうるような回路パッケージ法を採用した
ものである。
更には、本発明は新規な低電圧高精度帰還法を用いて高
電圧広帯域ビデオ出力段からの帰還路を総て除去したも
のである。
電圧広帯域ビデオ出力段からの帰還路を総て除去したも
のである。
カスコード増幅器の低電圧側回路はモノリシツク集積回
路(以下LSIという)しており回路は高速のNPNト
ランジスタとPNPトランジスタの相補トランジスタ回
路で構成する電流動作形回路である。相補形バイポーラ
トランジスタ回路は多段接続してもレベルシフト回路が
不要なので回路が簡単になり、高速,高精度になる。ま
た電流動作形回路は信号変換に伴う回路の電圧振幅が小
さいため、回路のストレーキャパシタの充放電による影
響が僅少であり、従って広帯域,低消費電力化し、回路
が小形になる。さらに回路を定電流動作形にしているの
で信号の加算、分流が容易になり、高周波回路の利得と
直流バイアスを相互干渉なく自由に調節することが可能
になる等の結果、広帯域と高精度を両立できる。
路(以下LSIという)しており回路は高速のNPNト
ランジスタとPNPトランジスタの相補トランジスタ回
路で構成する電流動作形回路である。相補形バイポーラ
トランジスタ回路は多段接続してもレベルシフト回路が
不要なので回路が簡単になり、高速,高精度になる。ま
た電流動作形回路は信号変換に伴う回路の電圧振幅が小
さいため、回路のストレーキャパシタの充放電による影
響が僅少であり、従って広帯域,低消費電力化し、回路
が小形になる。さらに回路を定電流動作形にしているの
で信号の加算、分流が容易になり、高周波回路の利得と
直流バイアスを相互干渉なく自由に調節することが可能
になる等の結果、広帯域と高精度を両立できる。
本発明中のLSI化した電流出力段の外部への引出しは
、並列化され、等しい電流が互いに逆方向となるように
隣接して引き出される。そのため隣接電流間で相殺し合
う方向の相互誘作用が生じる結果、等価的に電流引出し
部のリードインダクタンスが低減され、帯域少化なく信
号を引き出すことを可能にする。
、並列化され、等しい電流が互いに逆方向となるように
隣接して引き出される。そのため隣接電流間で相殺し合
う方向の相互誘作用が生じる結果、等価的に電流引出し
部のリードインダクタンスが低減され、帯域少化なく信
号を引き出すことを可能にする。
更に、本発明の大きな特徴である間接帰還方式はカスコ
ード増幅段において高電圧出力段と相似な関係を有する
帰還用の低電圧出力回路を設けて間接的に出力と等価な
信号を帰還することにより高電圧出力段からの直接帰還
を総て省略することになり、高電圧出力段の負荷を軽減
し、それによって広帯域,低消費電力化を実現する。
ード増幅段において高電圧出力段と相似な関係を有する
帰還用の低電圧出力回路を設けて間接的に出力と等価な
信号を帰還することにより高電圧出力段からの直接帰還
を総て省略することになり、高電圧出力段の負荷を軽減
し、それによって広帯域,低消費電力化を実現する。
以下、本発明の一実施例を第1図により説明する。
まず,全体の回路方式などについて説明し、その後、詳
細回路変形例について述べることとする。
細回路変形例について述べることとする。
第1図は本発明の間接帰還型のビデオ増幅器とそれを用
いたCRTディスプレイ装置の回路ブロック図を示して
いる。
いたCRTディスプレイ装置の回路ブロック図を示して
いる。
第1図におけるビテオ増幅器は、相補形゜バイポーラト
ランジスタのLSI回路で構成されている低電圧の駆動
段80と高電圧増幅の出力段70で構成され、駆動段8
0と高電圧出力段70はカスコード増幅器を構成するよ
うに接続されている。
ランジスタのLSI回路で構成されている低電圧の駆動
段80と高電圧増幅の出力段70で構成され、駆動段8
0と高電圧出力段70はカスコード増幅器を構成するよ
うに接続されている。
低電圧の駆動LSI80の入力には信号源Esから75
Ωの終端抵抗Rs .大容量の結合キャパシタCx1を
介してアナログビデオ信号が印加されている。高電圧出
力段70の出力はブライトネス制御のバイアス電圧源7
5を介してCRTのカソード電極へ接続されており、駈
動段LSI80の入力端子Tllに印加されたビデオ信
号は増幅されてCRTのカソード電極を駆動し、印加さ
れた信号に応じてCRTを表示する。
Ωの終端抵抗Rs .大容量の結合キャパシタCx1を
介してアナログビデオ信号が印加されている。高電圧出
力段70の出力はブライトネス制御のバイアス電圧源7
5を介してCRTのカソード電極へ接続されており、駈
動段LSI80の入力端子Tllに印加されたビデオ信
号は増幅されてCRTのカソード電極を駆動し、印加さ
れた信号に応じてCRTを表示する。
駆動段LSI80は相補形バイポーラトランジスタのL
SIで作られており,その構成は、入力段の2入力バッ
ファ付マルチプレクサ10、その出力側に接続される変
換インピーダンスZXを有する電圧/電流(V/I)変
換回路20、さらに、その次には乗算機能を用いたゲイ
ンコントローラ3工が接続されている。ゲインコントロ
ーラ31は制御回路32,抵抗RO1を介して抵抗RG
2から制御電圧が与えられている。
SIで作られており,その構成は、入力段の2入力バッ
ファ付マルチプレクサ10、その出力側に接続される変
換インピーダンスZXを有する電圧/電流(V/I)変
換回路20、さらに、その次には乗算機能を用いたゲイ
ンコントローラ3工が接続されている。ゲインコントロ
ーラ31は制御回路32,抵抗RO1を介して抵抗RG
2から制御電圧が与えられている。
ゲインコントローラ31の出力は互いに逆相の2つの電
流出力を有しており、その出力は補助カレントミラーア
ンプ40で減算され、出力段カレントミラーアンプ51
〜54を駆動するよう接続されている。
流出力を有しており、その出力は補助カレントミラーア
ンプ40で減算され、出力段カレントミラーアンプ51
〜54を駆動するよう接続されている。
帰還用カレントミラーアンプ69は外付抵抗RFを介し
て5v電源Vccへ接続されると共に、その出力はトラ
ンスファースイッチ61,キャパシタCX2,アンプ6
2,抵抗R80,R90を介して入力に負帰還されるよ
う接続されている。
て5v電源Vccへ接続されると共に、その出力はトラ
ンスファースイッチ61,キャパシタCX2,アンプ6
2,抵抗R80,R90を介して入力に負帰還されるよ
う接続されている。
出力段カレントミラーアンプ51〜54の出力はまとめ
られてカスコード高電圧出力段7oへ接続されている。
られてカスコード高電圧出力段7oへ接続されている。
高電圧出力段70は高電圧パワー1一ランジスタ71,
ダイオード72,負荷抵抗Rしから成るカスコード回路
とトランジスタ73,74から戊るバッファアンプで構
成されている。
ダイオード72,負荷抵抗Rしから成るカスコード回路
とトランジスタ73,74から戊るバッファアンプで構
成されている。
以上のように構成されているビデオ増幅器は利得が10
0倍余の高電圧出力の反転形アンプで,その入出力の利
得は次の関係で表せる。
0倍余の高電圧出力の反転形アンプで,その入出力の利
得は次の関係で表せる。
ただし、ZxはV/I変換部の外付インピーダンス、R
しはカスコードの高電圧出力段の負荷抵抗、Kはビデオ
LSIの利得でゲインコントローラの制御電圧によって
変化する値である。
しはカスコードの高電圧出力段の負荷抵抗、Kはビデオ
LSIの利得でゲインコントローラの制御電圧によって
変化する値である。
さて、第2図(a),(b)で示すようにビデオ入力信
号は最大IVpp程度の交流信号として与えられるのに
対し、CRTのカソードを制御する出力信号は所定の直
流の高電圧が重畳された直流信号として与える必要があ
るため、安定かつ正確な直流分を再生する必要がある。
号は最大IVpp程度の交流信号として与えられるのに
対し、CRTのカソードを制御する出力信号は所定の直
流の高電圧が重畳された直流信号として与える必要があ
るため、安定かつ正確な直流分を再生する必要がある。
この基準直流レベルは第2図(a),(b)の波形、水
平同期パルス後のバックポーチとして示されている時点
で行なわれる。第1図の本発明の実施例における動作は
次のようにして行なわれる。
平同期パルス後のバックポーチとして示されている時点
で行なわれる。第1図の本発明の実施例における動作は
次のようにして行なわれる。
第1図のサンプルホールドスイッチ61のサンプリング
制御端子T61にバックボーチ時点の周期的なサンプリ
ングパルスが加えられると帰還用カレントミラー回路6
9からの帰還電圧はスイッチ61を介してホールド回路
のキャパシタCX2を充電し、アンプ62,バイアス抵
抗R89を介し入力へ帰還される。この帰還ループの直
流一巡利得は数100倍である。この帰還は、正相のカ
レントミラー69の外付抵抗RFl2による電圧降下を
帰還する負帰還であるから入力段のCXI・R89の時
定数よりも十分長い時間後には増幅器は一定値に落ちつ
く。この時の出力段のカレントミラーの電流をIO.帰
還用カレントミラーの電流をIo/Nとすると、高電圧
出力段の直流電圧をVO、帰還用カレントミラーからの
帰還電圧をVF 、高電圧段の電源電圧をVH、低電圧
段の電源電圧をVccとして次の関係が成り立つ。
制御端子T61にバックボーチ時点の周期的なサンプリ
ングパルスが加えられると帰還用カレントミラー回路6
9からの帰還電圧はスイッチ61を介してホールド回路
のキャパシタCX2を充電し、アンプ62,バイアス抵
抗R89を介し入力へ帰還される。この帰還ループの直
流一巡利得は数100倍である。この帰還は、正相のカ
レントミラー69の外付抵抗RFl2による電圧降下を
帰還する負帰還であるから入力段のCXI・R89の時
定数よりも十分長い時間後には増幅器は一定値に落ちつ
く。この時の出力段のカレントミラーの電流をIO.帰
還用カレントミラーの電流をIo/Nとすると、高電圧
出力段の直流電圧をVO、帰還用カレントミラーからの
帰還電圧をVF 、高電圧段の電源電圧をVH、低電圧
段の電源電圧をVccとして次の関係が成り立つ。
Ioを消去すると次のように表せる。
VH VO NRL
すなわち、(2)式は高電圧出方段のVoを帰還せずど
も低電圧のVFを帰還することでVcを正確に定めるこ
とを示している。具体的なVoの設定は,所望のVoと
なるようにRFを変えるか、若しくはVFを変える(ア
ンプ62の基準端子T63の電圧で変える)方法の何れ
かで行なえる。この帰還は、出力電流と相似な帰還用の
電流を発生させて行なう間接帰還であるが、カレントミ
ラー回路を利用した場合の比,INはトランジスタのエ
ミッタ寸法比に依存しているため電流Ioの大,小範囲
に拘らず安定なため高精度な出カ電圧の制御が可能であ
る。
も低電圧のVFを帰還することでVcを正確に定めるこ
とを示している。具体的なVoの設定は,所望のVoと
なるようにRFを変えるか、若しくはVFを変える(ア
ンプ62の基準端子T63の電圧で変える)方法の何れ
かで行なえる。この帰還は、出力電流と相似な帰還用の
電流を発生させて行なう間接帰還であるが、カレントミ
ラー回路を利用した場合の比,INはトランジスタのエ
ミッタ寸法比に依存しているため電流Ioの大,小範囲
に拘らず安定なため高精度な出カ電圧の制御が可能であ
る。
かくして、高電圧出力段には一切の帰還用インピーダン
ス素子が不要となり、その分の寄生容量による消費電力
(ΔCvzf)が無くなり、低消費電力で広帯域動作が
可能になる。また低電圧振幅の帰還なので帰還の応答が
高速である。さらに、小形化や信頼性の面でも有用であ
る。
ス素子が不要となり、その分の寄生容量による消費電力
(ΔCvzf)が無くなり、低消費電力で広帯域動作が
可能になる。また低電圧振幅の帰還なので帰還の応答が
高速である。さらに、小形化や信頼性の面でも有用であ
る。
次により詳細な実施例回路図を基に、本発明の他の実施
例を説明する。第3図は既に説明した第1図に対応した
詳細な実施例回路図である。同一部所若しくは等効部所
は同一符号を付してある。
例を説明する。第3図は既に説明した第1図に対応した
詳細な実施例回路図である。同一部所若しくは等効部所
は同一符号を付してある。
高速,高精度な帰還回路にあっては、サンプルホールド
においても同様な工夫が必要とされる。
においても同様な工夫が必要とされる。
第3図のサンプルスイッチ部61においては高精度化の
アナログスイッチ4と高速化の低出力インピーダンス充
電スイッチを組合せて構成している。
アナログスイッチ4と高速化の低出力インピーダンス充
電スイッチを組合せて構成している。
サンプルスイッチ部61のアナログスイッチとしてのト
ランジスタQ73はそのベースがトランジスタQ70,
Q71対による定電流回路に接続されると共に、差動ト
ランジスタ対の一方のQ76に接続されている。トラン
ジスタQ73のコレクタは抵抗RFを介して電極Vcc
に接続されている帰還用カレントミラートランジスタQ
69のコレクタに接続されている。またQ73のエミッ
タ側はエミツチホロワのトランジスタQ72を介してホ
ールドキャパシタCxzへ接続されている。前述の定電
流回路Q71の電流はスイツチトランジスタQ73のオ
フセット電圧が最小となる約10μA程度の電極に設定
されており、別に庚動時にはスピードアップ用のキャパ
シタCllが接続され、最大300μAの微分電流を加
えて最小サンプル時間(実施例では約50ns)で整定
する値に選ばれている。トランジスタQ72のエミッタ
にはパルス電流バイアイ源としての差動対のもう一方の
トランジスタQ75が接続されている。
ランジスタQ73はそのベースがトランジスタQ70,
Q71対による定電流回路に接続されると共に、差動ト
ランジスタ対の一方のQ76に接続されている。トラン
ジスタQ73のコレクタは抵抗RFを介して電極Vcc
に接続されている帰還用カレントミラートランジスタQ
69のコレクタに接続されている。またQ73のエミッ
タ側はエミツチホロワのトランジスタQ72を介してホ
ールドキャパシタCxzへ接続されている。前述の定電
流回路Q71の電流はスイツチトランジスタQ73のオ
フセット電圧が最小となる約10μA程度の電極に設定
されており、別に庚動時にはスピードアップ用のキャパ
シタCllが接続され、最大300μAの微分電流を加
えて最小サンプル時間(実施例では約50ns)で整定
する値に選ばれている。トランジスタQ72のエミッタ
にはパルス電流バイアイ源としての差動対のもう一方の
トランジスタQ75が接続されている。
以上のように接続されているサンプルスイッチ部6↓の
動作は次のようになる。定常状態ではトランジスタ対の
Q76はオン、Q75はオフであり、したがってトラン
ジスタQ73,Q72は共にオフしている。サンプル制
御端子T61に“L″′レベルのサンプル信号が加えら
れると差動対のトランジスタQ76はオフ、Q75はオ
ンしてQ73を微分的に駆動して導通させると共に07
2にパルス電流を流して072のエミッタ出力インピー
ダンスを下げて急速にサンプリングを行なう。サンプリ
ング期間は後半ではQ73のベース・コレクタ逆方向電
流はQ73が最小オフセット電圧を与える定常値(約1
0μA)に達しスイッチ4の低オフセットと高速サンプ
リングが両立した動作となる。
動作は次のようになる。定常状態ではトランジスタ対の
Q76はオン、Q75はオフであり、したがってトラン
ジスタQ73,Q72は共にオフしている。サンプル制
御端子T61に“L″′レベルのサンプル信号が加えら
れると差動対のトランジスタQ76はオフ、Q75はオ
ンしてQ73を微分的に駆動して導通させると共に07
2にパルス電流を流して072のエミッタ出力インピー
ダンスを下げて急速にサンプリングを行なう。サンプリ
ング期間は後半ではQ73のベース・コレクタ逆方向電
流はQ73が最小オフセット電圧を与える定常値(約1
0μA)に達しスイッチ4の低オフセットと高速サンプ
リングが両立した動作となる。
ホールドキャパシタCX2の端子電圧はトランジスタQ
78,Q79.Q80からなる差動アンプを介してビデ
オ増幅器の入力側へ帰還される。サンプルホールド回路
の精度はサンプリングスイッチ部61とホールドアンプ
62を合せたものとして管理される必要があるため,ト
ランジスタQ72のVBEとトランジスタQ81のVB
EはマッチングするようQ72に流れる電流とQ81に
流れる電流は可及的に等しく設計されている。それゆえ
、このサンプルホールド回路の精度は1mVで最小サン
プル時間は50nsが可能である.本発明の特徴の一つ
は相補形バイポーラトランジスタ回路による回路の簡略
化と性能の向上である。以下、V/I変換回路の一部を
兼ねる2人力バッファ付マルチプレクサ10の実施例を
説明する。第3図の2入力バッファ付マルチプクレサ1
0は、3つの差動対トランジスタ回路で構成している。
78,Q79.Q80からなる差動アンプを介してビデ
オ増幅器の入力側へ帰還される。サンプルホールド回路
の精度はサンプリングスイッチ部61とホールドアンプ
62を合せたものとして管理される必要があるため,ト
ランジスタQ72のVBEとトランジスタQ81のVB
EはマッチングするようQ72に流れる電流とQ81に
流れる電流は可及的に等しく設計されている。それゆえ
、このサンプルホールド回路の精度は1mVで最小サン
プル時間は50nsが可能である.本発明の特徴の一つ
は相補形バイポーラトランジスタ回路による回路の簡略
化と性能の向上である。以下、V/I変換回路の一部を
兼ねる2人力バッファ付マルチプレクサ10の実施例を
説明する。第3図の2入力バッファ付マルチプクレサ1
0は、3つの差動対トランジスタ回路で構成している。
すなわち、トランジスタQl,02対、トランジスタQ
3,Q4対、トランジスタQ5,Q6対で、このうちQ
l,02対、Q3,04対は入力スイッチでNPN ト
ランジスタで構成しており.Q5,06対は反対極性の
PNPトランジスタで構成しておりV/I変換器の一部
を兼ねている。Ql,02対及びQ3,04対はそれぞ
れRl,R2のエミッタ抵抗でバイアスされており、V
/I変換を兼ねるQ5,Q6対はトランジスタQ12に
よる定電流回路でバイアスされている。
3,Q4対、トランジスタQ5,Q6対で、このうちQ
l,02対、Q3,04対は入力スイッチでNPN ト
ランジスタで構成しており.Q5,06対は反対極性の
PNPトランジスタで構成しておりV/I変換器の一部
を兼ねている。Ql,02対及びQ3,04対はそれぞ
れRl,R2のエミッタ抵抗でバイアスされており、V
/I変換を兼ねるQ5,Q6対はトランジスタQ12に
よる定電流回路でバイアスされている。
各バイアス電流は各トランジスタのしゃ断周波数fr
が高く,かつ動作点におけるnpnトランジスタとpn
pトランジスタのベース・エミッタ間電圧の温度変化率
が等しくなるような相補性を考慮して決定され、一例と
して共に約1mA程度である。入力のトランジスタ対Q
l,Q2でQlのベースは信号入力端子Tllへ接続さ
れ、Q2のベースは抵抗R3でVccヘバイアスされる
と共に制御端子T13へ接続される。そして共通エミッ
タの出力はpnp}−ランジスタ対の05’のベースへ
接続される。同様にして他方の03,Q4対のベースは
Q3が入力端子T12、Q4が制御端子T14で,共通
エミッタはV/I変換のトランジスタ対のQ6のベース
へ接続されている。
が高く,かつ動作点におけるnpnトランジスタとpn
pトランジスタのベース・エミッタ間電圧の温度変化率
が等しくなるような相補性を考慮して決定され、一例と
して共に約1mA程度である。入力のトランジスタ対Q
l,Q2でQlのベースは信号入力端子Tllへ接続さ
れ、Q2のベースは抵抗R3でVccヘバイアスされる
と共に制御端子T13へ接続される。そして共通エミッ
タの出力はpnp}−ランジスタ対の05’のベースへ
接続される。同様にして他方の03,Q4対のベースは
Q3が入力端子T12、Q4が制御端子T14で,共通
エミッタはV/I変換のトランジスタ対のQ6のベース
へ接続されている。
次にこの回路の動作を説明する。端子Tllからの入力
を選択し、端子T12の信号を非選択にするには,制御
入力端子T13を11 L I+レベル、端子T14を
ii H uレベルにする。するとトランジスタ対Ql
,Q2は、Q2がカットオフし、Qlがエミッタホロア
としてその信号がQ5に伝えられる。また、もう一方の
トランジスタ対Q3,Q4はベース電圧のより高いQ4
のみが導通し、そのエミッタ電圧はQ6に入力される。
を選択し、端子T12の信号を非選択にするには,制御
入力端子T13を11 L I+レベル、端子T14を
ii H uレベルにする。するとトランジスタ対Ql
,Q2は、Q2がカットオフし、Qlがエミッタホロア
としてその信号がQ5に伝えられる。また、もう一方の
トランジスタ対Q3,Q4はベース電圧のより高いQ4
のみが導通し、そのエミッタ電圧はQ6に入力される。
したがってpnpl”ランジスタ対Q5,Q6はベース
電圧が相対的に低いQ5のみが導通し、結局、入力端子
Tllの信号がV/I変換信号として選択される。端子
T12側を選択し,端子Tll側を非選択にするには、
上述の動作は逆の関係になる。端子Tllの入力信号を
VIIとし、V/I変換を兼ねる1〜ランジスタ対Q5
,Q6の共通エミッタの電圧をVoとして前述の回路の
選択時及び非選択時の等価回路をZxによる負荷効果を
除いて示すと,それぞれ第4図(a),(b)のように
なる。
電圧が相対的に低いQ5のみが導通し、結局、入力端子
Tllの信号がV/I変換信号として選択される。端子
T12側を選択し,端子Tll側を非選択にするには、
上述の動作は逆の関係になる。端子Tllの入力信号を
VIIとし、V/I変換を兼ねる1〜ランジスタ対Q5
,Q6の共通エミッタの電圧をVoとして前述の回路の
選択時及び非選択時の等価回路をZxによる負荷効果を
除いて示すと,それぞれ第4図(a),(b)のように
なる。
すなわち,2段の直並列スイッチとして表され,reは
トランジスタのエミッタ抵抗(1mAで約26Ω)で極
めて小さく、Z o i iは逆バイアスされたベース
・エミッタ間の寄生インピーダンスなので、2段スイッ
チとしてのオンオフ比は極めて大きく、数100MHz
に至るまで50dB以上である.またオン時はエミッタ
ホロワとして動くので信号減衰は数100MHzまで1
%以下の小さい減衰が可能である。
トランジスタのエミッタ抵抗(1mAで約26Ω)で極
めて小さく、Z o i iは逆バイアスされたベース
・エミッタ間の寄生インピーダンスなので、2段スイッ
チとしてのオンオフ比は極めて大きく、数100MHz
に至るまで50dB以上である.またオン時はエミッタ
ホロワとして動くので信号減衰は数100MHzまで1
%以下の小さい減衰が可能である。
さらに本発明のバッファ付マルチプレクサ10は、僅か
2段のエミッタホロワ段でV/I変換動作も実質兼ねる
ため動作が極めて広帯域にできる。
2段のエミッタホロワ段でV/I変換動作も実質兼ねる
ため動作が極めて広帯域にできる。
第3図のマルチプレクサ10におけるpnpトランジス
タQ7,Q8とQ9,QIOによる2つのカレントミラ
ーはマルチプレクサエOの入力電流補償である。これに
よりマルチプレクサがエミッタホロワ入力形であること
と相まって常に高い入力インピーダンスを維持し、ビデ
オアンプの低域特性を安定なものにする。
タQ7,Q8とQ9,QIOによる2つのカレントミラ
ーはマルチプレクサエOの入力電流補償である。これに
よりマルチプレクサがエミッタホロワ入力形であること
と相まって常に高い入力インピーダンスを維持し、ビデ
オアンプの低域特性を安定なものにする。
以上述べた本発明のバッファ付マルチプレクサ10は、
本発明の主要な手段の一つである相補形バイポーラトラ
ンジスタ回路方式による回路の簡略化と高性能化を実現
している具体例である。
本発明の主要な手段の一つである相補形バイポーラトラ
ンジスタ回路方式による回路の簡略化と高性能化を実現
している具体例である。
次に第3図のV/I変換回路部20における実施例を説
明する。本発明によるビデオ増幅器の広帯域化のための
主要な手段の一つは回路の可及的な電流動作化である。
明する。本発明によるビデオ増幅器の広帯域化のための
主要な手段の一つは回路の可及的な電流動作化である。
それゆえ、電圧のビデオ入力信号はS/Nの劣化がない
段階で速かに電流信号に変換される。V/I変換回路2
0は、前述のマルチプレクサの出力段を兼ねるpnp}
’ランジスタQ5,Q6と新たなpnpトランジスタQ
16による差動回路である。その各々のエミッタにはカ
レントミラーを構成するpnPトランジスタQl2,Q
13からそれぞれバイアス電流が供給されると共に、V
/I変換の変換利得を決める変換インピーダンスzxが
接続されている。トランジスタQ16側は動作範囲の中
心を決める基準で、そのベースにはエミッタホロワQ1
5を介して抵抗R14,R15の分圧回路で基準電圧が
与えられている。この基準電圧はビデオアンプとしての
信号入力が交流入力になっているため厳密さは要せず回
路の最大許容入力を大きくする点から電源Vccの1/
2近傍に設定される。この基準とマルチプレクサ10の
入力端子Tll,T13とはV/I変換回路として同一
のレベルシフト量で温度変化に対してもオフセットが同
一になるようにトランジスタQ16の動作電流はマルチ
プレクサの動作電流にほぼ等しく設定される。
段階で速かに電流信号に変換される。V/I変換回路2
0は、前述のマルチプレクサの出力段を兼ねるpnp}
’ランジスタQ5,Q6と新たなpnpトランジスタQ
16による差動回路である。その各々のエミッタにはカ
レントミラーを構成するpnPトランジスタQl2,Q
13からそれぞれバイアス電流が供給されると共に、V
/I変換の変換利得を決める変換インピーダンスzxが
接続されている。トランジスタQ16側は動作範囲の中
心を決める基準で、そのベースにはエミッタホロワQ1
5を介して抵抗R14,R15の分圧回路で基準電圧が
与えられている。この基準電圧はビデオアンプとしての
信号入力が交流入力になっているため厳密さは要せず回
路の最大許容入力を大きくする点から電源Vccの1/
2近傍に設定される。この基準とマルチプレクサ10の
入力端子Tll,T13とはV/I変換回路として同一
のレベルシフト量で温度変化に対してもオフセットが同
一になるようにトランジスタQ16の動作電流はマルチ
プレクサの動作電流にほぼ等しく設定される。
このV/I変換回路はマルチプレクサ10によって選択
された入力信号が、Q5,Q6の共通エミッタに伝えら
れ,その電圧とQ16のエミッタ電圧との差動圧(ΔV
)が、V/I変換インピーダンスで電流(Δ工=ΔV/
Z.)に変換され、トランジスタQ5,Q6のコレクタ
及びトランジスタQ15のコレクタ電流は工±Δ工の形
で変化する信号となる。変換インピーダンスZxは通常
抵抗のみでも良いが、V/I変換の周波数特性を積極的
に変化させる場合にはキャパシタ、或いはインダクタが
併用される。
された入力信号が、Q5,Q6の共通エミッタに伝えら
れ,その電圧とQ16のエミッタ電圧との差動圧(ΔV
)が、V/I変換インピーダンスで電流(Δ工=ΔV/
Z.)に変換され、トランジスタQ5,Q6のコレクタ
及びトランジスタQ15のコレクタ電流は工±Δ工の形
で変化する信号となる。変換インピーダンスZxは通常
抵抗のみでも良いが、V/I変換の周波数特性を積極的
に変化させる場合にはキャパシタ、或いはインダクタが
併用される。
このV/I変換回路は平衡回路であるが、入力信号はシ
ングルエンデツド入力なので、通常高周波領域での差動
出力回路の周波数レスポンスは同一にはならない。それ
ゆえ、本発明の実施例では出力側に抵抗R12,R13
、キャパシタC2を挿入して周波数レスポンス特性を合
せている。
ングルエンデツド入力なので、通常高周波領域での差動
出力回路の周波数レスポンスは同一にはならない。それ
ゆえ、本発明の実施例では出力側に抵抗R12,R13
、キャパシタC2を挿入して周波数レスポンス特性を合
せている。
次に、電流出力型のビデオゲインコントローラについて
説明する。第3図において,ゲインコントローラ3lは
、npnトランジスタQ37〜Q40のコレクタが交叉
結合された差動段から成るいわゆる可変コンダクタンス
形乗算回路、npnトランジスタQ35,Q36から或
るカスコード増幅回路、npnトランジスタQ41,Q
42、抵抗R39,R40から或るバイアス回路で構成
されている。また、制御回路32は、npn トランジ
スタQ26〜Q29と抵抗R27〜R29から或る電圧
電流変換回路、ベース接地のnpnトランジスタQ24
,Q25による線形化対数バイアス回路、トランジスタ
Q30−034と抵抗R30〜R38から成る制御電圧
分圧回路、pnρトランジスタQ43〜Q45,抵抗R
21〜R26から成る可変バイアス電流発生回路で構成
されている。
説明する。第3図において,ゲインコントローラ3lは
、npnトランジスタQ37〜Q40のコレクタが交叉
結合された差動段から成るいわゆる可変コンダクタンス
形乗算回路、npnトランジスタQ35,Q36から或
るカスコード増幅回路、npnトランジスタQ41,Q
42、抵抗R39,R40から或るバイアス回路で構成
されている。また、制御回路32は、npn トランジ
スタQ26〜Q29と抵抗R27〜R29から或る電圧
電流変換回路、ベース接地のnpnトランジスタQ24
,Q25による線形化対数バイアス回路、トランジスタ
Q30−034と抵抗R30〜R38から成る制御電圧
分圧回路、pnρトランジスタQ43〜Q45,抵抗R
21〜R26から成る可変バイアス電流発生回路で構成
されている。
この構成の基本原理は、例えばグレーベン著、中沢他訳
、アナログ集積回路、近代科学社(昭59−9).23
4頁−242頁に四象限乗算器として詳細に論じられて
いる。第3図に示すビデオゲインコントローラはこの基
本構成に対して、Q35,Q36の前記カスコード増幅
回路、前記制御電圧分圧回路、前記可変バイアス電流発
生回路を付加している点が異なる。ここで,前記カスコ
ード増幅器は、前記可変コンダクタンス乗算器の出力に
接続して、本乗算回路の負荷インピーダンスを下げるこ
とで,帯域改善を図っている。
、アナログ集積回路、近代科学社(昭59−9).23
4頁−242頁に四象限乗算器として詳細に論じられて
いる。第3図に示すビデオゲインコントローラはこの基
本構成に対して、Q35,Q36の前記カスコード増幅
回路、前記制御電圧分圧回路、前記可変バイアス電流発
生回路を付加している点が異なる。ここで,前記カスコ
ード増幅器は、前記可変コンダクタンス乗算器の出力に
接続して、本乗算回路の負荷インピーダンスを下げるこ
とで,帯域改善を図っている。
また、前記制御電圧分圧回路は、利得制御端子T31の
電圧を抵抗R37,R38で分圧して前記電圧電流変換
回路の一つの入力であるQ26のベースに供給するとと
もに、R32〜R34で発生する基準電圧をトランジス
タQ30−Q34と抵抗R30,R31,R35,R3
6で構成するバッファアンプを介して前記電圧電流変換
回路の他方の入力であるQ27のベースに供給している
。
電圧を抵抗R37,R38で分圧して前記電圧電流変換
回路の一つの入力であるQ26のベースに供給するとと
もに、R32〜R34で発生する基準電圧をトランジス
タQ30−Q34と抵抗R30,R31,R35,R3
6で構成するバッファアンプを介して前記電圧電流変換
回路の他方の入力であるQ27のベースに供給している
。
このような構成にすることで,前記電圧電流変換回路の
他方の入力であるQ27のベース点は低インピーダンス
となり、分圧抵抗R27の電流による基準電圧の変動を
大幅に低減し、利得を精度良く制御できる。また、利得
制御端子T31の電圧を分圧して前記電圧電流変換回路
に供給するので,前記電圧電流変換回路に必要な電源電
圧を下げることができ,駆動LSI80を低電圧電源(
例えば5v単一電源)で動作することが可能となる。
他方の入力であるQ27のベース点は低インピーダンス
となり、分圧抵抗R27の電流による基準電圧の変動を
大幅に低減し、利得を精度良く制御できる。また、利得
制御端子T31の電圧を分圧して前記電圧電流変換回路
に供給するので,前記電圧電流変換回路に必要な電源電
圧を下げることができ,駆動LSI80を低電圧電源(
例えば5v単一電源)で動作することが可能となる。
つづいて、可変バイアス電流発生回路について説明する
。本回路はコントラストゲインによって変化するブライ
トネスレベルを補正する回路である。第3図において、
前記ゲインコントローラ31の出力電流差Ioaは Zx となる。ここで、Kcはゲインコントローラ31の利得
、Zxは変換インピーダンス、VRIは電圧電流変換回
路の基I?!電圧である。通常.VtはV n 1±Δ
■の範囲で変化し,ブライトネスレベルはV R 1−
ΔVに設定する。このとき、Ioaは一KG・ΔV/Z
xとなり、利得Kaに比例して変化する。本バイアス電
流発生回路はこの電流変化と逆極性の電流を発生するよ
う構成している。すなわち、トランジスタQ20,Q2
1、抵抗R21,R22からなるカレントミラー回路で
前記電圧電流変換回路の電流差を検出して利得Kaに比
例した電流を発生し、この電流利得をトランジスタQ2
2,Q23、抵抗R25,R26から成る電流分流回路
でゲインコントローラ31の出力?lE変化と等しくな
るよう調整している。
。本回路はコントラストゲインによって変化するブライ
トネスレベルを補正する回路である。第3図において、
前記ゲインコントローラ31の出力電流差Ioaは Zx となる。ここで、Kcはゲインコントローラ31の利得
、Zxは変換インピーダンス、VRIは電圧電流変換回
路の基I?!電圧である。通常.VtはV n 1±Δ
■の範囲で変化し,ブライトネスレベルはV R 1−
ΔVに設定する。このとき、Ioaは一KG・ΔV/Z
xとなり、利得Kaに比例して変化する。本バイアス電
流発生回路はこの電流変化と逆極性の電流を発生するよ
う構成している。すなわち、トランジスタQ20,Q2
1、抵抗R21,R22からなるカレントミラー回路で
前記電圧電流変換回路の電流差を検出して利得Kaに比
例した電流を発生し、この電流利得をトランジスタQ2
2,Q23、抵抗R25,R26から成る電流分流回路
でゲインコントローラ31の出力?lE変化と等しくな
るよう調整している。
以上のように構成することで、本バイアス電流発生回路
の出力は利得変化に対するブライ1・ネスレベルの変化
と極性が逆で等しくできるため、この出力電流を補助カ
レントミラーアンプ40で加算し、ブライトネスレベル
の変動を補正することができる。
の出力は利得変化に対するブライ1・ネスレベルの変化
と極性が逆で等しくできるため、この出力電流を補助カ
レントミラーアンプ40で加算し、ブライトネスレベル
の変動を補正することができる。
また、R23,R24から或るオフセット加算回路はブ
ライトネスレベルの出力電流を制御する回路であり、R
23,R24の値、及び制御端子T32の電圧でブライ
トネスレベルの出力電流値を調整する。
ライトネスレベルの出力電流を制御する回路であり、R
23,R24の値、及び制御端子T32の電圧でブライ
トネスレベルの出力電流値を調整する。
次に,補助カレントミラーアンプ40について説明する
。第3図において、本アンプ40はゲインコントローラ
31の差動電流出力をシングルエンド信号に変換する差
動−シングル変換回路、増幅した複数の電流を出力する
pnpカレントミラー増幅回路、pnpカレントミラー
増幅回路の不感帯を補正するベース電流補正回路で構成
している。
。第3図において、本アンプ40はゲインコントローラ
31の差動電流出力をシングルエンド信号に変換する差
動−シングル変換回路、増幅した複数の電流を出力する
pnpカレントミラー増幅回路、pnpカレントミラー
増幅回路の不感帯を補正するベース電流補正回路で構成
している。
ここで、差動−シングル変換回路は.pnpトランジス
タQ43〜Q45と抵抗R41〜R43から或るカレン
トミラー回路で構成し、本カレントミラーの入出力端子
であるQ43,Q44のコレクタはそれぞれゲイン゛コ
ントローラの出力Q35,036のコレクタと接続して
いる。この構成により.カレン1−ミラー回路の出力Q
44のコレクタ電流はゲインコントローラ31の一方の
出力であるQ35のコレクタ電流と等しくなるため、差
動−シングル変換回路の出力はゲインコントローラ3工
の出力であるQ35とQ36のコレクタ電流差となる。
タQ43〜Q45と抵抗R41〜R43から或るカレン
トミラー回路で構成し、本カレントミラーの入出力端子
であるQ43,Q44のコレクタはそれぞれゲイン゛コ
ントローラの出力Q35,036のコレクタと接続して
いる。この構成により.カレン1−ミラー回路の出力Q
44のコレクタ電流はゲインコントローラ31の一方の
出力であるQ35のコレクタ電流と等しくなるため、差
動−シングル変換回路の出力はゲインコントローラ3工
の出力であるQ35とQ36のコレクタ電流差となる。
このため、電源ノイズ等によって生ずるコモンモードノ
イズは、この差動一シングル変換回路で大幅に減衰でき
るので、電源ラインを介した帰還ループによる寄生発振
を防止できる効果がある。
イズは、この差動一シングル変換回路で大幅に減衰でき
るので、電源ラインを介した帰還ループによる寄生発振
を防止できる効果がある。
つづいて、pnpカレントミラー増幅回路について説明
する。本回路は出力電流が最小サイズの最大定格電流以
下で動作している。ここに、通常のエミッタ面積比(個
数比)で増幅するカレン1へミラーを適用すると出力ト
ランジスタは電流密度に関係なくN個必要となる。この
ため,出力トランジスタの容量が多くなり、高速動作の
障害となる。
する。本回路は出力電流が最小サイズの最大定格電流以
下で動作している。ここに、通常のエミッタ面積比(個
数比)で増幅するカレン1へミラーを適用すると出力ト
ランジスタは電流密度に関係なくN個必要となる。この
ため,出力トランジスタの容量が多くなり、高速動作の
障害となる。
本回路は入出力トランジスタを同一サイズで実現するも
のであり、この原理を第5,6図に示す。
のであり、この原理を第5,6図に示す。
第5図は1〜ランジスタのベース・エミッタ電圧VBE
とエミッタ電流IEの関係である。本図より、同一サイ
ズのトランジスタでN倍の電流利得を得るには、出力ト
ランジスタのVBEを入力トランジスタのVBEよりも
ΔV (=Vr[nN)だけ多い電圧で駆動すればよい
。第6図はこの考えに基づいて立案した電流増幅回路で
ある。ここで、ベース共通のトランジスタQ47とQ4
8のエミッタ電流比はQ471〜Q473とQ481で
構成するカレンl−ミラーでN:工に制御されるため、
Q4gのVBEはQ47よりVTflnNだけ小さくな
る。この結果、出力トランジスタQ49のVsεは入力
トランジスタよりもV T Q n Nだけ高い電圧で
駆動することとなり、出力電流は入力電流のN倍となる
。
とエミッタ電流IEの関係である。本図より、同一サイ
ズのトランジスタでN倍の電流利得を得るには、出力ト
ランジスタのVBEを入力トランジスタのVBEよりも
ΔV (=Vr[nN)だけ多い電圧で駆動すればよい
。第6図はこの考えに基づいて立案した電流増幅回路で
ある。ここで、ベース共通のトランジスタQ47とQ4
8のエミッタ電流比はQ471〜Q473とQ481で
構成するカレンl−ミラーでN:工に制御されるため、
Q4gのVBEはQ47よりVTflnNだけ小さくな
る。この結果、出力トランジスタQ49のVsεは入力
トランジスタよりもV T Q n Nだけ高い電圧で
駆動することとなり、出力電流は入力電流のN倍となる
。
以上のように、第6図の電流増幅回路によれば、同一サ
イズの入出力トランジスタでN倍の利得を得ることがで
きるため、出力トランジスタの寄生容量の影響が少なく
高周波特性の改善が図れる。
イズの入出力トランジスタでN倍の利得を得ることがで
きるため、出力トランジスタの寄生容量の影響が少なく
高周波特性の改善が図れる。
第3図においてpnpカレントミラー増幅回路は、pn
p トランジスタQ46〜Q52、抵抗R44〜R51
で構成されている。本構成で、利得設定のV T Q
n Nの電圧は抵抗R46,R47の抵抗比をl:Nに
してベース共通トランジスタQ47,Q48のエミッタ
電流をN:lにすることで発生している。これは、R4
6,R47の端子電圧がQ46とQ49のVaεで決定
され、実用的に等しいと見なせることによる。また、入
力トランジスタQ46と出力トランジスタ049〜Q5
2のエミッタに接続している抵抗R44とR48〜R5
1は各トランジスタのVBEばらつきによる特性劣化を
防止するものであり、その抵抗比はN:1に設定してい
る。
p トランジスタQ46〜Q52、抵抗R44〜R51
で構成されている。本構成で、利得設定のV T Q
n Nの電圧は抵抗R46,R47の抵抗比をl:Nに
してベース共通トランジスタQ47,Q48のエミッタ
電流をN:lにすることで発生している。これは、R4
6,R47の端子電圧がQ46とQ49のVaεで決定
され、実用的に等しいと見なせることによる。また、入
力トランジスタQ46と出力トランジスタ049〜Q5
2のエミッタに接続している抵抗R44とR48〜R5
1は各トランジスタのVBEばらつきによる特性劣化を
防止するものであり、その抵抗比はN:1に設定してい
る。
更に、入力トランジスタQ46のベースに接続している
抵抗R45はpnp トランジスタの電流利得hffi
eの変動によるカレントミラーの利得変化を補正するも
のである。第3図において、利得設定電圧を発生するQ
47,Q48のエミッタには入力トランジスタQ46と
出力トランジスタQ49〜Q52のベース電流が加算さ
れる。ここで、Q49〜Q52のベース電流和は、出力
トランジ?タ数をM(第3図では4)とすると、Q46
に対してM−N倍となる。このため、hieが減少する
と048のエミッタ電流が増加し,利得が減少する。一
方、入力トランジスタQ46のベースに接続した抵抗R
45はエミッタ抵抗に換算すると等価的にR45/h.
eとなる。この抵抗はエミッタ抵抗R44に加算される
こととなり、h■eが減少すると入力トランジスタのエ
ミッタ抵抗が増加し、利得が増加する。このように、出
力トランジスタのベース電流と抵抗R45でhteによ
る利得変化は逆極性となるので、R45でhzeによる
利得変化を補正できる。h0は通常、温度で大きく変化
する。このため、本回路は温度による利得変化も小さく
できる効果がある。
抵抗R45はpnp トランジスタの電流利得hffi
eの変動によるカレントミラーの利得変化を補正するも
のである。第3図において、利得設定電圧を発生するQ
47,Q48のエミッタには入力トランジスタQ46と
出力トランジスタQ49〜Q52のベース電流が加算さ
れる。ここで、Q49〜Q52のベース電流和は、出力
トランジ?タ数をM(第3図では4)とすると、Q46
に対してM−N倍となる。このため、hieが減少する
と048のエミッタ電流が増加し,利得が減少する。一
方、入力トランジスタQ46のベースに接続した抵抗R
45はエミッタ抵抗に換算すると等価的にR45/h.
eとなる。この抵抗はエミッタ抵抗R44に加算される
こととなり、h■eが減少すると入力トランジスタのエ
ミッタ抵抗が増加し、利得が増加する。このように、出
力トランジスタのベース電流と抵抗R45でhteによ
る利得変化は逆極性となるので、R45でhzeによる
利得変化を補正できる。h0は通常、温度で大きく変化
する。このため、本回路は温度による利得変化も小さく
できる効果がある。
次に、ベース電流補正回路について説明する。
上記pnpカレントミラー増幅回路で、ベース共通トラ
ンジスタQ47,Q48のエミッタ電流は入力電流によ
らずほぼ一定電流となり、この電流の1/hieがベー
ス電流IBとなる。このベース電流IBは入力電流から
とられるため、入出力特性に不感帯を生ずる。ベース電
流補正回路はこの不感帯を補正する回路であり、トラン
ジスタQ53〜Q55、抵抗R52,R53、コンデン
サC6で構成している。本回路はQ47,048のコレ
クタ電流和を053に流し、Q53のベース電流をQ5
4,Q55とR52,R53で構成するカレントミラー
で折り返えし、Q47,Q48のベースに流すよう構成
している。ここで、Q47,Q48とQ53のh,eは
ほぼ等しいので、Q53のベース電流はQ47,Q48
のベース電流和と等しい。このため、Q47,048の
ベース電流はQ53のベース電流と等しい電流で供給さ
れることとなり、入出力特性の不感帯を除去できる。
ンジスタQ47,Q48のエミッタ電流は入力電流によ
らずほぼ一定電流となり、この電流の1/hieがベー
ス電流IBとなる。このベース電流IBは入力電流から
とられるため、入出力特性に不感帯を生ずる。ベース電
流補正回路はこの不感帯を補正する回路であり、トラン
ジスタQ53〜Q55、抵抗R52,R53、コンデン
サC6で構成している。本回路はQ47,048のコレ
クタ電流和を053に流し、Q53のベース電流をQ5
4,Q55とR52,R53で構成するカレントミラー
で折り返えし、Q47,Q48のベースに流すよう構成
している。ここで、Q47,Q48とQ53のh,eは
ほぼ等しいので、Q53のベース電流はQ47,Q48
のベース電流和と等しい。このため、Q47,048の
ベース電流はQ53のベース電流と等しい電流で供給さ
れることとなり、入出力特性の不感帯を除去できる。
また、本補助カレントミラーアンブ40では、可変バイ
アス電流発生回路の出力トランジスタQ23のコレクタ
をカレントミラー人力トランジスタQ55のコレクタと
接続することで、ゲインコントローラ3工の出力電流差
と可変バイアス電流発生回路の出力電流が加算されるよ
うに構成している。
アス電流発生回路の出力トランジスタQ23のコレクタ
をカレントミラー人力トランジスタQ55のコレクタと
接続することで、ゲインコントローラ3工の出力電流差
と可変バイアス電流発生回路の出力電流が加算されるよ
うに構成している。
次に、npnトランジスタによるカレントミラー電流増
幅回路について説明する。第3図においてnpnカレン
トミラー電流増幅回路は51〜54の4ブロックに用い
ている。本回路の構成及び動作を5lのブロック回路で
説明する。本回路は、ベース電流補正形のカレントミラ
ー回路を基本に構成している。すなわち、ミラー比を設
定するトランジスタQ56,Q58、抵抗R54,R5
5とベース電流を補正するトランジスタQ57、抵抗R
58を基本とし、高周波応答の安定化のために、抵抗R
56,R57.コンデンサC7を加えて構成している。
幅回路について説明する。第3図においてnpnカレン
トミラー電流増幅回路は51〜54の4ブロックに用い
ている。本回路の構成及び動作を5lのブロック回路で
説明する。本回路は、ベース電流補正形のカレントミラ
ー回路を基本に構成している。すなわち、ミラー比を設
定するトランジスタQ56,Q58、抵抗R54,R5
5とベース電流を補正するトランジスタQ57、抵抗R
58を基本とし、高周波応答の安定化のために、抵抗R
56,R57.コンデンサC7を加えて構成している。
ここで、Q56とQ58のエミッタ面積比は電流増幅率
と比例し、R54とR55及びR56とR57の抵抗比
は反比例するように設定する。この設定により、R54
とR55の電圧降下が等しくなり、Q56とQ58を等
しいベース・エミッタ間電圧で駆動できる。この結果、
入出力電流比は設定した電流増幅率と等しくなる。
と比例し、R54とR55及びR56とR57の抵抗比
は反比例するように設定する。この設定により、R54
とR55の電圧降下が等しくなり、Q56とQ58を等
しいベース・エミッタ間電圧で駆動できる。この結果、
入出力電流比は設定した電流増幅率と等しくなる。
本回路で、ベース電流補正トランジスタQ57はエミッ
タホロワとして動作し、出力トランジスタQ58を駆動
している。この出力トランジスタは電流増幅率を大きく
すると、エミッタ面積を大きくするとともに、エミッタ
抵抗R55が小さくなるため、大きな容量負荷となる。
タホロワとして動作し、出力トランジスタQ58を駆動
している。この出力トランジスタは電流増幅率を大きく
すると、エミッタ面積を大きくするとともに、エミッタ
抵抗R55が小さくなるため、大きな容量負荷となる。
このようなエミッタホロヮ回路で容量を駆動する構成は
その応答に振動が生ずることが知られている。本回路の
R57は負荷の高周波インピーダンス低下を制限するこ
とで振動を防止している。
その応答に振動が生ずることが知られている。本回路の
R57は負荷の高周波インピーダンス低下を制限するこ
とで振動を防止している。
また、コンデンサC7は、Q56とQ57の負帰還ルー
プによるf特ピークをQ56のエミッタの高周波インピ
ーダンスを下げることで低減している。
プによるf特ピークをQ56のエミッタの高周波インピ
ーダンスを下げることで低減している。
以上述べた第3図の動作は、本発明で採用している電流
動作,相補形バイポーラトランジスタ回路によって容易
になっている。
動作,相補形バイポーラトランジスタ回路によって容易
になっている。
第7図に間接帰還型ビデオ増幅器の他の実施例を示す。
同図において、ビデオアンプは低電圧部の駆動段LS
I 80,高電圧出力段70,サンプルホールド回路6
0、などからなってお゜り,低電圧部の入力端子Tll
には入力キャパシタCx1を介して端子1に入力信号(
図示せず)が加えられる.出力段70の出力はCRTの
カソードRに接続される。第7図の電圧供給電源は高電
圧電源+VH(例えば120V)と低電圧電源+Vcc
(例えば10V)である。
I 80,高電圧出力段70,サンプルホールド回路6
0、などからなってお゜り,低電圧部の入力端子Tll
には入力キャパシタCx1を介して端子1に入力信号(
図示せず)が加えられる.出力段70の出力はCRTの
カソードRに接続される。第7図の電圧供給電源は高電
圧電源+VH(例えば120V)と低電圧電源+Vcc
(例えば10V)である。
高電圧出力段70は数100Ωの負荷抵抗Rしと高周波
パワートランジスタ71で構成され、そのベースには+
Vccの固定電圧が与えられている。
パワートランジスタ71で構成され、そのベースには+
Vccの固定電圧が与えられている。
パワートランジスタ71のエミッタには低圧部のトラン
ジスタ51,52.53とそのエミッタ抵抗REIから
なるエミッタホロワが直列に接続されており、いわゆる
カスコード増幅器を構成している。またカスコードのエ
ミッタホロワにはベースを共通にしたトランジスタQ6
9とエミッタ抵抗RE2からなる小容量のエミッタホロ
ワが並列に接続され、それらの共通ベースは前置増幅器
81の出力に接続される。トランジスタQ69のコレク
タは抵抗RFを介して電源+Vccに接続されると共に
、サンプルホールド回路60のスイッチ61に入力され
る。スイッチ61の出力側はホールドキャパシタCxz
及び増幅器62の入力側に接続される.増幅器62の他
方の入力には抵抗R 6 0 1. ,R602からな
る電源+Vccの分圧電圧が入力され,増幅器62の出
力側63は抵抗R89を介して前置増幅器8lの入力に
接続されている。この閉ループの一巡利得は数100程
度になっている。
ジスタ51,52.53とそのエミッタ抵抗REIから
なるエミッタホロワが直列に接続されており、いわゆる
カスコード増幅器を構成している。またカスコードのエ
ミッタホロワにはベースを共通にしたトランジスタQ6
9とエミッタ抵抗RE2からなる小容量のエミッタホロ
ワが並列に接続され、それらの共通ベースは前置増幅器
81の出力に接続される。トランジスタQ69のコレク
タは抵抗RFを介して電源+Vccに接続されると共に
、サンプルホールド回路60のスイッチ61に入力され
る。スイッチ61の出力側はホールドキャパシタCxz
及び増幅器62の入力側に接続される.増幅器62の他
方の入力には抵抗R 6 0 1. ,R602からな
る電源+Vccの分圧電圧が入力され,増幅器62の出
力側63は抵抗R89を介して前置増幅器8lの入力に
接続されている。この閉ループの一巡利得は数100程
度になっている。
第7図において,高電圧出力段の所望の直流バイアス出
力をVo.対応するトランジスタQ69よりの帰還電圧
をVp.トランジスタQ69,51,52.53のエミ
ッタベース間電圧をVBE、増幅器8工の出力電圧をV
^とすれば、VO,VFはそれぞれ次のような関係で表
わせる。
力をVo.対応するトランジスタQ69よりの帰還電圧
をVp.トランジスタQ69,51,52.53のエミ
ッタベース間電圧をVBE、増幅器8工の出力電圧をV
^とすれば、VO,VFはそれぞれ次のような関係で表
わせる。
REI
RE2
(5), (6)式より
RLREZ VH VO VH− Vo
ただし、(7)式におけるkはサンプルホールド回路の
増幅器62の基準入力分圧比 所望のVoについて(7)式を満足するように第7図の
可変抵抗RFが設定される。
ただし、(7)式におけるkはサンプルホールド回路の
増幅器62の基準入力分圧比 所望のVoについて(7)式を満足するように第7図の
可変抵抗RFが設定される。
以上のように構成されているので、サンプルホールド回
路60の制御入力端子T61にさきの第2図の波形のバ
ックポーチとして示した期間にサンプリングパルスが印
加されるとバツクポーチの期間の出力電圧に相当する電
圧がサンプルホールドされ基準値と比較されて増幅器6
2、抵抗RI19を介して出力電圧を修正するように負
帰還される。
路60の制御入力端子T61にさきの第2図の波形のバ
ックポーチとして示した期間にサンプリングパルスが印
加されるとバツクポーチの期間の出力電圧に相当する電
圧がサンプルホールドされ基準値と比較されて増幅器6
2、抵抗RI19を介して出力電圧を修正するように負
帰還される。
サンプリングパルスは水平同期(LH期間)毎に周期的
に加えられるから、ついには出力電圧の直流電圧は設定
した所望の値に等しくなり,その値を保持する。上述し
た(7)式及び第7図の構成においては、出力電圧と帰
還電圧の関係は温度等に依存しない対称な差動関係にな
っていることに注目されたい。そのため、高電圧出力部
からの帰還と同様な良好な精度で制御されるのである。
に加えられるから、ついには出力電圧の直流電圧は設定
した所望の値に等しくなり,その値を保持する。上述し
た(7)式及び第7図の構成においては、出力電圧と帰
還電圧の関係は温度等に依存しない対称な差動関係にな
っていることに注目されたい。そのため、高電圧出力部
からの帰還と同様な良好な精度で制御されるのである。
このように総て低圧部の回路のみで出力、電圧のバイア
ス制御が可能になった結果、高電圧出力部の負荷は軽減
され(1〜2PF程度)、数10%の帯域向上と、高周
波電力消費の軽減が可能になるのである。また、高電圧
部の帰還抵抗の省略はコストや信頼性の点からも望まし
く、また、回路の集積もし易くなる。
ス制御が可能になった結果、高電圧出力部の負荷は軽減
され(1〜2PF程度)、数10%の帯域向上と、高周
波電力消費の軽減が可能になるのである。また、高電圧
部の帰還抵抗の省略はコストや信頼性の点からも望まし
く、また、回路の集積もし易くなる。
第8図は第1図の実施例に適用した間接帰還形ビデオ増
幅器の実施例であり、第9図は第3図の実施例に適用し
たサンプルホールド回路の実施例である.第8図,第9
図の構成及び動作は第1図及び第3図と等価であるので
、ここでは説明を省略する。
幅器の実施例であり、第9図は第3図の実施例に適用し
たサンプルホールド回路の実施例である.第8図,第9
図の構成及び動作は第1図及び第3図と等価であるので
、ここでは説明を省略する。
第10図は間接帰還型ビデオ増幅器の他の一実施例であ
り、第8図の実施例と異なる点は、第8図のサンプルホ
ールド回路60の代わりにピークホールド回路65を用
いたことにある。このピークホールド回路65はダイオ
ード66,67、抵抗R601〜R603、コンデンサ
cx’、増幅器62からなり、ダイオード66とコンデ
ンサCxにより端子T85に発生する電圧のピーク値(
端子T85に発生する電圧極性は出力の極性と同じであ
る)をホールドするものである。これにより、映像信号
のバックポーチレベルに相当する電圧を第8図のように
タイミング信号を用いずども得ることができ、第8図と
同様の効果が得られる。なお、ダイオード67、抵抗R
603からなる回路は増幅器62の入力動作点を合わせ
るためのものである。
り、第8図の実施例と異なる点は、第8図のサンプルホ
ールド回路60の代わりにピークホールド回路65を用
いたことにある。このピークホールド回路65はダイオ
ード66,67、抵抗R601〜R603、コンデンサ
cx’、増幅器62からなり、ダイオード66とコンデ
ンサCxにより端子T85に発生する電圧のピーク値(
端子T85に発生する電圧極性は出力の極性と同じであ
る)をホールドするものである。これにより、映像信号
のバックポーチレベルに相当する電圧を第8図のように
タイミング信号を用いずども得ることができ、第8図と
同様の効果が得られる。なお、ダイオード67、抵抗R
603からなる回路は増幅器62の入力動作点を合わせ
るためのものである。
次に、間接帰還型ビデオ増幅器のもう一つの実施例を第
11図に示す。第7図の実施例と異なる点は、前置増幅
器81に反転増幅器を用い、低圧部のトランジスタ51
,52.53をpnpトランジスタに置換し、これらの
トランジスタのエミッタ側にエミッタ抵抗REを接続し
てエミッタフオロワを構成したことである。更に、サン
プルホールド回路60への帰還電圧を端子T51からと
るようにしている。
11図に示す。第7図の実施例と異なる点は、前置増幅
器81に反転増幅器を用い、低圧部のトランジスタ51
,52.53をpnpトランジスタに置換し、これらの
トランジスタのエミッタ側にエミッタ抵抗REを接続し
てエミッタフオロワを構成したことである。更に、サン
プルホールド回路60への帰還電圧を端子T51からと
るようにしている。
第1l図において、トランジスタ71,51,52,5
3のエミッタ・ベース電圧をVBIE、増幅器81の出
力電圧をV^とすれば、高電圧出力段の所望の直流バイ
アス出力Vo .及びサンプルホールド回路60への帰
還電圧VFはそれぞれ次のような関係で表わせる。
3のエミッタ・ベース電圧をVBIE、増幅器81の出
力電圧をV^とすれば、高電圧出力段の所望の直流バイ
アス出力Vo .及びサンプルホールド回路60への帰
還電圧VFはそれぞれ次のような関係で表わせる。
VF= VA+ VBE
・・・(9)
(8), (9)式より、
が成立し、(7)式と同様の関係が得られ、総て低圧部
の回路のみで出力、電圧のバイアス制御が可能になる。
の回路のみで出力、電圧のバイアス制御が可能になる。
更に、間接帰還型ビデオ増幅器の他の一実施例を第12
図に示す。第12図は、サンプルホールド回路60に入
力する帰還電圧を前置増幅器81の出力、即ち,低電圧
回路部の中間段から得るようにした一実施例である。こ
の場合も(7)式と同様の関係が得られるので、総て低
圧部の回路のみで出力、電圧のバイアス制御が可能とな
る。
図に示す。第12図は、サンプルホールド回路60に入
力する帰還電圧を前置増幅器81の出力、即ち,低電圧
回路部の中間段から得るようにした一実施例である。こ
の場合も(7)式と同様の関係が得られるので、総て低
圧部の回路のみで出力、電圧のバイアス制御が可能とな
る。
このように、ビデオ増幅器の出力電圧(cRTディスプ
レイのカソードに印加される高電圧)よりも低電圧とな
る部分から間接的に入力側に負帰還すればよく、種々な
変形が含まれる。
レイのカソードに印加される高電圧)よりも低電圧とな
る部分から間接的に入力側に負帰還すればよく、種々な
変形が含まれる。
第13図に第3図の実施例に適用したマルチプレクサの
実施例を示す。本実施例の構成及び動作は第3図で説明
したとおりである。
実施例を示す。本実施例の構成及び動作は第3図で説明
したとおりである。
第14図にマルチブレクサの他の実施例を示す。
本実施例はマルチプレクサをトランジスタQ5,Q6,
Q201〜Q203、定電流源■8で構成する差動増幅
回路に適用したものである。本実施例においても、入力
信号VIN1を選択するときは、制御信号Vsw1とV
sw2にそれぞれGNDとVccを入力する。この結果
.Q3,Q6はカットオフし、Q↓,Q5はエミッタホ
ロワとして動作する。このため、差動増幅回路の入力に
はV INIが選択される。このとき,差動増幅回路の
一方の入力であるQ5のベース電圧はVINI Va
Eとなり、他方の入力であるQ16のベース電圧はVR
I!F VBEとなる。このため、本実施例において
も、Q↓,R1及びQ15,R16をマッチング良く設
計することでオフセット電圧を小さくできる。
Q201〜Q203、定電流源■8で構成する差動増幅
回路に適用したものである。本実施例においても、入力
信号VIN1を選択するときは、制御信号Vsw1とV
sw2にそれぞれGNDとVccを入力する。この結果
.Q3,Q6はカットオフし、Q↓,Q5はエミッタホ
ロワとして動作する。このため、差動増幅回路の入力に
はV INIが選択される。このとき,差動増幅回路の
一方の入力であるQ5のベース電圧はVINI Va
Eとなり、他方の入力であるQ16のベース電圧はVR
I!F VBEとなる。このため、本実施例において
も、Q↓,R1及びQ15,R16をマッチング良く設
計することでオフセット電圧を小さくできる。
次に、補助カレントミラーアンプ40に用いる電流増幅
回路の他の実施例を第15図から第19図を用いて説明
する。
回路の他の実施例を第15図から第19図を用いて説明
する。
第15図において、4工は入力端子、42は出力端子,
43は電源端子である。また、Q401,Q402はエ
ミッタが共通接続の2つのトランジスタ、Q403,Q
404はベースが共通接続の2つのトランジスタで、Q
401〜Q404のベース・エミッタ間のダイオードに
よるブリッジ回路を構成している。また、トランジスタ
Q401,Q411〜Q41N,Q421はカレントミ
ラー構成であり、トランジスタQ401のコレクタは入
力端子41に、トランジスタQ411〜041Nのコレ
クタはトランジスタQ 4. 0 3のエミッタに、ト
ランジスタQ421はトランジスタQ404のエミッタ
にそれぞれ接続される。また、トランジスタQ403,
Q404のベースは入力端子4エに、コレクタは電源端
子43に接続される。また、トランジスタQ401のコ
レクタは出力端子4工に接続される。
43は電源端子である。また、Q401,Q402はエ
ミッタが共通接続の2つのトランジスタ、Q403,Q
404はベースが共通接続の2つのトランジスタで、Q
401〜Q404のベース・エミッタ間のダイオードに
よるブリッジ回路を構成している。また、トランジスタ
Q401,Q411〜Q41N,Q421はカレントミ
ラー構成であり、トランジスタQ401のコレクタは入
力端子41に、トランジスタQ411〜041Nのコレ
クタはトランジスタQ 4. 0 3のエミッタに、ト
ランジスタQ421はトランジスタQ404のエミッタ
にそれぞれ接続される。また、トランジスタQ403,
Q404のベースは入力端子4エに、コレクタは電源端
子43に接続される。また、トランジスタQ401のコ
レクタは出力端子4工に接続される。
この第12図の構成において、トランジスタQ41,Q
411−Q41NのカレントミラーはトランジスタQ4
03を介した帰還ループで閉じること、トランジスタQ
411〜Q41NはトランジスタQ401と同一のエミ
ッタ面積のものをN個使用することとすると、入力端子
41に加えられた入力電流工1は、トランジスタQ40
1に■、、トランジスタQ411〜Q41Nにそれぞれ
のIi (合計でNIi)が流れる。一方、トランジス
タQ421はトランジスタQ401とカレントミラーの
関係にあるので、トランジスタQ421もトランジスタ
Q401と同一のエミッタ面積のものを使用しているの
で、トランジスタQ421も■1が流れる。このため、
エミッタが共通接続の2つのトランジスタQ403,Q
404にはそれぞれNIP,It が流れることになる
。
411−Q41NのカレントミラーはトランジスタQ4
03を介した帰還ループで閉じること、トランジスタQ
411〜Q41NはトランジスタQ401と同一のエミ
ッタ面積のものをN個使用することとすると、入力端子
41に加えられた入力電流工1は、トランジスタQ40
1に■、、トランジスタQ411〜Q41Nにそれぞれ
のIi (合計でNIi)が流れる。一方、トランジス
タQ421はトランジスタQ401とカレントミラーの
関係にあるので、トランジスタQ421もトランジスタ
Q401と同一のエミッタ面積のものを使用しているの
で、トランジスタQ421も■1が流れる。このため、
エミッタが共通接続の2つのトランジスタQ403,Q
404にはそれぞれNIP,It が流れることになる
。
次に,トランジスタQ401,Q402 , Q404
のダイオードブリッジ回路では、トランジスタのベース
・エミッタ間電圧をそれぞれVBEII VB[E21
VBEIII VBE4とすると、 V BEI + V BE3 = V BE4 + V
BE2 ゜゜(11)が或り立つ。また、(1
1)式のそれぞれのベース・エミッタ間電圧は次のよう
に表わされる。
のダイオードブリッジ回路では、トランジスタのベース
・エミッタ間電圧をそれぞれVBEII VB[E21
VBEIII VBE4とすると、 V BEI + V BE3 = V BE4 + V
BE2 ゜゜(11)が或り立つ。また、(1
1)式のそれぞれのベース・エミッタ間電圧は次のよう
に表わされる。
T
AElso
ここで、VTはサーマル電圧
Aeはトランジスタのエミッタ面積
Isoは単位面積当りのコレクタ逆方向飽和電流
IOはトランジスタQ404のコレク
タ電流、即ち出力端子42から
取り出す出力電流
である。(l1)式に(12)〜(15)式を代入して
整理すると、(16)式になる。
整理すると、(16)式になる。
I o= N I s ・・
・(16)即ち、トランジスタQ411−Q41NとQ
421のカレントミラー比N:1が電流利得N倍になる
ことを示しており、カレントミラー電流の絶対値には関
係しない。
・(16)即ち、トランジスタQ411−Q41NとQ
421のカレントミラー比N:1が電流利得N倍になる
ことを示しており、カレントミラー電流の絶対値には関
係しない。
この原理は、同一エミッタ面積のトランジスタ0401
〜Q404でダイオードブリッジ回路を組み,ベースが
共通接続の2つのトランジスタQ403,Q404のエ
ミッタ間に電位差ΔV(=VsEa−Vat=4=Vr
1lInN)を発生させて、このΔVをエミッタが共通
接続の2つのトランジスタQ401,Q402のベース
間に加えることにより、トランジスタQ402のベース
・エミッタ間電圧V ap2が見掛上Δ■だけ増加した
ことによる。したがって、このΔVが加算されたトラン
ジスタQ402のコレクタには(l6)式のようにトラ
ンジスタQ401のコレクタ電流、即ち入力電流Isの
N倍の出力電流Ioを得ることかで゛きる。
〜Q404でダイオードブリッジ回路を組み,ベースが
共通接続の2つのトランジスタQ403,Q404のエ
ミッタ間に電位差ΔV(=VsEa−Vat=4=Vr
1lInN)を発生させて、このΔVをエミッタが共通
接続の2つのトランジスタQ401,Q402のベース
間に加えることにより、トランジスタQ402のベース
・エミッタ間電圧V ap2が見掛上Δ■だけ増加した
ことによる。したがって、このΔVが加算されたトラン
ジスタQ402のコレクタには(l6)式のようにトラ
ンジスタQ401のコレクタ電流、即ち入力電流Isの
N倍の出力電流Ioを得ることかで゛きる。
以上述べたように本実施例によれば、ダイオードブリッ
ジ回路は高速動作(ダイオード接続のためトランジスタ
のベース・エミッタ間電圧は変動しないためトランジス
タの寄生容量の影響が少ない)であること、出力トラン
ジスタも最小個数で帯域を制限する寄生容量を小さくで
きることにより、高周波特性の改善が図れる。
ジ回路は高速動作(ダイオード接続のためトランジスタ
のベース・エミッタ間電圧は変動しないためトランジス
タの寄生容量の影響が少ない)であること、出力トラン
ジスタも最小個数で帯域を制限する寄生容量を小さくで
きることにより、高周波特性の改善が図れる。
また、入力電流I+ にリンクしてトランジスタQ40
3,Q404電流値が設定できること、ダイオードブリ
ッジ回路の対向トランジスタに流れる電流を等しくでき
ることから、入力電流■1が0から動作し(第17図の
(a)のような特性)、かつ入出力特性の直線性も良い
。
3,Q404電流値が設定できること、ダイオードブリ
ッジ回路の対向トランジスタに流れる電流を等しくでき
ることから、入力電流■1が0から動作し(第17図の
(a)のような特性)、かつ入出力特性の直線性も良い
。
上述した実施例においては、入力電流工,にリンクした
電流がトランジスタQ404,Q421のトーテムポー
ルに流れるが,トランジスタQ404とQ421の動作
が相殺する方向に働くため、高周波での出力電流工0が
制限されることになる。
電流がトランジスタQ404,Q421のトーテムポー
ルに流れるが,トランジスタQ404とQ421の動作
が相殺する方向に働くため、高周波での出力電流工0が
制限されることになる。
高周波特性を改善するには、トーテムポールのトランジ
スタQ421に定電流を流すことにより、トランジスタ
Q404とQ421の相殺作用がなくなり、より高周波
特性が良くなる。
スタQ421に定電流を流すことにより、トランジスタ
Q404とQ421の相殺作用がなくなり、より高周波
特性が良くなる。
即ち、これを実現するための本発明の他の一実施例を第
16図に示す。第16図において、第15図の実施例と
異なる点は、トランジスタQ411〜Q41N,Q42
1,Q431によりカレントミラーを構成し、定電流を
ペースが共通接続の2つの1一ランジスタQ403,Q
404に流したことにある。この場合もトランジスタQ
411〜Q41NとQ421のカレントミラー比をNi
lに設定しておくと、(16)式が或立し、電流利得は
N倍が得られる。
16図に示す。第16図において、第15図の実施例と
異なる点は、トランジスタQ411〜Q41N,Q42
1,Q431によりカレントミラーを構成し、定電流を
ペースが共通接続の2つの1一ランジスタQ403,Q
404に流したことにある。この場合もトランジスタQ
411〜Q41NとQ421のカレントミラー比をNi
lに設定しておくと、(16)式が或立し、電流利得は
N倍が得られる。
上述第16図の実施例においては、ベースが共通接続の
2つのトランジスタQ403,Q404に定電流を流し
ているので、トランジスタの電流増幅率分の1の電流だ
けは入力電流I+からベース電流Δ工としてとられ、入
出力特性が第17図の(b)の直線のようになる。この
Δ工は不感帯となり、入力電流工,がΔ工以上にならな
いと出力電流Ioが得られない。このため,第17図(
a)のように入力電流I,がOから出力電流roを得る
ための本発明の実施例を第18図に示す。
2つのトランジスタQ403,Q404に定電流を流し
ているので、トランジスタの電流増幅率分の1の電流だ
けは入力電流I+からベース電流Δ工としてとられ、入
出力特性が第17図の(b)の直線のようになる。この
Δ工は不感帯となり、入力電流工,がΔ工以上にならな
いと出力電流Ioが得られない。このため,第17図(
a)のように入力電流I,がOから出力電流roを得る
ための本発明の実施例を第18図に示す。
即ち、第18図において、トランジスタQ441,Q4
42,Q443を設けて、ベースが共通接続の2つのト
ランジスタQ403,Q404に流れる和の電流の電流
増幅率分の1の電流をトランジスタQ441 (トラン
ジスタQ403,Q404と同一エミッタ面積のものを
使用)により取り出し、次に、トランジスタQ442,
Q443のカレントミラーにより入力端子4工に加算し
て、ベース電流補正により不感帯Δ■をなくすようにし
ている。
42,Q443を設けて、ベースが共通接続の2つのト
ランジスタQ403,Q404に流れる和の電流の電流
増幅率分の1の電流をトランジスタQ441 (トラン
ジスタQ403,Q404と同一エミッタ面積のものを
使用)により取り出し、次に、トランジスタQ442,
Q443のカレントミラーにより入力端子4工に加算し
て、ベース電流補正により不感帯Δ■をなくすようにし
ている。
以上述べた第15図,第16図,第18図の実施例は、
l出力の電流増幅器構成で説明したが,マルチ出力も可
能である。この場合,出力トランジスタがマルチ数だけ
増えるだけで実現できるので、l出力に比べ高周波特性
はあまり損なわれない。
l出力の電流増幅器構成で説明したが,マルチ出力も可
能である。この場合,出力トランジスタがマルチ数だけ
増えるだけで実現できるので、l出力に比べ高周波特性
はあまり損なわれない。
また、エミッタが共通接続の2つのトランジス夕やカレ
ントミラー回路のトランジスタのエミッタ側に抵抗を入
れることにより、高周波特性がより向上できる効果があ
る。この場合、抵抗値の設定は、トランジスタに流す電
流比によって抵抗にかかる電圧が一定となるような値に
選ぶ。
ントミラー回路のトランジスタのエミッタ側に抵抗を入
れることにより、高周波特性がより向上できる効果があ
る。この場合、抵抗値の設定は、トランジスタに流す電
流比によって抵抗にかかる電圧が一定となるような値に
選ぶ。
また、電流利得として1/Nを得ようとする場合には、
ベースが共通接続の2つのトランジスタに流す電流のカ
レントミラー比をN:1からl:Nに変えることにより
実現できる。
ベースが共通接続の2つのトランジスタに流す電流のカ
レントミラー比をN:1からl:Nに変えることにより
実現できる。
また、電流増幅器に使用するトランジスタはnpnで説
明したが.pnpに置換してソースタイプの出力を得る
電流増幅器も可能である。第19図に、第18図の実施
例をpnpに置換した実施例を示す。この場合も高周波
特性については第18図と同等の効果が得られる。特に
,1・ランジスタQ441のベースと接地電位間に挿入
したコンデンサC401は高周波でのベース電流補正帰
還量を抑えて,周波数特性を平坦にする効果がある。ま
た.pnpでも縦形トランジスタといえどトランジショ
ン周波数frはnpnより低いので、本発明はpnpの
方が効果が大きい。
明したが.pnpに置換してソースタイプの出力を得る
電流増幅器も可能である。第19図に、第18図の実施
例をpnpに置換した実施例を示す。この場合も高周波
特性については第18図と同等の効果が得られる。特に
,1・ランジスタQ441のベースと接地電位間に挿入
したコンデンサC401は高周波でのベース電流補正帰
還量を抑えて,周波数特性を平坦にする効果がある。ま
た.pnpでも縦形トランジスタといえどトランジショ
ン周波数frはnpnより低いので、本発明はpnpの
方が効果が大きい。
次に、相補トランジスタ回路を用いた本発明の他の一実
施例を第20図から第31図を用いて具体的に説明する
。
施例を第20図から第31図を用いて具体的に説明する
。
第20図は本発明の他の実施例にかかるビデオ増幅器及
びそれを用いたCRTディスプレイ装置を示している。
びそれを用いたCRTディスプレイ装置を示している。
尚,本実施例は、間接帰還型ではなく、直接帰還型のビ
デオ増幅器及びそれを用いたCRTディスプレイ装置で
ある。
デオ増幅器及びそれを用いたCRTディスプレイ装置で
ある。
本実施例におけるビデオ増幅器は、バッファ付マルチプ
レクサ100,電流出力形のビデオゲインコントローラ
300,複数出力のカレントミラー回路400,複数出
力カレントミラー回路の増幅器500からなる相補形ビ
デオ増幅回路であり、出力はCRT700のカソードに
印加される。
レクサ100,電流出力形のビデオゲインコントローラ
300,複数出力のカレントミラー回路400,複数出
力カレントミラー回路の増幅器500からなる相補形ビ
デオ増幅回路であり、出力はCRT700のカソードに
印加される。
まず、第20図において、バッファ付マルチプレクサ1
00の構成は.npnトランジスタ対211,212の
差動段とその共通エミッタ側の電流バイアス用の定電流
回路213、およびこれと対称なpnpトランジスタ対
231,232とその共通エミッタ側の電流バイアス用
の定電流回路233からなっている。そしてnpnトラ
ンジスタの差動段のエミッタ出力は次段の差動段のpn
pnランジスタ231のベースに配[234を介して接
続されている。同様に他方のpnpトランジスタ232
のベースには別のnpnの差動段(図示省略)の信号が
接続される。この回路100の入力は端子201で出力
はpnp差動段の共通エミッタから配線235を介して
出力されるようになっている。定電流回路213と23
3の値は相補性良くほぼ同じ値、例えば共に1mA程度
に設定されている。
00の構成は.npnトランジスタ対211,212の
差動段とその共通エミッタ側の電流バイアス用の定電流
回路213、およびこれと対称なpnpトランジスタ対
231,232とその共通エミッタ側の電流バイアス用
の定電流回路233からなっている。そしてnpnトラ
ンジスタの差動段のエミッタ出力は次段の差動段のpn
pnランジスタ231のベースに配[234を介して接
続されている。同様に他方のpnpトランジスタ232
のベースには別のnpnの差動段(図示省略)の信号が
接続される。この回路100の入力は端子201で出力
はpnp差動段の共通エミッタから配線235を介して
出力されるようになっている。定電流回路213と23
3の値は相補性良くほぼ同じ値、例えば共に1mA程度
に設定されている。
以上のような構成におけるバッファ付マルチプレクサ1
00の動作は次のようになる。入力電圧信号が端子20
1に印加され、制御端子204の電圧が入力端子201
の電位よりも低い場合、トランジスタ212はしゃ断と
なり入力信号はトランジスタ211のエミッタフオロワ
として次段のトランジスタ231に伝達され、トランジ
スタ232の入力がしゃ断状態とすると同様に′次段も
エミッタホロワ動作となり出力は信号線235より出力
される。すなわち、この出力が選択状態における等価回
路は第2工図(a)に示すように、エミッタホロワの低
出力インピーダンスと高インピーダンスZoii’ (
定電位回路の出力インピーダンスとしゃ断トランジスタ
のしゃ断リークインピーダンス)の2段回路となり、入
力信号は高入力インピーダンス,低出力インピーダンス
のバッファとして働き、また信号は極めて減衰が少なく
(例えば通常1%よりも少ない)、また、広帯域動作
する回路となる。
00の動作は次のようになる。入力電圧信号が端子20
1に印加され、制御端子204の電圧が入力端子201
の電位よりも低い場合、トランジスタ212はしゃ断と
なり入力信号はトランジスタ211のエミッタフオロワ
として次段のトランジスタ231に伝達され、トランジ
スタ232の入力がしゃ断状態とすると同様に′次段も
エミッタホロワ動作となり出力は信号線235より出力
される。すなわち、この出力が選択状態における等価回
路は第2工図(a)に示すように、エミッタホロワの低
出力インピーダンスと高インピーダンスZoii’ (
定電位回路の出力インピーダンスとしゃ断トランジスタ
のしゃ断リークインピーダンス)の2段回路となり、入
力信号は高入力インピーダンス,低出力インピーダンス
のバッファとして働き、また信号は極めて減衰が少なく
(例えば通常1%よりも少ない)、また、広帯域動作
する回路となる。
次いで,入力信号をしゃ断する場合には制御入力端子2
04の電圧を入力より高くし、信号源側のトランジスタ
211をしゃ断状態にする。同様に次段のpnp段もト
ランジスタ231をしゃ断状態にする。この場合の等価
回路は第21図(b)に示すようになりトランジスタの
入力しゃ断インピーダンスZ otxはエミッタの出力
インピーダンスZonと比較すると高周波においてもZ
on<Zoiiの関係にあるためしゃ断時の減衰量は(
Zo’tt<zon)2で極めて大きくなり、具体的な
1計算例を示すと300MHzにおいても55dBと極
めて優れたビデオマルチプレクサが実現できる。また、
初段の差動段と2段目の差動作はそれぞれnpn,pn
pの相補トランジスタを用いているので、入出力間のレ
ベルシフトが温度変化も含めて相殺し合い、ほとんどシ
フトしない。また、トランジスタは電源電圧に直列に2
個直列になっているのみなので、低い電源電圧でも比較
的大きな信号入力範囲を許容できることになる。これら
の特徴は、従来の同一極性のトランジスタからなるカス
コード接続の差動2段スイッチにはない特徴である.次
に電流出力形のビデオゲインコントローラ300につい
て説明する。
04の電圧を入力より高くし、信号源側のトランジスタ
211をしゃ断状態にする。同様に次段のpnp段もト
ランジスタ231をしゃ断状態にする。この場合の等価
回路は第21図(b)に示すようになりトランジスタの
入力しゃ断インピーダンスZ otxはエミッタの出力
インピーダンスZonと比較すると高周波においてもZ
on<Zoiiの関係にあるためしゃ断時の減衰量は(
Zo’tt<zon)2で極めて大きくなり、具体的な
1計算例を示すと300MHzにおいても55dBと極
めて優れたビデオマルチプレクサが実現できる。また、
初段の差動段と2段目の差動作はそれぞれnpn,pn
pの相補トランジスタを用いているので、入出力間のレ
ベルシフトが温度変化も含めて相殺し合い、ほとんどシ
フトしない。また、トランジスタは電源電圧に直列に2
個直列になっているのみなので、低い電源電圧でも比較
的大きな信号入力範囲を許容できることになる。これら
の特徴は、従来の同一極性のトランジスタからなるカス
コード接続の差動2段スイッチにはない特徴である.次
に電流出力形のビデオゲインコントローラ300につい
て説明する。
第20図におけるビデオゲインコントローラ300は第
3図に示す本発明の実施例と同様にnpnのトランジス
タ311〜314のコレクタ電極が交叉結合された差動
段からなるいわゆる可変コンダクタンス形乗算回路と、
トランジスタ331,332及び電圧電流変換回路35
,抵抗333,334の分圧回路とからなる線形化対数
バイアス回路を主体にしている。トランジスタ対311
,312及び313,314の共通エミッタにはそれぞ
れトランジスタ315,316及び抵抗323,定電流
回路321,322からなる電圧電流変換回路が接続さ
れている。交叉接続されたトランジスタ対の一方にはダ
イオード318,319(アーり効果のバランス用ダイ
オード)が接続され、他方には乗算回路のトランジスタ
と相補な極性のpnpのトランジスタ317,401,
411等からなるカレントミラー回路が接続される。
3図に示す本発明の実施例と同様にnpnのトランジス
タ311〜314のコレクタ電極が交叉結合された差動
段からなるいわゆる可変コンダクタンス形乗算回路と、
トランジスタ331,332及び電圧電流変換回路35
,抵抗333,334の分圧回路とからなる線形化対数
バイアス回路を主体にしている。トランジスタ対311
,312及び313,314の共通エミッタにはそれぞ
れトランジスタ315,316及び抵抗323,定電流
回路321,322からなる電圧電流変換回路が接続さ
れている。交叉接続されたトランジスタ対の一方にはダ
イオード318,319(アーり効果のバランス用ダイ
オード)が接続され、他方には乗算回路のトランジスタ
と相補な極性のpnpのトランジスタ317,401,
411等からなるカレントミラー回路が接続される。
入力信号の電圧電源変換回路のバイアス端子303の電
圧は入力信号範囲のほぼ中間的な値に固定される。それ
ゆえ、トランジスタ315のベースに印加された入力信
号電圧は端子303のバイアス電圧との差分が、抵抗3
23によって電流信号によって変換され、乗算回路を構
成する交叉接続された差動トランジスタ311〜314
に供給される。一方差動トランジスタ311〜314の
ベース側に接続されているトランジスタ331,332
、電圧電流変換回路35は前述したように線形化バイア
ス回路であり、制御入力端子351,352間の電圧に
比例的に差動トランジスタ対に流れる電流を変化させる
。したがって,ゲインコントローラ300の負荷側のト
ランジスタ320に流れる出力電流は、トランジスタ3
15のペース入力電圧に比例し、かつ、利得制御端子3
51,352間の制御電圧によって直線的に変化し、ゲ
インコントローラとなる。
圧は入力信号範囲のほぼ中間的な値に固定される。それ
ゆえ、トランジスタ315のベースに印加された入力信
号電圧は端子303のバイアス電圧との差分が、抵抗3
23によって電流信号によって変換され、乗算回路を構
成する交叉接続された差動トランジスタ311〜314
に供給される。一方差動トランジスタ311〜314の
ベース側に接続されているトランジスタ331,332
、電圧電流変換回路35は前述したように線形化バイア
ス回路であり、制御入力端子351,352間の電圧に
比例的に差動トランジスタ対に流れる電流を変化させる
。したがって,ゲインコントローラ300の負荷側のト
ランジスタ320に流れる出力電流は、トランジスタ3
15のペース入力電圧に比例し、かつ、利得制御端子3
51,352間の制御電圧によって直線的に変化し、ゲ
インコントローラとなる。
開示したゲインコントローラ300において実際上重要
な点の一つは、出力信号を相補対のトランジスタ317
を介して電流信号として利用する点にある。したがって
、本発明に適用できる乗算器の基本形としてはこのトラ
ンジスタコンダクタンス形以外にも有効に適用できる。
な点の一つは、出力信号を相補対のトランジスタ317
を介して電流信号として利用する点にある。したがって
、本発明に適用できる乗算器の基本形としてはこのトラ
ンジスタコンダクタンス形以外にも有効に適用できる。
例えば利得加算形可変利得増幅回路として知られる差動
段の電流振り分けを利用した乗算器でも同様の利点を享
受できる。また、実施例に開示した乗算器は、エミッタ
電流バイアス量に対するトランジスタのトランスコンダ
クタンスの従属性を利用するものなので、精度,速度の
両面から電圧出力よりも電流出力の形で利用するのが有
利である。また、電流出力の方が限られた電源電圧にお
いて大きなダイナミックレンジ(S/N比大)が得られ
ること、さらに電流出力は出力ノードの電圧変化による
寄生容量の充放電の影響が少ないため高速に動作しえる
大きな利点がある。
段の電流振り分けを利用した乗算器でも同様の利点を享
受できる。また、実施例に開示した乗算器は、エミッタ
電流バイアス量に対するトランジスタのトランスコンダ
クタンスの従属性を利用するものなので、精度,速度の
両面から電圧出力よりも電流出力の形で利用するのが有
利である。また、電流出力の方が限られた電源電圧にお
いて大きなダイナミックレンジ(S/N比大)が得られ
ること、さらに電流出力は出力ノードの電圧変化による
寄生容量の充放電の影響が少ないため高速に動作しえる
大きな利点がある。
さらに,出力段について相補トランジスタ回路の利点を
示す。ビデオゲインコントローラ300の出力に挿入さ
れたpnpトランジスタ317はpnp形のカレントミ
ラー回路400の基準トランジスタになっている。すな
わち、ベース電流補正トランジスタ401を有するカレ
ントミラー回路400の各出力トランジスタ411〜4
1nのコレクタには,正確に基準トランジスタに対する
設計倍率比でもってゲインコントローラ300の出力電
流が流れる。すなわち、カレントミラー回路400は、
電流分配及び電流増幅(工倍の増幅も含む)の機能を持
つ。カレントミラー回路400からの各電流出力は電流
信号のままカレントミラー増幅器500に入力され、増
幅される。電流増幅率は基本的には、入力側トランジス
タ511〜5上nと出力側トランジスタ521〜52n
のエミッタ寸法比によって決められるが、電流比精度を
向上し応答速度の線形性と高速性を良好にするため各入
出力トランジスタのエミッタにはエミッタ寸法比に反比
例したエミッタ抵抗541〜54n,551〜55nを
挿入すると共に、ベース電流補正用トランジスタ531
〜53nが使用される。
示す。ビデオゲインコントローラ300の出力に挿入さ
れたpnpトランジスタ317はpnp形のカレントミ
ラー回路400の基準トランジスタになっている。すな
わち、ベース電流補正トランジスタ401を有するカレ
ントミラー回路400の各出力トランジスタ411〜4
1nのコレクタには,正確に基準トランジスタに対する
設計倍率比でもってゲインコントローラ300の出力電
流が流れる。すなわち、カレントミラー回路400は、
電流分配及び電流増幅(工倍の増幅も含む)の機能を持
つ。カレントミラー回路400からの各電流出力は電流
信号のままカレントミラー増幅器500に入力され、増
幅される。電流増幅率は基本的には、入力側トランジス
タ511〜5上nと出力側トランジスタ521〜52n
のエミッタ寸法比によって決められるが、電流比精度を
向上し応答速度の線形性と高速性を良好にするため各入
出力トランジスタのエミッタにはエミッタ寸法比に反比
例したエミッタ抵抗541〜54n,551〜55nを
挿入すると共に、ベース電流補正用トランジスタ531
〜53nが使用される。
カレントミラー増幅器500の出力は各々端子571〜
57nを介してトランジスタ71のエミッタ電流として
供給される。
57nを介してトランジスタ71のエミッタ電流として
供給される。
トランジスタ71のコレクタ電圧はCRT700のカソ
ード701にコントラスト信号として印加され、これら
の信号のRGBの合或としてCRT700は色信号とな
る。尚、761は電圧源、763は負荷抵抗である。
ード701にコントラスト信号として印加され、これら
の信号のRGBの合或としてCRT700は色信号とな
る。尚、761は電圧源、763は負荷抵抗である。
以上のような相補形カレントミラー回路による電流増幅
は、電流動作なので高速であり、低い電源電圧下におい
ても大きなダイナミックレンジが得られ、また、電流信
号なのでカレントミラー回路の接地インピーダンスによ
る電位変動の影響を受けない。このことは大電流出力段
においては特に大きな利点となる。また相補形トランジ
スタによるときは.回路及び接続が簡単にできるので,
本質的に高速化に適し、寸法も小形になる。
は、電流動作なので高速であり、低い電源電圧下におい
ても大きなダイナミックレンジが得られ、また、電流信
号なのでカレントミラー回路の接地インピーダンスによ
る電位変動の影響を受けない。このことは大電流出力段
においては特に大きな利点となる。また相補形トランジ
スタによるときは.回路及び接続が簡単にできるので,
本質的に高速化に適し、寸法も小形になる。
次に本発明の具体的なシステム応用の実施例について、
第22図を用いて説明する。第22図は本発明の他の一
実施例にかかる高精1[1cRTディスプレイ装置のビ
デオ増幅系のブロック図である。
第22図を用いて説明する。第22図は本発明の他の一
実施例にかかる高精1[1cRTディスプレイ装置のビ
デオ増幅系のブロック図である。
第22図において、1チップ化されたビデオアンプIC
80内にデュアル入力バッファ100,ビデオゲインコ
ントローラ300,信号分配のカレントミラー400,
複数のカレントミラーアンプ501〜50nがあり、
図示のように従属接続されている。さらに、サンプリン
グスイツ゜チ61,増幅器62,バイアス抵抗R89,
R90等を含んでいる。上記の各機能のブロックの符号
は、既に詳述した第3図又は第20図と同等、若しくは
等価物には同一符号を付して示している。
80内にデュアル入力バッファ100,ビデオゲインコ
ントローラ300,信号分配のカレントミラー400,
複数のカレントミラーアンプ501〜50nがあり、
図示のように従属接続されている。さらに、サンプリン
グスイツ゜チ61,増幅器62,バイアス抵抗R89,
R90等を含んでいる。上記の各機能のブロックの符号
は、既に詳述した第3図又は第20図と同等、若しくは
等価物には同一符号を付して示している。
複数のカレントミラーアンプ501〜50nの各出力端
子は各々のグランド端子と交互に配置されており、それ
らはチップ80の外で各々1本の出力端子及びグランド
端子にまとめられる。カレントミラーアンプ501〜5
0nのまとめられた出力線は、高周波のパワートランジ
スタ71のエミッタへ接続される。また、パワートラン
ジスタ71のベースには数V程度の順バイアス電源76
2が印加され、さらにコレクタには負荷抵抗RL を介
して出力用の高電圧電源761が接続される。
子は各々のグランド端子と交互に配置されており、それ
らはチップ80の外で各々1本の出力端子及びグランド
端子にまとめられる。カレントミラーアンプ501〜5
0nのまとめられた出力線は、高周波のパワートランジ
スタ71のエミッタへ接続される。また、パワートラン
ジスタ71のベースには数V程度の順バイアス電源76
2が印加され、さらにコレクタには負荷抵抗RL を介
して出力用の高電圧電源761が接続される。
すなわちIC80とパワートランジスタ71は電流駆動
電圧出力のカスコード増幅器を構成している。パワート
ランジスタ7工のコレクタ出力は、一定のカソードバイ
アス電源(図示せず)を介してCRTのカソードへ導く
と共に、直流動作点を定めるための帰還抵抗771,7
72を介してビデオIC80のサンプリング入力端子6
01へ供給されている。この信号はサンプリングスイッ
チ61,ホールドキャパシタCX2、増幅器62,高抵
抗R89,R90を介して増幅器の入力側に入り,ネガ
ティブフィードバックとなるように接続されている。増
幅器6lの入力端子T63には増幅器の高電圧出力が所
望の値となるような基準電圧が与えられる。このビデオ
IC80の入力端子202には交流結合用のキャパシタ
CX1を介して図示のようなアナログビデオインタフェ
ース信号が加えられる。この信号電圧は通常ビデオメモ
リ、D/Aコンバータ(何れも図示せず)により発生さ
れ、その振幅は1■ないしそれ以下である。高精細CR
Tにおけるカソード電極駆動のコントラスト信号電圧は
40V程度必要であるから、ビデオ増幅器としては最大
100倍程の利得を持つ反転形の電圧増幅器を構成して
いる。ビデオゲインコントローラの外部端子T21,T
22間に接続される抵抗と抵抗キャパシタからなるイン
ピーダンスはビデオゲインコントローラの電圧電流変換
インピーダンスである。したがってこのインピーダンス
をZxとし、負荷抵抗Rしの抵抗値をRt.とすると第
22図におけるビデオアンプの出力Voは入力v1に対
して、第1図で示す実施例と同様に(1)式で示す関係
となる。第23図は第22図の詳細回路図である。
電圧出力のカスコード増幅器を構成している。パワート
ランジスタ7工のコレクタ出力は、一定のカソードバイ
アス電源(図示せず)を介してCRTのカソードへ導く
と共に、直流動作点を定めるための帰還抵抗771,7
72を介してビデオIC80のサンプリング入力端子6
01へ供給されている。この信号はサンプリングスイッ
チ61,ホールドキャパシタCX2、増幅器62,高抵
抗R89,R90を介して増幅器の入力側に入り,ネガ
ティブフィードバックとなるように接続されている。増
幅器6lの入力端子T63には増幅器の高電圧出力が所
望の値となるような基準電圧が与えられる。このビデオ
IC80の入力端子202には交流結合用のキャパシタ
CX1を介して図示のようなアナログビデオインタフェ
ース信号が加えられる。この信号電圧は通常ビデオメモ
リ、D/Aコンバータ(何れも図示せず)により発生さ
れ、その振幅は1■ないしそれ以下である。高精細CR
Tにおけるカソード電極駆動のコントラスト信号電圧は
40V程度必要であるから、ビデオ増幅器としては最大
100倍程の利得を持つ反転形の電圧増幅器を構成して
いる。ビデオゲインコントローラの外部端子T21,T
22間に接続される抵抗と抵抗キャパシタからなるイン
ピーダンスはビデオゲインコントローラの電圧電流変換
インピーダンスである。したがってこのインピーダンス
をZxとし、負荷抵抗Rしの抵抗値をRt.とすると第
22図におけるビデオアンプの出力Voは入力v1に対
して、第1図で示す実施例と同様に(1)式で示す関係
となる。第23図は第22図の詳細回路図である。
第22図の実施例回路に示したように、ビデオIC80
の電流出力端子571〜57nは、グランド端子581
〜58nとペアで出力するよう構成されている。そして
各グランド端子は、第23図の詳細回路図に示すように
、各出力回路毎に共通グランド端子782に接続されて
いる。このようにすることにより出力電流は共通線に流
れず各グランド線に流れ、さきに述べた電流信号インタ
フェースの効果と共に、出力電流によるインピーダンス
降下の影響を軽減し、広帯域かつ低ノイズ動作に寄与す
る。
の電流出力端子571〜57nは、グランド端子581
〜58nとペアで出力するよう構成されている。そして
各グランド端子は、第23図の詳細回路図に示すように
、各出力回路毎に共通グランド端子782に接続されて
いる。このようにすることにより出力電流は共通線に流
れず各グランド線に流れ、さきに述べた電流信号インタ
フェースの効果と共に、出力電流によるインピーダンス
降下の影響を軽減し、広帯域かつ低ノイズ動作に寄与す
る。
この観点からのIC出力段のもう一つの特徴は第24図
(a)のパッケージの端子配列図に示されている。第2
4図(a)に示すように、各電流増幅器の出力端子(O
l)とグランド端子(G,)は隣接して交互に配置さ
れる。各出力端子に流れる電流と各グランド端子に流れ
る電流は極性が逆で、かつ大きさは等しい。そのため第
24図(a)に示すような密でほぼ等しい端子長を有す
るパッケージにおいて各出力端子と各グランド端子間相
互インダクタンス効果が作用する。したがって各端子の
実効リードインダクタンスは大幅に減少する. このため、IC内のグランド電位の変化に起因する不安
定な帰還効果を排除することができ、広帯域信号の出力
を可能にする。また出力リードに流れる電流の誘導は打
消し合うため外部リードが発生するノイズを大幅に低減
でき、他に妨害を与えない。
(a)のパッケージの端子配列図に示されている。第2
4図(a)に示すように、各電流増幅器の出力端子(O
l)とグランド端子(G,)は隣接して交互に配置さ
れる。各出力端子に流れる電流と各グランド端子に流れ
る電流は極性が逆で、かつ大きさは等しい。そのため第
24図(a)に示すような密でほぼ等しい端子長を有す
るパッケージにおいて各出力端子と各グランド端子間相
互インダクタンス効果が作用する。したがって各端子の
実効リードインダクタンスは大幅に減少する. このため、IC内のグランド電位の変化に起因する不安
定な帰還効果を排除することができ、広帯域信号の出力
を可能にする。また出力リードに流れる電流の誘導は打
消し合うため外部リードが発生するノイズを大幅に低減
でき、他に妨害を与えない。
本実施例においては、分割した電流出力段を備えている
ため、高速動作に対応する多様な高電圧出力段に対応で
きる。
ため、高速動作に対応する多様な高電圧出力段に対応で
きる。
第24図(a)に示したような分割多出力のICパッケ
ージをプリント板上に実行するのに際しては、プリント
板側の導体パターン配置についても分割多出力によるリ
ードインダクタンス低減に対応した工夫が有効である。
ージをプリント板上に実行するのに際しては、プリント
板側の導体パターン配置についても分割多出力によるリ
ードインダクタンス低減に対応した工夫が有効である。
第24図(b)はそのようなプリント板側の導体パター
ン配置の一実施例を示す。
ン配置の一実施例を示す。
第24図(b)において、実線はプリント板上の導体パ
ターンを示し、点線はリードを含むICパッケージを示
す。すなわち、ICパンケージの出力リード571〜5
76を集合する出力導体パターン570とグランドリー
ド581〜586を集合するグランド導体パターンは櫛
歯状に入りくんで対面している。ICパッケージのリー
ド電極は581′の如く先端が導体パターンに対して平
行になるよう予め折り曲げられており、リードの折り曲
げ部が前記導体パターンの櫛歯状の上に重ねられ、半田
等により電気的に接合される。さらに、内側の出力導体
パターンは複数のスルーホール導体(図示せず)を介し
て裏面に導かれ、グランド側の導体パターンと共に平衡
した低インピーダンスの配線を形或する。このような、
インラインの櫛歯状電極は、パッケージのリード長゛を
短く、かつ実効長を平衡させるに適した実施例である。
ターンを示し、点線はリードを含むICパッケージを示
す。すなわち、ICパンケージの出力リード571〜5
76を集合する出力導体パターン570とグランドリー
ド581〜586を集合するグランド導体パターンは櫛
歯状に入りくんで対面している。ICパッケージのリー
ド電極は581′の如く先端が導体パターンに対して平
行になるよう予め折り曲げられており、リードの折り曲
げ部が前記導体パターンの櫛歯状の上に重ねられ、半田
等により電気的に接合される。さらに、内側の出力導体
パターンは複数のスルーホール導体(図示せず)を介し
て裏面に導かれ、グランド側の導体パターンと共に平衡
した低インピーダンスの配線を形或する。このような、
インラインの櫛歯状電極は、パッケージのリード長゛を
短く、かつ実効長を平衡させるに適した実施例である。
第25図〜第27図は出力段の他の実施例を示す。
第25図は多数の電流出力増幅器500のうちの1個の
501でトランジスタ7lと抵抗RLからなる回路との
直列接続で既に説明したカスコード増幅器を構成し、残
りの502〜50nでバッファ増幅器を駆動する。すな
わち、パワートランジスタ751はエミッタホロワで、
パワートランジスタ752はエミッタホロワの定電流バ
イアス源となっている。このような第25図の構成にお
いては、トータルの消費電流を増加することなくエミッ
タホロワにより出力インピーダンスを下げ高速な負荷容
量駆動を可能にする。
501でトランジスタ7lと抵抗RLからなる回路との
直列接続で既に説明したカスコード増幅器を構成し、残
りの502〜50nでバッファ増幅器を駆動する。すな
わち、パワートランジスタ751はエミッタホロワで、
パワートランジスタ752はエミッタホロワの定電流バ
イアス源となっている。このような第25図の構成にお
いては、トータルの消費電流を増加することなくエミッ
タホロワにより出力インピーダンスを下げ高速な負荷容
量駆動を可能にする。
第26図は本発明を利用する出力段構成の一実施例を示
す.第26図の実施例においては、電流増幅器502〜
50nとパワートランジスタ71,負荷抵抗RLでカス
コード増幅器を構成し、電流増幅器501でカスコード
増幅器の入力側に設けたパルストランス765を駆動す
る。パルストランス765は二次側に微分用のキャパシ
タ767を備えており、パルストランスと併せて微分回
路を構成する。抵抗764は回路のダンピング抵抗であ
る。この微分の極性は変化を加速する極性になっている
。すなわち、各電流増幅器の電流が増加方向変化に対し
てパルストランスは図示の極性の正電圧パルスを発生し
、トランジスタ71のベース電圧を正にしてトランジス
タ71に流れる電流を加速する。電流が減少方向に対し
ても同様の理由で加速される。したがって終段増幅器の
帯域はより広帯域にできる。
す.第26図の実施例においては、電流増幅器502〜
50nとパワートランジスタ71,負荷抵抗RLでカス
コード増幅器を構成し、電流増幅器501でカスコード
増幅器の入力側に設けたパルストランス765を駆動す
る。パルストランス765は二次側に微分用のキャパシ
タ767を備えており、パルストランスと併せて微分回
路を構成する。抵抗764は回路のダンピング抵抗であ
る。この微分の極性は変化を加速する極性になっている
。すなわち、各電流増幅器の電流が増加方向変化に対し
てパルストランスは図示の極性の正電圧パルスを発生し
、トランジスタ71のベース電圧を正にしてトランジス
タ71に流れる電流を加速する。電流が減少方向に対し
ても同様の理由で加速される。したがって終段増幅器の
帯域はより広帯域にできる。
第27図は本発明を適用した出力段構成の他の実施例を
示す。第27図においては、カスコード増幅器のパワー
トランジスタ7lと負荷抵抗RLの間にパルストランス
765を介し、その一次側を電流増幅器501で駆動す
るものである。この場合の駆動の極性もトランジスタ7
65のコレクタ電圧の変化を助長するように選んでおく
。そうすることにより微分利得は増加し、広帯域化する
ことができる。こ功ような方法はある種のピーキングで
あるからパルストランスのインダクタンスは、帯域が減
少しつつある範囲で効果をもたらすように、使用するト
ランジスタや負荷の容量に依存して適切な範囲に選定さ
れる必要がある。
示す。第27図においては、カスコード増幅器のパワー
トランジスタ7lと負荷抵抗RLの間にパルストランス
765を介し、その一次側を電流増幅器501で駆動す
るものである。この場合の駆動の極性もトランジスタ7
65のコレクタ電圧の変化を助長するように選んでおく
。そうすることにより微分利得は増加し、広帯域化する
ことができる。こ功ような方法はある種のピーキングで
あるからパルストランスのインダクタンスは、帯域が減
少しつつある範囲で効果をもたらすように、使用するト
ランジスタや負荷の容量に依存して適切な範囲に選定さ
れる必要がある。
以上第25図から第27図の実施例を通して、本発明を
利用して多様な高電圧出力段とその広帯域化に対応しう
ろことを示した。これらは例示であり、更に多くの変形
がありうる。これらの多様化への対応は、IC部の出力
段が、複数に分割されたオープンコレクタ形の電流出力
形として構成されている点に起因する。すなわち、本発
明における複数に分割された出力段は複数の負荷を相互
干渉なしに駆動しうるため、多様な出力形式が可能にな
る。
利用して多様な高電圧出力段とその広帯域化に対応しう
ろことを示した。これらは例示であり、更に多くの変形
がありうる。これらの多様化への対応は、IC部の出力
段が、複数に分割されたオープンコレクタ形の電流出力
形として構成されている点に起因する。すなわち、本発
明における複数に分割された出力段は複数の負荷を相互
干渉なしに駆動しうるため、多様な出力形式が可能にな
る。
本発明の他の実施例における相補対性回路は応用上多く
の好ましい特性を発揮しうる。その一つは、CRTビデ
オ増幅器の利得調整時におけるコントラスト信号とブラ
イトネス信号の無干渉化である。ビデオ増幅器のゲイン
コントロールに用いる四象現乗算器の入出力特性は、中
心値(平衡状態)がOなのに対し、ビデオアンプ出力と
しては片極性の出力であるからバイアスを持つ。その結
果第28図(a)の入出力特性図に示すように、入力V
lに対して利得1,2に対応する出力波形はvat,
vozのように利得を変えると出力波形の基準レベルが
図示のようにVbなる変動となる。
の好ましい特性を発揮しうる。その一つは、CRTビデ
オ増幅器の利得調整時におけるコントラスト信号とブラ
イトネス信号の無干渉化である。ビデオ増幅器のゲイン
コントロールに用いる四象現乗算器の入出力特性は、中
心値(平衡状態)がOなのに対し、ビデオアンプ出力と
しては片極性の出力であるからバイアスを持つ。その結
果第28図(a)の入出力特性図に示すように、入力V
lに対して利得1,2に対応する出力波形はvat,
vozのように利得を変えると出力波形の基準レベルが
図示のようにVbなる変動となる。
このようにコントラストのゲインを変えるとブライトネ
スレベルも変動するので好ましくない。動作範囲を半分
(第28図(a)で入力を点線の右側に限定)すれば変
動は除きうるも、ダイナミックレンジが半分になり不利
である。
スレベルも変動するので好ましくない。動作範囲を半分
(第28図(a)で入力を点線の右側に限定)すれば変
動は除きうるも、ダイナミックレンジが半分になり不利
である。
そのため、本発明では第29図のように、利得に比例し
たバイアス発生回路で対応した。第29図においては,
ビデオゲインコントローラ300の回路中に、可変バイ
アス回路308を設ける。
たバイアス発生回路で対応した。第29図においては,
ビデオゲインコントローラ300の回路中に、可変バイ
アス回路308を設ける。
バイアス回路308は一定のpnpトランジスタ381
,382を用いたカレントミラー回路であり、その入力
側のトランジスタ381はトランジスタ332に直列に
挿入され、出力側はゲインコントローラ出力に並列に挿
入されている;こうすると可変バイアス回路308には
ゲイン可変の電流を発生させることができ、ゲインコン
トローラ300の出力は利得に応じてバイアスされるこ
とになり、その特性は第28図(b)の如きものとなる
。すなわち、利得を1,2,・・・・・・の如く変化し
てもそれに応じてバイアス補正分も変化するので、出力
はvot, vozの如く基準レベルの変化がなく安定
でかつ広い入出力ダイナミックレンジで動作できる。
,382を用いたカレントミラー回路であり、その入力
側のトランジスタ381はトランジスタ332に直列に
挿入され、出力側はゲインコントローラ出力に並列に挿
入されている;こうすると可変バイアス回路308には
ゲイン可変の電流を発生させることができ、ゲインコン
トローラ300の出力は利得に応じてバイアスされるこ
とになり、その特性は第28図(b)の如きものとなる
。すなわち、利得を1,2,・・・・・・の如く変化し
てもそれに応じてバイアス補正分も変化するので、出力
はvot, vozの如く基準レベルの変化がなく安定
でかつ広い入出力ダイナミックレンジで動作できる。
第30図は本発明の他の一実施例を示す。第30図は、
ゲインコントローラ300の電流出力をpnpトランジ
スタ343,345からなる電流差動回路で差動に変換
し、差動電流をカレントミラーの基準トランジスタ31
7に流し、出力トランジスタ411からの信号電流工0
を得るものである。この差動出力特性を第31図の特性
2に示す.第31図は横軸を入力信号電圧Δv1、縦軸
を出力電流工0、パラメータをゲインコントローラ30
0の利得制御電圧A Vc = 0 − Vl. V2
とした場合のシングルエンド特性1と差動特性2を比較
して示している。差動特性はΔVLの動作範囲は半分に
なるが、利得は2倍になりまたΔVc=O(利得が0)
における出力電流はOになるので、その状態をビデオ信
号のブラックレベルに対応させておけば、さきの第29
図に示したような目的、すなわち、利得変化時の基準動
作点の変動防止を図ることができる。
ゲインコントローラ300の電流出力をpnpトランジ
スタ343,345からなる電流差動回路で差動に変換
し、差動電流をカレントミラーの基準トランジスタ31
7に流し、出力トランジスタ411からの信号電流工0
を得るものである。この差動出力特性を第31図の特性
2に示す.第31図は横軸を入力信号電圧Δv1、縦軸
を出力電流工0、パラメータをゲインコントローラ30
0の利得制御電圧A Vc = 0 − Vl. V2
とした場合のシングルエンド特性1と差動特性2を比較
して示している。差動特性はΔVLの動作範囲は半分に
なるが、利得は2倍になりまたΔVc=O(利得が0)
における出力電流はOになるので、その状態をビデオ信
号のブラックレベルに対応させておけば、さきの第29
図に示したような目的、すなわち、利得変化時の基準動
作点の変動防止を図ることができる。
以上述べた第28図,第30図の動作は、本発明で採用
している電流動作、相補形トランジスタ回路によって容
易になっている. 尚、以上本発明の種々の実施例においてはバイポーラト
ランジスタを用いて説明してきたが、相補型JFETな
どを用いても構成できる。更に、高周波pnpトランジ
スタとして縦形pnpを用いたり、ラテラルpnpを用
いることも適宜可能である, 更には,本発明にかかる相補トランジスタ回路を用いる
用途として、高周波を扱うレーザドライバ,超音波ドラ
イバ,ラインドライバ,パルスアンプ,カレント出力伝
送器,定電流出力回路など増幅器を用い“る広範なアプ
リケーションが考えられる。
している電流動作、相補形トランジスタ回路によって容
易になっている. 尚、以上本発明の種々の実施例においてはバイポーラト
ランジスタを用いて説明してきたが、相補型JFETな
どを用いても構成できる。更に、高周波pnpトランジ
スタとして縦形pnpを用いたり、ラテラルpnpを用
いることも適宜可能である, 更には,本発明にかかる相補トランジスタ回路を用いる
用途として、高周波を扱うレーザドライバ,超音波ドラ
イバ,ラインドライバ,パルスアンプ,カレント出力伝
送器,定電流出力回路など増幅器を用い“る広範なアプ
リケーションが考えられる。
(1)本発明によれば、増幅器出力側の等価負荷が軽減
でき、また大部分の回路が電流モードで動作するので高
速,広帯域動作が可能になる。具体的にはビデオ増幅器
の帯域は2 5 0 M H z〜300MHzで5M
ピクセル以上の高精細CRTディスプレイ装置が実現で
き、ICドライバのみで帯域500MHzが実現される
。
でき、また大部分の回路が電流モードで動作するので高
速,広帯域動作が可能になる。具体的にはビデオ増幅器
の帯域は2 5 0 M H z〜300MHzで5M
ピクセル以上の高精細CRTディスプレイ装置が実現で
き、ICドライバのみで帯域500MHzが実現される
。
(2)本発明によれば、電流信号で動作できるので、信
号のダイナミックレンジを大きくでき、高精度にできる
。本発明により、必要な信号レンジで±0.5%以下の
精度が容易に達或できる。
号のダイナミックレンジを大きくでき、高精度にできる
。本発明により、必要な信号レンジで±0.5%以下の
精度が容易に達或できる。
(3)上述の理由で、低電圧電源で動作可能であり、低
消費電力化が図れ、集積化し易くなる。
消費電力化が図れ、集積化し易くなる。
(4)本発明によれば、回路規模が小形で簡単になるの
で安価にできるとともに信頼性が向上できる。
で安価にできるとともに信頼性が向上できる。
(5)本発明によれば、電流信号で動作させるのでグラ
ンドの電位変動等に対して強<S/N比が向上できる。
ンドの電位変動等に対して強<S/N比が向上できる。
(6)同上の理由により、信号の加減算レベルシフトが
容易になり、新しい機能に対応し易い。
容易になり、新しい機能に対応し易い。
(7)本発明の出力段分割により、端子の実効りードイ
ンダクタンスを小さくでき、また高電圧出力段の広帯域
化が容易になる。
ンダクタンスを小さくでき、また高電圧出力段の広帯域
化が容易になる。
第1図は本発明の一実施例を示す回路ブロック図、第2
図はビデオ信号の入出力波形を示す図、第3図は本発明
の一実旅例を示す詳細回路図,第4図は第3図のマルチ
ブレクサの等価回路を示す図、第5図は第3図の電流増
幅回路の動作原理を示す特性図、第6図は電流増幅回路
の動作原理を示す回路図、第7図は間接帰還ビデオ増幅
器の他の実施例を示す回路図、第8図は第1図の実施例
に示した間接帰還型ビデオ増幅器の回路図、第9図は第
3図の実施例に示したサンプルホールド回路の回路図、
第10図から第12図は、間接帰還型ビデオ増幅器の他
の実施例を示す回路図、第13図は第3図の実施例に示
したマルチブレクサの回路図、第14図はマルチプレク
サの他の実施例を示す回路図、第15図から第19図は
電流増幅回路の他の実施例を説明する図、第20図は本
発明の他の実施例を示す回路図、第2l図は第20図の
マルチプレクサの等価回路を示す図、第22図は本発明
の他の実施例を示す回路ブロック図、第23図は第22
図のIC部の詳細回路図、第24図(a),(b)は本
発明の一実施例を示すICの端子を示す図,第25図〜
第27図は本発明のカスコード増幅器の構成を示す回路
図、第28図は本発明のゲインコントローラの特性説明
図、第29図と第30図はゲインコントローラの他の実
施例を示す回路図、第3工図は第30図の特性を説明す
る図である。 10・・・バッファ付マルチプレクサ、20・・・V/
I変換回路、31・・・ゲインコントローラ、40・・
・補助カレントミラーアンプ、51〜54・・・出力段
カレントミラーアンプ、6l・・・サンプルホールドス
第2図 バツクポーチ 70〜110■ 第13図 第14図 第15図 N 1 第18図 N 1 第16図 第17図 第 19図 第21 図 (a) (b) Zon Zon Zoff Zoff 第24図 (a) 第24図 (b) 第25図 第261;l1 50n 50n 第30図 jl/,
図はビデオ信号の入出力波形を示す図、第3図は本発明
の一実旅例を示す詳細回路図,第4図は第3図のマルチ
ブレクサの等価回路を示す図、第5図は第3図の電流増
幅回路の動作原理を示す特性図、第6図は電流増幅回路
の動作原理を示す回路図、第7図は間接帰還ビデオ増幅
器の他の実施例を示す回路図、第8図は第1図の実施例
に示した間接帰還型ビデオ増幅器の回路図、第9図は第
3図の実施例に示したサンプルホールド回路の回路図、
第10図から第12図は、間接帰還型ビデオ増幅器の他
の実施例を示す回路図、第13図は第3図の実施例に示
したマルチブレクサの回路図、第14図はマルチプレク
サの他の実施例を示す回路図、第15図から第19図は
電流増幅回路の他の実施例を説明する図、第20図は本
発明の他の実施例を示す回路図、第2l図は第20図の
マルチプレクサの等価回路を示す図、第22図は本発明
の他の実施例を示す回路ブロック図、第23図は第22
図のIC部の詳細回路図、第24図(a),(b)は本
発明の一実施例を示すICの端子を示す図,第25図〜
第27図は本発明のカスコード増幅器の構成を示す回路
図、第28図は本発明のゲインコントローラの特性説明
図、第29図と第30図はゲインコントローラの他の実
施例を示す回路図、第3工図は第30図の特性を説明す
る図である。 10・・・バッファ付マルチプレクサ、20・・・V/
I変換回路、31・・・ゲインコントローラ、40・・
・補助カレントミラーアンプ、51〜54・・・出力段
カレントミラーアンプ、6l・・・サンプルホールドス
第2図 バツクポーチ 70〜110■ 第13図 第14図 第15図 N 1 第18図 N 1 第16図 第17図 第 19図 第21 図 (a) (b) Zon Zon Zoff Zoff 第24図 (a) 第24図 (b) 第25図 第261;l1 50n 50n 第30図 jl/,
Claims (1)
- 【特許請求の範囲】 1、複数の差動トランジスタ対で構成される乗算回路の
コレクタ負荷側に、前記複数の差動トランジスタ対と相
補な極性を有するトランジスタで構成されたカレントミ
ラー回路を設け、入力信号の利得制御を行なうことを特
徴とする相補トランジスタ回路。 2、請求項1記載において、乗算回路の前記複数の差動
トランジスタ対のコレクタは交叉結合され、エミッタは
共通接続されており、前記乗算回路の他に、前記複数の
差動トランジスタ対の夫々のベースに接続されたトラン
ジスタ、電圧電流変換回路、及び抵抗の分圧回路からな
る線形化バイアス回路と、前記複数の差動トランジスタ
対の共通エミッタに接続されたトランジスタ、抵抗及び
定電流回路からなる電圧電流変換回路と、前記複数の差
動トランジスタ対の一方のコレクタに接続されたダイオ
ードと、他方のコレクタに接続された前記複数の差動ト
ランジスタ対と相補な極性を有するトランジスタを有す
るカレントミラーの回路を含む相補トランジスタ回路。 3、請求項1記載において、前記複数の差動トランジス
タは高周波のnpnトランジスタで構成し、前記カレン
トミラー回路のトランジスタは高周波のpnpトランジ
スタで構成した相補トランジスタ回路。 4、請求項2記載において、前記線形化バイアス回路の
電圧電流変換回路に接続された制御入力端子間の電圧に
比例して、負荷側の出力電流を制御する相補トランジス
タ回路。 5、請求項1記載において、前記乗算回路は可変コンダ
クタンス形乗算回路とした相補トランジスタ回路。 6、第1の極性を有するトランジスタで構成される第1
のカレントミラー回路と、前記第1の極性を有するトラ
ンジスタと相補な第2の極性を有するトランジスタで構
成される第2のカレントミラー回路とを備え、前記第1
及び第2のカレントミラー回路により電流増幅を行なう
ことを特徴とする相補トランジスタ回路。 7、請求項6記載において、前記第1の極性を有するト
ランジスタは高周波のpnpトランジスタで構成し、前
記第2の極性を有するトランジスタは高周波のnpnト
ランジスタで構成した相補トランジスタ回路。 8、(a)相補対性な差動トランジスタ対により入力信
号を選択出力するマルチプレクサ、 (b)複数の差動トランジスタ対で構成される乗算回路
を含み、入力信号の利得制御を行 なうゲインコントローラ、及び前記複数の 差動トランジスタ対と相補な極性を有する トランジスタで構成される第1のカレント ミラー回路、 (c)前記第1のカレントミラー回路とは相補な極性を
有するトランジスタで構成され、 電流増幅を行ない出力信号を供給する第2 のカレントミラー回路、 のうち、少なくとも(a)、(b)、(c)いずれか1
つを備えたことを特徴とする増幅器。 9、請求項8記載において、前記増幅器はビデオ信号を
増幅する増幅器。 10、請求項8記載において、前記増幅器は1チップI
Cで構成した増幅器。 11、請求項10記載において、前記ゲインコントロー
ラは、1チップICの外部端子間に接続された抵抗及び
抵抗キャパシタにより、利得を可変とする増幅器。 12、請求項8記載において、前記増幅器はサンプリン
グスイッチを含む増幅器。 13、請求項8記載において、前記増幅器はトランジス
タ対としてnpnとpnpの双方のトランジスタを用い
、電流動作形として構成した増幅器。 14、請求項8記載において、前記増幅器は、差動接続
した一対のnpn(又はpnp)トランジスタの共通エ
ミッタに抵抗又は定電流源を接続した第1、第2の差動
スイッチ、エミッタ及びコレクタを相互に接続した第1
、第2のpnp(又はnpn)トランジスタと、第1、
第2のトランジスタの共通エミッタと直接又は抵抗を介
して接続された第3のpnp(又はnpn)とトランジ
スタで構成された差動回路およびエミッタに抵抗又は定
電流源を接続した第4のnpn(又はpnp)トランジ
スタから成り、前記第1の差動スイッチの一方の差動入
力に第1の入力信号を、他方に第1の制御信号を加え、
前記第2の差動スイッチの一方の差動入力に第2の入力
信号を、他方に第2の制御信号を加え、前記第1の差動
スイッチの共通エミッタには前記第1のトランジスタの
ベースを、前記第2の差動スイッチの共通エミッタには
前記第2のトランジスタのベースを接続し、前記第4の
トランジスタのベースには基準電圧を加え、前記第4の
トランジスタのエミッタは前記第3のベースに接続した
構成のマルチプレクサを備えた増幅器。 15、請求項8記載において、前記増幅器は、乗算回路
の前記複数の差動トランジスタ対のコレクタは交叉結合
され、エミッタは共通接続されており、前記乗算回路の
他に、前記複数の差動トランジスタ対の夫々のベースに
接続されたトランジスタ、電圧電流変換回路、及び抵抗
の分圧回路からなる線形化バイアス回路と、前記複数の
差動トランジスタ対の共通エミッタに接続されたトラン
ジスタ、抵抗及び定電流回路からなる電圧電流変換回路
と、前記複数の差動トランジスタ対の一方のコレクタに
接続されたダイオードと、他方のコレクタに接続された
前記複数の差動トランジスタ対と相補な極性を有するト
ランジスタを有する前記第1のカレントミラー回路を備
えた増幅器。 16、請求項8記載において、前記増幅器は、第1の極
性を有するトランジスタで構成される前記第1のカレン
トミラー回路と、前記第1の極性を有するトランジスタ
と相補な第2の極性を有するトランジスタで構成される
第2のカレントミラー回路とを備え、前記第1及び第2
のカレントミラー回路により電流増幅を行なう増幅器。 17、ベースが共通接続の2つのトランジスタ、及びエ
ミッタが共通接続の2つのトランジスタからなるブリッ
ジ回路と、該ベースが共通接続の2つのトランジスタに
N対1(Nは電流利得)なる電流を流す手段とを備えた
ことを特徴とする増幅器。 18、1個のバイポーラトランジスタをトランスファス
イッチとするサンプルホールド回路を備えた増幅器にお
いて、サンプル時に前記トランジスタスイッチのコレク
タ側に駆動電流を流すと共に、前記トランジスタスイッ
チのコレクタ側とホールドキャパシタの間にパルス電流
でバイアスされるエミッタホロワを介したことを特徴と
するバイポーラサンプルホールド回路を備えた増幅器。 19、複数のオープンコレクタ出力形カレントミラー回
路を備えた増幅器において、前記カレントミラー回路を
構成する各トランジスタの各コレクタ出力端子とグラン
ド端子は夫々分割され、交差に近接して配置することを
特徴とする増幅器。 20、請求項19記載において、前記増幅器は1チップ
ICで構成し、チップの外でコレクタ出力端子及びグラ
ンド端子を夫々1つにまとめた増幅器。 21、請求項20記載において、前記1チップICのパ
ッケージのコレクタ出力リードをまとめた導体パターン
とグランドリードをまとめた導体パターンは櫛歯状に入
りくんで対面させた増幅器。 22、請求項19記載において、前記カレントミラー回
路を構成する各トランジスタの出力のうち少なくとも1
つを、高周波のパワートランジスタのエミッタに接続し
、このパワートランジスタのベースに順バイアス電源を
印加し、このパワートランジスタのコレクタに負荷抵抗
を介して高電圧電源を接続してカスコード増幅回路を構
成し、前記パワートランジスタのコレクタを所定のカソ
ードバイアス電源を介してCRTディスプレイのカソー
ドに接続したビデオ信号を増幅する増幅器。 23、請求項22記載において、前記カレントミラー回
路を構成する各トランジスタの出力のうち1つを前記パ
ワートランジスタのエミッタに接続し、前記パワートラ
ンジスタと前記負荷抵抗とを直列接続して前記カスコー
ド増幅回路を構成し、前記カレントミラー回路を構成す
る他のトランジスタの出力をまとめて他のパワートラン
ジスタのエミッタに接続し、バッファ増幅回路を構成し
たビデオ信号を増幅する増幅器。 24、請求項22記載において、前記カレントミラー回
路を構成する各トランジスタの出力のうち1つをパルス
トランスの一次側に接続し、前記カレントミラー回路を
構成する他のトランジスタの出力をまとめて前記パワー
トランジスタのエミッタに接続し、前記パワートランジ
スタと前記負荷抵抗とを直列接続して前記カスコード増
幅回路を構成し、前記パルストランスの二次側に微分用
キャパシタを備え、その出力を前記パワートランジスタ
のベースに接続したビデオ信号を増幅する増幅器。 25、請求項22記載において、前記カレントミラー回
路を構成する各トランジスタの出力のうち1つをパルス
トランスの一次側に接続し、前記カレントミラー回路を
構成する他のトランジスタの出力をまとめて前記パワー
トランジスタのエミッタに接続し、前記パワートランジ
スタと前記負荷抵抗の間にパルストランスの二次側を接
続したビデオ信号を増幅する増幅器。 26、ビデオ信号をCRTディスプレイを用いて表示す
るCRTディスプレイ装置において、前記ビデオ信号を
相補対性のトランジスタを用いて増幅する増幅器を備え
、その増幅器の出力信号を前記CRTディスプレイのカ
ソードに印加して表示を行なうことを特徴とするCRT
ディスプレイ装置。 27、ビデオ信号をCRTディスプレイを用いて表示す
るCRTディスプレイ装置において、前記ビデオ信号を
増幅するビデオ増幅器の出力を分割多出力とし、その多
出力のうち少なくとも1つを前記CRTディスプレイに
印加して表示を行なうことを特徴とするCRTディスプ
レイ装置。 28、ビデオ信号を増幅し、CRTディスプレイを駆動
するビデオ増幅器を備えたCRTディスプレイ装置にお
いて、 前記ビデオ増幅器の出力電圧よりも低電圧となる前記ビ
デオ増幅器の所定個所より前記ビデオ増幅器の入力側に
負帰還する帰還路を設けたことを特徴とするCRTディ
スプレイ装置。 29、請求項28記載において、帰還電圧を低電圧部の
中間段から帰還するようにしたCRTディスプレイ装置
。 30、請求項28記載において、帰還電圧を電圧駆動の
カスコード段低電圧部から帰還するようにしたCRTデ
ィスプレイ装置。 31、請求項28記載において、前記ビデオ増幅器の入
力側に負帰還する帰還路をピークホールド回路による帰
還路としたCRTディスプレイ装置。 32、少なくとも前置ビデオ増幅段、高電圧ビデオ出力
段、サンプルホールド回路を有したビデオ増幅器を用い
たCRTディスプレイ装置において、高電圧ビデオ出力
段と相似な関係を有する帰還用の低電圧出力回路を設け
て前記サンプルホールド回路を介して前記前置ビデオ増
幅器に負帰還することによりCRTディスプレイのカソ
ード側に所定の直流電圧を得ることを特徴とするCRT
ディスプレイ装置。 33、ビデオ信号をCRTディスプレイを用いて表示す
るCRTディスプレイ装置において、 信号源から終端抵抗及び結合キャパシタを介して入力さ
れる前記ビデオ信号を選択出力する2入力バッファ付き
マルチプレクサと、 その出力側に接続され、電圧−電流変換を行う回路と、 乗算機能を有し、制御回路及び外部端子間に接続された
抵抗により利得制御を行うゲインコントローラと、 そのゲインコントローラから互いに逆相の2つの電流出
力を減算する第1のカレントミラー回路と、 ベースが共通な複数のトランジスタを用い、第1のカレ
ントミラー回路の出力よりN倍の電流利得を得る第2の
カレントミラー回路と、第2のカレントミラー回路の出
力より前記 CRTディスプレイのカソードに印加するための高電圧
を発生するカスコード高電圧回路と、前記第1のカレン
トミラー回路の出力に接続され、抵抗を介して電源電圧
が供給される帰還用の第3のカレントミラー回路と、 少なくともスイッチ、及びホールドキャパシタを備えて
サンプルホールドを行うサンプルホールド回路とを有し
、 前記第3のカレントミラー回路の出力を前記サンプルホ
ールド回路を介して前記マルチプレクサの入力側に負帰
還する増幅器を備えたことを特徴とするCRTディスプ
レイ装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2033772A JP2846034B2 (ja) | 1989-02-17 | 1990-02-16 | 高周波増幅回路 |
Applications Claiming Priority (9)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3617089 | 1989-02-17 | ||
JP1-36170 | 1989-02-17 | ||
JP1-118662 | 1989-05-15 | ||
JP11866589 | 1989-05-15 | ||
JP1-118665 | 1989-05-15 | ||
JP11866289 | 1989-05-15 | ||
JP11866189 | 1989-05-15 | ||
JP1-118661 | 1989-05-15 | ||
JP2033772A JP2846034B2 (ja) | 1989-02-17 | 1990-02-16 | 高周波増幅回路 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8140144A Division JP2659005B2 (ja) | 1996-06-03 | 1996-06-03 | 高周波増幅回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0394505A true JPH0394505A (ja) | 1991-04-19 |
JP2846034B2 JP2846034B2 (ja) | 1999-01-13 |
Family
ID=27521554
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
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---|---|
JP (1) | JP2846034B2 (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0476941A (ja) * | 1990-07-19 | 1992-03-11 | Toshiba Corp | 半導体集積回路 |
JP2005316373A (ja) * | 2004-04-29 | 2005-11-10 | Samsung Sdi Co Ltd | 接地分離型電界放出ディスプレイ装置 |
JP2006116018A (ja) * | 2004-10-20 | 2006-05-11 | Toshiba Corp | 超音波診断装置および超音波プローブ |
US7466204B2 (en) | 2004-06-11 | 2008-12-16 | Panasonic Corporation | Differential amplifier circuit, operational amplifier circuit, light-receiving amplifier circuit using the same, function selection circuit, and light-receiving circuit using the same |
US7859342B2 (en) | 2005-10-25 | 2010-12-28 | Panasonic Corporation | Differential amplifier circuit, operational amplifier circuit, light-receiving amplifier circuit using the same, function selection circuit, and light-receiving circuit using the same |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5344153A (en) * | 1976-10-04 | 1978-04-20 | Hitachi Ltd | Gain control circuit |
JPS58164339U (ja) * | 1982-04-23 | 1983-11-01 | 株式会社東芝 | 信号切換回路 |
JPS6048606A (ja) * | 1983-08-29 | 1985-03-16 | Nec Corp | 電流源回路 |
JPS6051309A (ja) * | 1983-08-31 | 1985-03-22 | Toshiba Corp | 利得制御回路 |
JPS61274410A (ja) * | 1985-05-29 | 1986-12-04 | Hitachi Ltd | 増幅回路 |
JPS62295515A (ja) * | 1986-06-16 | 1987-12-22 | Hitachi Ltd | 集積回路 |
-
1990
- 1990-02-16 JP JP2033772A patent/JP2846034B2/ja not_active Expired - Lifetime
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5344153A (en) * | 1976-10-04 | 1978-04-20 | Hitachi Ltd | Gain control circuit |
JPS58164339U (ja) * | 1982-04-23 | 1983-11-01 | 株式会社東芝 | 信号切換回路 |
JPS6048606A (ja) * | 1983-08-29 | 1985-03-16 | Nec Corp | 電流源回路 |
JPS6051309A (ja) * | 1983-08-31 | 1985-03-22 | Toshiba Corp | 利得制御回路 |
JPS61274410A (ja) * | 1985-05-29 | 1986-12-04 | Hitachi Ltd | 増幅回路 |
JPS62295515A (ja) * | 1986-06-16 | 1987-12-22 | Hitachi Ltd | 集積回路 |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0476941A (ja) * | 1990-07-19 | 1992-03-11 | Toshiba Corp | 半導体集積回路 |
JP2005316373A (ja) * | 2004-04-29 | 2005-11-10 | Samsung Sdi Co Ltd | 接地分離型電界放出ディスプレイ装置 |
US7466204B2 (en) | 2004-06-11 | 2008-12-16 | Panasonic Corporation | Differential amplifier circuit, operational amplifier circuit, light-receiving amplifier circuit using the same, function selection circuit, and light-receiving circuit using the same |
JP2006116018A (ja) * | 2004-10-20 | 2006-05-11 | Toshiba Corp | 超音波診断装置および超音波プローブ |
JP4585269B2 (ja) * | 2004-10-20 | 2010-11-24 | 株式会社東芝 | 超音波診断装置および超音波プローブ |
US7859342B2 (en) | 2005-10-25 | 2010-12-28 | Panasonic Corporation | Differential amplifier circuit, operational amplifier circuit, light-receiving amplifier circuit using the same, function selection circuit, and light-receiving circuit using the same |
Also Published As
Publication number | Publication date |
---|---|
JP2846034B2 (ja) | 1999-01-13 |
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