JPH0393311A - Logic circuit - Google Patents

Abstract

PURPOSE:To increase number capable of mutual connection of output terminals when the drive capability of a three-state buffer is increased by providing n-set of common signal lines connecting relevant outputs of the three-state buffer in common and a means integrating the common signal lines. CONSTITUTION:Output terminals 20-22 corresponding to three output terminals of each three-state buffer are connected in common and they are integrated by a logic gate 4. Thus, since plural signal lines are used, the signal lines up to the three-state buffer in the high impedance state viewed as a load from the output terminal of the three-state buffer in the enable state are connected in parallel. Thus, the combined impedance of the signal lines is lower and the addition of three-state buffers is attained. When the drive capability of each three-state buffer is increased, number of output terminals to be connected together is increased.

Description

【発明の詳細な説明】 扶術分野 本発明は論理同路に関し、特に複数の３ステートバッフ
ァを含む論理回路に関する。TECHNICAL FIELD This invention relates to logic circuits, and more particularly to logic circuits including a plurality of three-state buffers.

従来技術 従来、この種の論理同路では虚数の３ステートバンファ
の各出力が単一の信号線によって接続され、次段の回路
に人力されるという溝戊となっている。その従来の論理
同路について第２図を用いて説明する。BACKGROUND ART Conventionally, in this type of logic circuit, each output of an imaginary three-state bumper is connected by a single signal line, and is manually input to the next stage circuit. The conventional logic circuit will be explained using FIG. 2.

第２図は従来の論理同路の回路構成図である。FIG. 2 is a circuit diagram of a conventional logic circuit.

図において、従来の論理回路は３ステートバッファｌ及
び２と、論理ゲート４とを含んで措成されている。なお
、１０及び１１は人力ＤＩ　ｆ’、４０及び４１は制御
端子である。また、論理ゲート４はインバータである。In the figure, a conventional logic circuit is constructed including three-state buffers 1 and 2 and a logic gate 4. Note that 10 and 11 are human power DI f', and 40 and 41 are control terminals. Further, logic gate 4 is an inverter.

制御端子４０及び４１はどちらか一方のみに制御信号が
印加されるものである。よって、３ステートバッファ１
、２は択一的にイネープル状熊となるように制御される
。A control signal is applied to only one of the control terminals 40 and 41. Therefore, 3-state buffer 1
, 2 are alternatively controlled to become enable-like bears.

うステートバッファ１及び２は、各々３つの出力端子２
０〜２２を有しており、そのうちの出力端子２１のみが
使用されている。そして、出力端子２１同士が接続され
、さらに論理ゲート４に接続されている。State buffers 1 and 2 each have three output terminals 2.
0 to 22, of which only output terminal 21 is used. The output terminals 21 are connected to each other and further connected to the logic gate 4.

また、３ステートバッファ１は、例えば第３図に示され
ているように、Ｐチャネル！ｕＭＯＳトランジスタ３】
と、Ｎチャネル型ＭＯＳトランジスタ３２と、インバー
タ３３とを含んで構成されているものとする。ただし、
電源電圧の極性によってはトラジスタ３１と３２との位
置が人換わる場合らある。Further, the 3-state buffer 1 has a P channel!, for example, as shown in FIG. uMOS transistor 3]
, an N-channel MOS transistor 32 , and an inverter 33 . however,
Depending on the polarity of the power supply voltage, the positions of the transistors 31 and 32 may change.

かかる購或となっているため、この３ステートバッファ
１は制御端子４０に印加される電圧レベルによってイネ
ーブル状態又はハイインピーダンス状態になるのである
。なお、３ステートバッファ２も同様の構戊てあるもの
とする。Because of this purchase, the three-state buffer 1 is placed in an enabled state or a high impedance state depending on the voltage level applied to the control terminal 40. It is assumed that the 3-state buffer 2 has a similar structure.

第２図に戻り、かかる溝成におい゛Ｃ１３ステートバッ
ファ１、２は一方がイネープル状態、他方がハイインピ
ーダンス状態となり、人力端子１０又は１１の信号を論
理ゲート４に伝達するという動作が行われる。この場合
、イネーブル状態となっている３ステートバッファの出
力端子からみると他方、すなわちハイインピーダンス状
態となっている３ステートバッファ及び当該バッファへ
至るまでの信号線は負荷としてみえる。Returning to FIG. 2, in this configuration, one of the C13 state buffers 1 and 2 is in an enabled state and the other is in a high impedance state, and an operation is performed in which a signal from the human input terminal 10 or 11 is transmitted to the logic gate 4. In this case, when viewed from the output terminal of the 3-state buffer that is in the enabled state, the other 3-state buffer, that is, the 3-state buffer that is in the high impedance state, and the signal line leading to the buffer appear as a load.

ここで、各３ステートバッファの出力端子の出力数は、
３ステートバッファの駆動能力によって最大値が決まる
。しかし、エレクトロマイグレーション（ｅｌｅｃｔｒ
ｏ　ｍｉｇｒａｔｉｏｎ＞等の限界により、信号線１本
あたりについての最大値はある程度決まってしまう。そ
のため、単に各３ステートバッファの駆動能力を上げた
だけでは、出力端子同士を接続できる数は増加しないと
いう欠点がある。Here, the number of outputs from the output terminal of each 3-state buffer is
The maximum value is determined by the driving ability of the 3-state buffer. However, electromigration (electr
The maximum value per signal line is determined to a certain extent due to limitations such as 0 migration> and the like. Therefore, there is a drawback that simply increasing the driving capability of each 3-state buffer does not increase the number of output terminals that can be connected to each other.

発明の目的 本発明は上述した従来の欠点を解決するためになされた
ものであり、その目的は３ステートバッファの駆動能力
を上げた場合に出力端子同士を接続できる数を増加する
ことができる論理回路を提供することである。Purpose of the Invention The present invention was made in order to solve the above-mentioned conventional drawbacks, and its purpose is to provide a logic system that can increase the number of output terminals that can be connected to each other when the driving capacity of the 3-state buffer is increased. The purpose is to provide circuits.

発明の構成 本発明による論理回路は、各々が第１〜第ｎの同一信号
出力を有し、択一的にイネーブル状態となる複数の３ス
テートバッファを含み、前記３ステートバッファの出力
を次段に伝えるようにした論理間路であって、前記３ス
テートバッファの各対応出力同士を共通接続するｎ本の
共通信号線と、それら共通信号線を統合する手段とを設
けたことを特徴とする。Structure of the Invention A logic circuit according to the present invention includes a plurality of 3-state buffers each having a first to n-th identical signal output and are selectively enabled, and outputs the outputs of the 3-state buffers to the next stage. The logical interconnect is characterized in that it is provided with n common signal lines for commonly connecting the corresponding outputs of the three-state buffers, and a means for integrating the common signal lines. .

本発明による他の論理回路は、各々が複数の同一信号出
力を有し、択一的にイネーブル状態となる複数の３ステ
ートバッファと、前記３ステートバッファの各々におい
て、前記同一信号出力を全て共通に接続する出力接続手
段と、前記出力接続手段による各信号出力を共通に次段
へ伝達する手段とを含むことを特徴とする。Another logic circuit according to the present invention includes a plurality of 3-state buffers each having a plurality of identical signal outputs and which are selectively enabled; The apparatus is characterized in that it includes an output connection means connected to the output connection means, and means for commonly transmitting each signal output from the output connection means to the next stage.

実施例 以下、図面を用いて本発明の実施例を説明する。Example Embodiments of the present invention will be described below with reference to the drawings.

第■図は本発明による論理回路の第１の実施例の回路構
成図であり、第２図と同等ｒ＄分は同一符号により示さ
れている。FIG. 2 is a circuit configuration diagram of a first embodiment of the logic circuit according to the present invention, in which parts r$ equivalent to those in FIG. 2 are indicated by the same symbols.

図において、本発明の第１の実施例による論理回路は、
第２図における各３ステートバッファの３つの出力端子
の互いに対応する出力端子２０〜２２同士を夫々共通に
接続し、さらにそれらを論理ゲート４によって統合して
いる。なお、論理ゲート４は本例では３人力のナンド同
路である。In the figure, the logic circuit according to the first embodiment of the present invention is
Output terminals 20 to 22 corresponding to each other among the three output terminals of each three-state buffer in FIG. In this example, the logic gate 4 is a Nando gate operated by three people.

つまり、第２図における信号線を複数本にしたため、イ
ネーブル状態となっていろうステートバッファの出力端
子から負荷としてみえるハイインピーダンス状態の３ス
テートバッファまでの各信号線は並列接続されているこ
とになる。よって、信号線の合戊インピーダンスの値は
低くなり、３ステートバッファ３の追加が可能になった
のである。なお、】２は人力端子、４２は制御端子であ
る。In other words, since there are multiple signal lines in Figure 2, each signal line from the output terminal of the state buffer, which will be in the enabled state, to the 3-state buffer in the high-impedance state, which appears as a load, is connected in parallel. . Therefore, the value of the combined impedance of the signal line becomes low, making it possible to add the 3-state buffer 3. Note that ]2 is a human power terminal, and 42 is a control terminal.

したがって、３３ステートバッフ７の駆動能力を上げた
場合、出力端子同士を接続できる数が増加するのである
。Therefore, when the driving capability of the 33-state buffer 7 is increased, the number of output terminals that can be connected to each other increases.

さらに、第４図を用いて本発明の第２の実施例について
説明する。第４図は本発明の第２の実施例による論理回
路の回路構成図であり、第１図、第２図と同等部分は同
一符号により示されている。Furthermore, a second embodiment of the present invention will be described using FIG. FIG. 4 is a circuit configuration diagram of a logic circuit according to a second embodiment of the present invention, and parts equivalent to those in FIGS. 1 and 2 are designated by the same reference numerals.

なお、論理ゲート４はインバータてあるものとする。It is assumed that the logic gate 4 is an inverter.

笛４図では、各３ステートバッファ１〜３の出力端子２
０〜２２がバッファ出力部近傍の接続点Ｓにおいて共通
接続されている。こうすることによって、出力端子同士
が共通に接続されたことになり、駆動能力を上げても出
力端子同士を接続できる数は減少しないのである。In Figure 4, output terminal 2 of each 3-state buffer 1 to 3
0 to 22 are commonly connected at a connection point S near the buffer output section. By doing this, the output terminals are connected in common, and even if the driving capacity is increased, the number of output terminals that can be connected to each other does not decrease.

たたし、この場合において、接続点Ｓから論理ゲート４
の人力端子までの配線パターンはエレクトロマイグレー
ション等の限界があるため、従来より太い幅、例えば３
倍の幅にして、信号線インビーグンスを減少させること
が必要となる。However, in this case, from the connection point S to the logic gate 4
Because the wiring pattern up to the human terminal has limitations such as electromigration, the wiring pattern is wider than the conventional one, for example 3.
It is necessary to double the width to reduce signal line immunity.

なお、−　ｅｔにエレクトロマイグレーンヨンの限界が
ある場合には配線パターンのすべてを太い幅のものに変
更すれば良いことが知られている。しかし、配線パター
ンを変更するためには集積回路のマスクを変更しなけれ
ばならず、時間的、コスト的にみても得策とはいえない
。そこで、上述した第１の実施例又は第２の実施例のよ
うに接続すればマスクには何ら変更を加えずにエレクト
ロマイグレーション上の問題を簡単に角ゲ決できるので
ある。It is known that if -et has a limit due to electromigration, it is sufficient to change all the wiring patterns to ones with a thicker width. However, in order to change the wiring pattern, the mask of the integrated circuit must be changed, which is not a good idea in terms of time and cost. Therefore, by connecting as in the first embodiment or the second embodiment described above, the electromigration problem can be easily solved without making any changes to the mask.

発明の効果 以上説明したように本発明は、３ステ−１・バッファの
出力を共通に接続して次段に伝える共通信号線のインピ
ーダンスを減少させ、さらにそれらを統合することによ
り、３ステートバッファの駆動能力を上げれば出力端子
同士を接続できる数が増加するという効果がある。Effects of the Invention As explained above, the present invention connects the outputs of 3-state buffers in common and reduces the impedance of the common signal line that transmits them to the next stage, and further integrates them. Increasing the driving capacity of the output terminal has the effect of increasing the number of output terminals that can be connected to each other.

【図面の簡単な説明】[Brief explanation of drawings]

第ｔ図は本発明の第１の実施例による論理回路の同路構
或図、第２図は従来の論理回路の回路構或図、第３図は
３ステートバッファの内部構成図、第４図は本発明の第
２の実施例による論理回路の回路清成図である。 主要部分の符号の説明 １〜３　・・・　３ステートバッファ ４ 論理ゲ− １・ ２　０〜　２ ２ 出力端子Fig. t is a circuit diagram of a logic circuit according to the first embodiment of the present invention, Fig. 2 is a circuit diagram of a conventional logic circuit, Fig. 3 is an internal configuration diagram of a 3-state buffer, and Fig. The figure is a circuit diagram of a logic circuit according to a second embodiment of the present invention. Explanation of symbols of main parts 1 to 3... 3-state buffer 4 Logic game 1/2 0 to 2 2 Output terminal

Claims (2)

【特許請求の範囲】[Claims] （１）各々が第１〜第ｎの同一信号出力を有し、択一的
にイネーブル状態となる複数の３ステートバッファを含
み、前記３ステートバッファの出力を次段に伝えるよう
にした論理回路であって、前記３ステートバッファの各
対応出力同士を共通接続するｎ本の共通信号線と、それ
ら共通信号線を統合する手段とを設けたことを特徴とす
る論理回路。(1) A logic circuit including a plurality of 3-state buffers each having the same first to nth signal outputs and being selectively enabled, and transmitting the output of the 3-state buffer to the next stage. A logic circuit comprising: n common signal lines for commonly connecting the corresponding outputs of the three-state buffer; and means for integrating the common signal lines. （２）各々が複数の同一信号出力を有し、択一的にイネ
ーブル状態となる複数の３ステートバッファと、前記３
ステートバッファの各々において、前記同一信号出力を
全て共通に接続する出力接続手段と、前記出力接続手段
による各信号出力を共通に次段へ伝達する手段とを含む
ことを特徴とする論理回路。(2) a plurality of three-state buffers each having a plurality of identical signal outputs and being selectively enabled;
A logic circuit characterized in that each of the state buffers includes output connecting means for commonly connecting all of the same signal outputs, and means for commonly transmitting each signal output from the output connecting means to the next stage.