JPH0375830A - Interruption control circuit - Google Patents

Abstract

PURPOSE:To recognize an interruption occurred destination by means of one access on a CPU-side by controlling a CPU part and plural interruption supply sources only by two signal lines. CONSTITUTION:Pulse generation circuits 3 provided to the interruption supply sources 1, a control signal line 7 for task-processing plural pulse generation circuits 3 and an interruption recognition circuit 4 provided to the CPU part 2 are provided. The CPU part 2 and plural interruption supply sources 1 are controlled by two signal lines 6 and 7. Thus, the CPU part 2 can recognize the interruption occurred destination by one access on the CPU-side.

Description

【発明の詳細な説明】 産業上の利用分野 本発明は割り込みの制御を行う割り込み制御回路に関す
る。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to an interrupt control circuit that controls interrupts.

従来の技術 第５図，第６図は従来にむける割り込み制御回路を示す
ものである。第５図に唱いて、５１は割り込みの供給源
、５２は割り込みを受けるマイクロコンピュータよシな
るＣＰＵ部、５３は信号のラッチ回路、５４は４人力の
ＯＲ回路、５５は割２・＼−７ シ込み供給源１からの割り込み信号線である。Prior Art FIGS. 5 and 6 show conventional interrupt control circuits. Referring to FIG. 5, 51 is an interrupt source, 52 is a CPU section such as a microcomputer that receives interrupts, 53 is a signal latch circuit, 54 is a four-man OR circuit, and 55 is an interrupt source. This is an interrupt signal line from the interrupt supply source 1.

第６図にあ・いて、５６は各割り込み供給源１からの割
り込みを１本にした信号線、５７はＣＰＵ２のアドレヌ
とデータのバスである。In FIG. 6, reference numeral 56 indicates a signal line in which one interrupt from each interrupt supply source 1 is provided, and reference numeral 57 indicates an address and data bus for the CPU 2.

従来の割り込みの制御方法は、１ず第６図の回「各にち
−いて書１］シ込みは、供給源５１別に各々１木の割り
込み信号線１０を持ちＣＰＵ５２側に入力し、ＯＲ回路
５４で１本に変換してＣＰＵに割り込みを発生させると
ともにラッチ回路５３にてＣＰＵ側で割り込みをラッチ
して、割り込みの供給源５１を認識している。The conventional interrupt control method is as follows: 1. As shown in FIG. 54 converts it into one line to generate an interrupt to the CPU, and a latch circuit 53 latches the interrupt on the CPU side to recognize the interrupt supply source 51.

第６図の回路において割り込みは、供給源１にかかわら
ず１本の信号線５６でＣＰＵ５２側に入力するようにし
、供給源５１を認識するために、ＣＰＵ５２は直接全て
の割り込み供給源５１に割り込みを発生させているかど
うかをアクセスし認識している。In the circuit shown in FIG. 6, interrupts are input to the CPU 52 through one signal line 56 regardless of the source 1, and in order to recognize the source 51, the CPU 52 directly interrupts all interrupt sources 51. access and recognize whether or not it is occurring.

発明が解決しようとする課題 しかし、第５図のような回路形態では、割シ込み信号線
５５が割り込みの供給源５１の数だけ必要となり、固定
されたバスなどを用いたシステムにおいては、割シ込み
線が足らなくなることがある。Problems to be Solved by the Invention However, in the circuit configuration shown in FIG. 5, the number of interrupt signal lines 55 equal to the number of interrupt supply sources 51 is required. Sometimes there are not enough indentation lines.

また第６図のような回路形態では、固定されたバス」二
でよく使われ、割り込み信号線５６は１木でずむが、Ｃ
ＰＵ５２が割シ込みの供給源５１を認識するために、全
ての割り込み供給源５１をアクセスし認識しなければな
らない。In addition, in the circuit configuration shown in FIG.
In order for the PU 52 to recognize the interrupt sources 51, all interrupt sources 51 must be accessed and recognized.

そこで、本発明は割り込み供給源の数にかかわらず割シ
込みのための信号線を２本にし、割り込み供給源の認識
を１箇所で行なえるようにしたものである。Therefore, the present invention provides two signal lines for interrupts regardless of the number of interrupt sources, so that recognition of the interrupt sources can be performed at one location.

課題を解決するための手段 上記の問題を解決するために、本発明は割り込み供給源
側に設けたパルス発生回路と、割り込み供給源間とＣＰ
Ｕとを接続し、複数のパルス発生回路を排他制御するた
めのコントロールＣＰＵ側に設けた割り込み認識回路と
いう（コ１４或をイｒｉｉｉえたものである。Means for Solving the Problems In order to solve the above-mentioned problems, the present invention provides a pulse generation circuit provided on the interrupt supply source side, and a pulse generation circuit provided between the interrupt supply source and the CP.
This is an interrupt recognition circuit connected to U and provided on the control CPU side for exclusive control of a plurality of pulse generating circuits.

作　　　用 上記した構成によると、割り込み供給源側に設けた複数
のパルヌ発生回路をタスク処理するためのコン１−ロー
ル信号線と、ＣＰＵ側に割り込み認識回路を備えること
により、割り込みの供給源の数にかかわらず、割り込み
のため信号線は２本で、割シ込み供給源の認識もＣＰＵ
よシ１つのアドレスのアクセスのみで行なえる。Operation According to the above configuration, by providing the control signal line for task processing of the plurality of parnu generation circuits provided on the interrupt supply source side and the interrupt recognition circuit on the CPU side, the interrupt supply source can be controlled. Regardless of the number of interrupts, there are two signal lines for interrupts, and the CPU also recognizes the interrupt source.
This can be done by accessing only one address.

実施例 以下、本発明の一実施例を添付図面を参照して説明する
。第１図にお−いて、１は割り込み供給源、２は割り込
みを設けるＣＰＵ部、３は割り込み供給源１に設けたパ
ルヌ発生回路、４はＣＰＵ部２に設けた割シ込み認識回
路、５は割り込みの発生信号、６は割り込み供給源１間
とＣＰＵ２をつなぐ割り込みパルス線、７は割り込み供
給源１間とＣＰＵ２を結ぶ排他制御するためのコントロ
ール信号線かつ割り込み信号線である。EXAMPLE Hereinafter, an example of the present invention will be described with reference to the accompanying drawings. In FIG. 1, 1 is an interrupt supply source, 2 is a CPU section that provides an interrupt, 3 is a parnu generation circuit provided in the interrupt supply source 1, 4 is an interrupt recognition circuit provided in the CPU section 2, and 5 1 is an interrupt generation signal, 6 is an interrupt pulse line connecting the interrupt source 1 and the CPU 2, and 7 is a control signal line and an interrupt signal line for exclusive control connecting the interrupt source 1 and the CPU 2.

第２図は、本発明のパルス発生回路３の構成を示すもの
である。また、第３図は、本発明の割り込み認識回路４
の構成を示すものである。第２図にあ・いて、８は割り
込みの発生信号線、９は割り込み供給源内のクロック信
写・線、１０は２一つのイネーブル入力付きカウンタで
ある。第４図は第３図のカウンタ１０の動作仕様を示す
もので、ｄは制御動作、ｂはカウント動作を示すもので
ある。FIG. 2 shows the configuration of the pulse generating circuit 3 of the present invention. Further, FIG. 3 shows an interrupt recognition circuit 4 of the present invention.
This shows the configuration of In FIG. 2, 8 is an interrupt generation signal line, 9 is a clock copy line in the interrupt supply source, and 10 is a counter with one enable input. FIG. 4 shows the operational specifications of the counter 10 shown in FIG. 3, where d indicates a control operation and b indicates a counting operation.

第１図，第２図，第３図に示す回路構成例についてその
動作を説［υ］する。The operation of the circuit configuration examples shown in FIGS. 1, 2, and 3 will be explained [υ].

基本の動作は、第１図の割り込み供給源１の１つから割
り込みが発生すると、第１図の割り込み信号終了を経て
ＣＰＵ２に割り込みを発生させるとどもに、その、供給
源１のパルス発生回路３よシその供給源独自のパルヌが
発生し、第１図の割り込みパルヌ信す線６を経て、ＣＰ
Ｕ部２の割り込み認識回路でそのパルヌをカウント、ラ
ッチスルことによりそれをＣＰＵ２が取シ込み、割シ込
みを認識する。The basic operation is that when an interrupt is generated from one of the interrupt sources 1 in FIG. 1, the pulse generation circuit of the source 1 generates an interrupt to the CPU 2 after the interrupt signal ends in 3, a parnu unique to the source is generated, and the CP
The interrupt recognition circuit of the U unit 2 counts and latches the parnu, and the CPU 2 receives it and recognizes the interrupt.

しかし、同時に数カ所で割シ込みが発生した場合のため
に、第１図，第２図，第３図の信号線６と第２図のカウ
ンタ１０以外のような回路を設け、１箇所より割り込み
が発生しパルスがでてくると、６・＼−　／ 第１図の排他制御のためのコントロール信号線を経て、
他の割り込み供給源にたとえ割り込みが発生しても、先
に発生した割り込みのパルス出力が終了する１で割シ込
みパルスを発生しないように排他制御を行なっている。However, in case interrupts occur in several places at the same time, a circuit other than the signal line 6 in Figures 1, 2, and 3 and the counter 10 in Figure 2 is provided to handle interrupts from one place. When a pulse is generated, 6・＼- / passes through the control signal line for exclusive control shown in Figure 1,
Even if an interrupt occurs in another interrupt supply source, exclusive control is performed so that no interrupt pulse is generated at 1, when the pulse output of the interrupt that occurred first ends.

瞥た、ＣＰＵがＣＰＵ部に入力したパルヌを読み込む時
に、割り込みが発生しカウント数が変化するのを避ける
ために、第１図，第２図，第３図の信号線６と第３図の
カウンタ１０以外のような回路を設け、読み込みの間は
、たとえ割り込みが発生しても読み込みが終了する昔で
割シ込みパルスが発生しないようにしている。I noticed that when the CPU reads the PALNU input to the CPU section, in order to avoid the occurrence of an interrupt and the change in the count number, the signal line 6 in Figures 1, 2, and 3 and the signal line 6 in Figure 3 are connected. A circuit other than the counter 10 is provided to prevent an interrupt pulse from occurring during reading, even if an interrupt occurs, since the reading ends.

以上のように、割シ込みの供給側に設けるパルス発生回
路３と、複数のパルス発生回路３をタスク処理するため
のコンｌ−ロール信号線と、ＣＰＵ側に設ける割り込み
認識回路４とを設けることにより、ＣＰＵと複数の割り
込み供給源の間を２本の信号線でコントロールでき、Ｃ
ＰＵが割り込み発色光の認識を１回のアクセスでできる
ようになる。As described above, the pulse generation circuit 3 provided on the interrupt supply side, the control signal line for task processing the plurality of pulse generation circuits 3, and the interrupt recognition circuit 4 provided on the CPU side are provided. This allows control between the CPU and multiple interrupt sources with two signal lines, and
The PU can now recognize interrupt colored light with one access.

発明の効果 以」二のように本発明は、割シ込みの供給側に設けるパ
ルス発生回路と、複数のパルス発生回路をタスク処理す
る／どめのコントロール ＣＰＵ側に設ける割り込み認識回路とで構成すると、Ｃ
ＰＵと複数の割り込み供給源の間を２本の信号線のみで
コントロールが可能になり、ＣＰＵが割り込み発生光の
認識をＣＰＵ側の１回アクセスでできるようになる。Effects of the Invention As described in 2, the present invention comprises a pulse generation circuit provided on the interrupt supply side and an interrupt recognition circuit provided on the control CPU side that processes the plurality of pulse generation circuits. Then, C
It becomes possible to control the connection between the PU and a plurality of interrupt sources using only two signal lines, and the CPU can recognize an interrupt generated light with a single access from the CPU side.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明に釦ける割り迭み制御の全体構成図、第
２図は従来の技術にわける割り込み制御回路の構成図、
第３図は本発明の割り込み認識回路の構成図、第４図は
第２図，第３図のカウンタの動作仕様を示す説明図、第
５図，第６図は従来の技術にかける割り込みの制御回路
図である。 １・・・・割り込み供給源、２・・・・・・ＣＰＵ部、
３・・・・・パルス発生回路、４・・・・・・割り込み
認識回路、６。 ７・・・・・信号線。FIG. 1 is an overall configuration diagram of the interrupt control circuit according to the present invention, and FIG. 2 is a configuration diagram of the interrupt control circuit according to the conventional technology.
Fig. 3 is a block diagram of the interrupt recognition circuit of the present invention, Fig. 4 is an explanatory diagram showing the operational specifications of the counters shown in Figs. 2 and 3, and Figs. It is a control circuit diagram. 1... Interrupt supply source, 2... CPU section,
3...Pulse generation circuit, 4...Interrupt recognition circuit, 6. 7...Signal line.

Claims (1)

【特許請求の範囲】[Claims] 割り込み供給側に設けたパルス発生回路と、複数のパル
ス発生回路を排他制御するためのコントロール信号線と
、ＣＰＵ側に設けた割り込み認識回路とで構成し、ＣＰ
Ｕと複数の割り供給源の間を２本の信号線で接続したこ
とを特徴とする割り込み制御回路。The CPU consists of a pulse generation circuit provided on the interrupt supply side, a control signal line for exclusive control of multiple pulse generation circuits, and an interrupt recognition circuit provided on the CPU side.
An interrupt control circuit characterized in that two signal lines connect U and a plurality of interrupt supply sources.