JPS62190953A - Control circuit for communication control unit of communication control equipment - Google Patents
Control circuit for communication control unit of communication control equipmentInfo
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- 238000004891 communication Methods 0.000 title claims abstract description 22
- 239000013256 coordination polymer Substances 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
- 101150110418 STB3 gene Proteins 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
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Abstract
Description
【発明の詳細な説明】
［産業上の利用分野］ ゛
本発明は複数の通信回線の制御を行なう通信制御装置に
関し、特に各回線制御装置へのＩ／Ｏアドレスの自動設
定およびそのＩ／Ｏアドレス値による回線制御装置の実
装あるいは未実装の管理を行う回路構成に関する。[Detailed Description of the Invention] [Field of Industrial Application] ゛The present invention relates to a communication control device that controls a plurality of communication lines, and in particular to automatic setting of I/O addresses to each line control device and its I/O This invention relates to a circuit configuration for managing whether a line control device is installed or not installed using address values.
［従来の技術］
従来、この種の通信制御装置では各回線制御装置のＩ／
Ｏアドレスの設定はハードウェアでのスイッチ設定等に
より行ない、また各回線制御装置の実装あるいは未実装
の確認はソフトウェアによる各回線制御装置への命令に
対する応答の有無を確認するなどの方式により行なって
いた。[Prior Art] Conventionally, in this type of communication control device, each line control device's I/
The O address is set by hardware switch settings, etc., and whether each line control device is installed or not is confirmed by checking whether there is a response to a command to each line control device by software, etc. Ta.
［発明が解決しようとする問題点］
上述した従来の通信制御装置では、各回線制御装置に対
するＩ／Ｏアドレスの設定は人手によるスイッチ設定等
で行なっているので、設定しないで実装したりおるいは
誤った値を設定したりして通信制御装置そのものが正常
な動作ができないという人為的な事故が発生するという
欠点がある。[Problems to be Solved by the Invention] In the conventional communication control device described above, the setting of the I/O address for each line control device is performed by manual switch setting, etc., so it is possible to implement the I/O address without setting it or to There is a drawback that human-induced accidents may occur, such as setting incorrect values and causing the communication control device itself to malfunction.
また従来の通信制御装置では、各回線制御装置の実装あ
るいは未実装を管理するのにソフトウェアによる命令に
対する応答の有無を確認するなどの方法で行なっている
ので、未実装の場合、つまり応答がない場合、ある程度
の待時間が必要であり、無駄な時間をかけるという欠点
がある。In addition, with conventional communication control devices, to manage whether each line control device is installed or not, it is done by checking whether there is a response to a command by software. In this case, a certain amount of waiting time is required, which has the disadvantage of wasting time.
本発明の目的は人為的な事故をなくし、かつ命令に対す
る応答の有無の確認時間を短縮する管理回路を提供する
ことにあ−る。SUMMARY OF THE INVENTION An object of the present invention is to provide a management circuit that eliminates human-induced accidents and shortens the time required to confirm whether or not a response to a command has been received.
［問題点を解決するための手段］
本発明はＩ／Ｏアドレス値を記憶するレジスタ回路及び
Ｉ／Ｏアドレス値の設定指示に応答する信号を作成する
グー１〜回路を備えた各通信回路毎の回線制御装置と、
複数の前記回線制御装置を制御する中央処理装置とを有
し、
前記中央処理装置内に前記回線制御装置内のレジスタ回
路に設定するＩ／Ｏアドレス値を計数する計数回路と、
前記各回線制御装置内のレジスタ回路にＩ／Ｏアドレス
値を設定するときのストローブ信号を作成するデコード
回路と、前記各回線制御装置からのＩ／Ｏアドレス設定
に応答する信号の有無を記憶するレジスタ回路とを設け
、かつ前記各回線制御装置内に中央処理装置からのＩ／
Ｏアドレス値を設定するレジスタ回路と、各Ｉ／Ｏアド
レス値に対応する信号を作成するゲート回路とを設けた
ことを特徴とする通信制御装置における回線制御装置の
管理回路である。[Means for Solving the Problems] The present invention provides for each communication circuit equipped with a register circuit for storing an I/O address value and a circuit for generating a signal responsive to an instruction to set an I/O address value. a line control device,
a central processing unit that controls a plurality of the line control devices, and a counting circuit that counts an I/O address value to be set in a register circuit in the line control device in the central processing unit;
A decoding circuit that creates a strobe signal when setting an I/O address value in a register circuit in each of the line control devices, and stores the presence or absence of a signal responsive to the I/O address setting from each of the line control devices. A register circuit is provided, and I/O from the central processing unit is provided in each line control device.
This is a management circuit for a line control device in a communication control device, characterized in that it includes a register circuit for setting an O address value and a gate circuit for creating a signal corresponding to each I/O address value.
［実施例］
次に本発明の一実施例について図面を参照して説明する
。[Example] Next, an example of the present invention will be described with reference to the drawings.
第１図は本発明の一実施例の通信制御装置のシステム構
成図であり、通信制御装置は各通信回線毎に設置した回
線制御装置２〜５と、各回線制御装置２〜５を制御する
中央処理装置１とを有する。FIG. 1 is a system configuration diagram of a communication control device according to an embodiment of the present invention, and the communication control device controls line control devices 2 to 5 installed for each communication line and each line control device 2 to 5. It has a central processing unit 1.
中央処理装置１は通信制御装置仝体を制御するソフトウ
ェアを実行するＣＰＵやその周辺回路等により構成され
、更に第２図に示すような本発明の特徴であるＩ／Ｏア
ドレスの計数回路／Ｏ１とストローブ信号を作成するデ
コード回路／Ｏ２と応答信号の有無を設定するレジスタ
回路／Ｏ３〜／ＯＢとを有している。また第１図では通
信回線を４本と想定して４個の回線制御装置２〜５を有
するものとする。ただし、ここでは説明の便宜上回線制
御装置４を未実装、他の３個の回線制御装置を実装とい
う形に想定する。尚、これらの各回線制御装置２〜５に
は第３図に示すよう／ｉ Ｉ／Ｏアドレスを設定してお
くレジスタ回路２０１とレジスタ回路２０１へＩ／Ｏア
ドレスを設定したときに第１図の中央処理装置１に返す
応答信号を作成するゲート回路２０２とを含む。The central processing unit 1 is composed of a CPU that executes software that controls the communication control unit body, its peripheral circuits, etc., and further includes an I/O address counting circuit /O1, which is a feature of the present invention, as shown in FIG. , a decoding circuit /O2 that creates a strobe signal, and register circuits /O3 to /OB that set the presence or absence of a response signal. Further, in FIG. 1, it is assumed that there are four communication lines, and four line control devices 2 to 5 are provided. However, for convenience of explanation, it is assumed here that the line control device 4 is not installed and the other three line control devices are installed. As shown in FIG. 3, each of these line control devices 2 to 5 has a register circuit 201 in which the /i I/O address is set, and when the I/O address is set in the register circuit 201, and a gate circuit 202 that generates a response signal to be returned to the central processing unit 1 of the controller.
第２図は第１図の中央処理装置１の中にあるＩ／Ｏアド
レス計数回路／Ｏ１とストローブ信号を作成するデコー
ド回路／Ｏ２と応答信号の有無を設定するレジスタ回路
／Ｏ３〜／Ｏ６との回路接続を示す回路図である。Ｉ／
Ｏアドレス計数回路／Ｏ１はシステムのリセット信号Ｒ
３Ｔの立上り以後のクロック信号ＣＰにより計数を開始
しその出力ＣＡＯ−ＣＡ３を第１図の各回線料ｍ＋装置
２〜５に送り出す。また第２図のデコード回路／Ｏ２は
Ｉ／Ｏアドレス計数回路／Ｏ１の出力ＣＡＯとＣＡＩと
をデコードしてストローブ信号５ＴＢＯ−３ＴＢ３を順
次出力し、第１図の回線制御装置２〜５に各々送り出す
。Figure 2 shows the I/O address counting circuit /O1, the decoding circuit /O2 that creates a strobe signal, and the register circuits /O3 to /O6 that set the presence or absence of a response signal in the central processing unit 1 of Figure 1. FIG. 2 is a circuit diagram showing circuit connections. I/
O address counting circuit/O1 is system reset signal R
Counting is started by the clock signal CP after the rising edge of 3T, and the output CAO-CA3 is sent to each line charge m+ device 2 to 5 in FIG. Further, the decoding circuit /O2 in FIG. 2 decodes the outputs CAO and CAI of the I/O address counting circuit /O1 and sequentially outputs strobe signals 5TBO-3TB3 to the line control devices 2 to 5 in FIG. send out.
また第２図のレジスタ回路／Ｏ３〜／Ｏ６は後述する各
回線制御装置からの応答信＠ＲＥＳをそれぞれの回線制
御装置に対応するストローブ信＠５ＴＢＯ〜ＳＴＢ ３
によりラッチして応答信号の有無を設定しておく。尚、
このレジスタ回路／Ｏ３〜／Ｏ６の状態をラフ１−ウェ
アにより読み取るには通常の汎用レジスタと同様な方法
を用いるため、ここではその説明を省略する。Further, the register circuits /O3 to /O6 in FIG. 2 send response signals @RES from each line control device, which will be described later, to strobe signals @5TBO to STB3 corresponding to each line control device.
The presence/absence of a response signal is set by latching the response signal. still,
In order to read the states of these register circuits /O3 to /O6 by rough 1-ware, a method similar to that for ordinary general-purpose registers is used, so the explanation thereof will be omitted here.
第３図は第１図の回線制御装置２〜５の各々の回路構成
におけるＩ／Ｏアドレスを設定するレジスタ回路２０１
と応答信号を作成するゲート回路２０２およびラフ１〜
ウエアによる命令実行時のＩ／Ｏアドレス一致検出を行
なう比較回路２０３との回路接続を示す回路図である。FIG. 3 shows a register circuit 201 that sets the I/O address in the circuit configuration of each of the line control devices 2 to 5 shown in FIG.
and the gate circuit 202 that creates a response signal and the rough 1~
FIG. 2 is a circuit diagram showing a circuit connection with a comparison circuit 203 that performs I/O address match detection when an instruction is executed by software.
レジスタ回路２０１は中央処理装置からのＣＡＱ〜Ｃ八
３の値へその回線制御装置に対応する５ＴＢＯ−３ＴＢ
３のうちのひとつによりラッチしてその回線制御装置に
対応するＩ／Ｏアドレスを設定する。またゲート回路２
０２はレジスタ回路２０１にＩ／Ｏアドレスが設定され
たことをそのストローブ信号ＳＴＢと論理積をとって応
答信号ＲＥＳを出力する。The register circuit 201 inputs the values of CAQ to C83 from the central processing unit to 5TBO-3TB corresponding to the line control device.
3 to set the I/O address corresponding to that line control device. Also, gate circuit 2
02 outputs a response signal RES by ANDing the fact that the I/O address has been set in the register circuit 201 with the strobe signal STB.
実施例において、第１図の回線制御装置４が未実装とい
う想定をしていることから、この回線制御装置４に対す
るＩ／Ｏアドレスを設定しようとしても第３図のゲート
回路２０２が存在していないため、第２図のレジスタ／
Ｏ５はＯＦＦのままでＯＮにセットされない。ところが
、他のレジスタ／Ｏ３゜／Ｏ４、／Ｏ６はセットされる
ことから、ソフトウェアはいつでもこれらの実装／未実
装の状態をこれらのレジスタの状態を読むことにより管
理することができる。In the embodiment, it is assumed that the line control device 4 shown in FIG. 1 is not installed, so even if an attempt is made to set an I/O address for this line control device 4, the gate circuit 202 shown in FIG. 3 does not exist. Since there is no register/
O5 remains OFF and is not set to ON. However, since the other registers /O3°/O4 and /O6 are set, software can manage their implemented/unimplemented states at any time by reading the states of these registers.
［発明の効果］
以上説明したように本発明は各回線制御装置のＩ／Ｏア
ドレスを中央処理装置内の計数回路で計数し、その値を
各回線装置内のレジスタ回路にハードウェアによりシス
テムのリセット直後に自動的に設定するようにしたので
、各回線料ｔｉｌｌ装置にスイッチ設定等によるＩ／Ｏ
アドレスの設定の必要がなく、また各回線制御装置はた
がいに全く同じものであるので、完全に互換性があり、
またスイッチ設定誤りということもないため、設置工事
、保守作業などの時間を短縮することができる。また、
各回線制御装置からの応答信号の有無を設定するレジス
タ回路を中央処理装置内に設けることにより、各回線制
御装置の実装／未実装の情報をレジスタの状態を読み出
し処理のみで瞬時に読み取ることができ、その処理時間
を短縮することができる効果を有するものである。[Effects of the Invention] As explained above, the present invention counts the I/O address of each line control device using the counting circuit in the central processing unit, and stores the value in the register circuit in each line device by hardware in the system. Since the settings are made automatically immediately after a reset, I/O settings can be made by setting switches etc. to each line charge till device.
There is no need to set addresses, and each line control device is exactly the same, so it is completely compatible.
Furthermore, since there is no possibility of incorrect switch settings, the time required for installation work, maintenance work, etc. can be shortened. Also,
By providing a register circuit in the central processing unit that sets the presence or absence of a response signal from each line control device, information on whether each line control device is installed or not can be instantly read by simply reading the register status. This has the effect of shortening the processing time.
第１図は本発明の実施例に係る通信制御装置を示すシス
テム構成図、第２図は本発明に係る中央処理装置を示す
回路図、第３図は本発明に係る回線制御装置を示す回路
ζである。
１・・・中央処理装置
２〜５・・・回線制御装置
／Ｏ１・・・Ｉ／Ｏアドレス計数回路
／Ｏ２・・・デコード回路
／Ｏ３〜／ＯＢ・・・レジスタ回路
２０１・・・レジスタ回路
２０２・・・ゲート回路
２０３・・・比較回路FIG. 1 is a system configuration diagram showing a communication control device according to an embodiment of the present invention, FIG. 2 is a circuit diagram showing a central processing unit according to the present invention, and FIG. 3 is a circuit diagram showing a line control device according to the present invention. It is ζ. 1...Central processing unit 2-5...Line control device/O1...I/O address counting circuit/O2...Decoding circuit/O3-/OB...Register circuit 201...Register circuit 202... Gate circuit 203... Comparison circuit
Claims (1)
／Ｏアドレス値の設定指示に応答する信号を作成するゲ
ート回路を備えた各通信回路毎の回線制御装置と、複数
の前記回線制御装置を制御する中央処理装置とを有し、 前記中央処理装置内に前記回線制御装置内のレジスタ回
路に設定するＩ／Ｏアドレス値を計数する計数回路と、
前記各回線制御装置内のレジスタ回路にＩ／Ｏアドレス
値を設定するときのストローブ信号を作成するデコード
回路と、前記各回線制御装置からのＩ／Ｏアドレス設定
に応答する信号の有無を記憶するレジスタ回路とを設け
、かつ前記各回線制御装置内に中央処理装置からのＩ／
Ｏアドレス値を設定するレジスタ回路と、各Ｉ／Ｏアド
レス値に対応する信号を作成するゲート回路とを設けた
ことを特徴とする通信制御装置における回線制御装置の
管理回路。(1) Register circuit and I that store I/O address values
a line control device for each communication circuit including a gate circuit that generates a signal responsive to an instruction to set a /O address value; and a central processing unit that controls a plurality of the line control devices; a counting circuit that counts an I/O address value to be set in a register circuit in the line control device;
A decoding circuit that creates a strobe signal when setting an I/O address value in a register circuit in each of the line control devices, and stores the presence or absence of a signal responsive to the I/O address setting from each of the line control devices. A register circuit is provided, and I/O from the central processing unit is provided in each line control device.
1. A management circuit for a line control device in a communication control device, comprising a register circuit for setting an O address value and a gate circuit for creating a signal corresponding to each I/O address value.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61032518A JPS62190953A (en) | 1986-02-17 | 1986-02-17 | Control circuit for communication control unit of communication control equipment |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61032518A JPS62190953A (en) | 1986-02-17 | 1986-02-17 | Control circuit for communication control unit of communication control equipment |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62190953A true JPS62190953A (en) | 1987-08-21 |
Family
ID=12361186
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61032518A Pending JPS62190953A (en) | 1986-02-17 | 1986-02-17 | Control circuit for communication control unit of communication control equipment |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62190953A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04155561A (en) * | 1990-10-19 | 1992-05-28 | Fujitsu Ltd | Control system for setting equipment number |
-
1986
- 1986-02-17 JP JP61032518A patent/JPS62190953A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04155561A (en) * | 1990-10-19 | 1992-05-28 | Fujitsu Ltd | Control system for setting equipment number |
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