JPH0374752A

JPH0374752A - ダイレクトメモリアクセス再開方式

Info

Publication number: JPH0374752A
Application number: JP20958689A
Authority: JP
Inventors: Masahiro Suzuki; 正宏鈴木
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1989-08-15
Filing date: 1989-08-15
Publication date: 1991-03-29

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、上位装置による割込処理により中断したダイ
レクトメモリアクセス転送の再開制御を行なうダイレク
トメモリアクセス再開方式に関する。

（従来の技術）大量のデータを、記憶回路相互の間で転送する場合、ダ
イレクトメモリアクセス転送が広く利用されている。こ
のダイレクトメモリアクセス転送は、通常の処理を行な
うプロセッサの制御を離れ、データの転送を専用に行な
うダイレクトメモリアクセス（ＤＭＡ）再開方式の制御
により実行される。一般に、大量のデータ転送が伴う装
置として印刷装置を挙げることができる。印刷装置では
、フォントデータからドツト単位のイメージデータに展
開する処理等が実行される。この展開の際フォントデー
タを記憶した記憶回路から、イメージデータを記憶する
記憶回路へのデータ転送が実行される。このデータ転送
の際、ダイレクトメモリアクセス転送が利用される。

ここでは、ＤＭＡ再開方式を搭載した印刷装置を例に説
明を行なう。

第２図は、従来の印刷装置のブロック図である。

図において、上位装置１には通信線２を介して印刷装置
３の通信制御回路４が接続されている。

通信制御回路４には、バスライン１０を介して、記憶回
路（Ａ）５、記憶回路（Ｂ）６、続出回路７、印刷制御
回路８が接続されている。印刷制御回路８には、割込制
御回路９が接続されている。

この割込制御回路９は、通信制御回路４にも接続されて
いる。読出回路７には、機構部制御回路１１を介して印
刷装置機構部１２が接続されている。

上位装置１は、この印刷装置３の動作を制御する上位プ
ロセッサ等から構成される。通信線２は、上位装置１と
印刷装置３との間のデータ及び命令コード等の伝送に利
用されるものである。通信制御回路４は、上位装置１と
印刷装置３の間の通信の制御、例えばセントロニクス準
拠インタフェースやＲ３２３２Ｃインタフエースの物理
インタフェースを印刷装置３内部で処理できる信号に変
換する機能を持つものである。記憶回路（Ａ）５は、こ
の印刷装置３が印刷可能な図形情報（フォントデータ等
）の記憶を行なうＲＯＭ等から構成されたものである。

記憶回路（Ｂ）は、実際に印字を行なう図形情報（イメ
ージデータ等）の記憶を行なうＲＡＭ等から構成された
ものである。続出回路７は、記憶回路（Ｂ）に記憶され
た図形情報の読出を所定のタイミングで行ない、機構部
制御回路１１に転送するものである。印刷制御回路８は
、印刷装置３の動作を制御するものである。

割込制御回路９は、マイクロコンピュータ１５に対する
複数の割込要求の調停を行なうものである。機構部制御
回路１１は、読出回路７から転送されたイメージデータ
等に基づいて、各種機構部、例えば印刷ヘッドや媒体走
行系等の駆動制御を行なうものである。印刷装置機構部
１２は、印刷ヘッドや媒体走行系、さらにはこれらの駆
動を行なうモータやギア等からなるものである。

ところで、印刷制御回路８には、マイクロコンピュータ
１５、命令ＲＯＭ１６、ダイレクトメモリアクセス（Ｄ
ＭＡ）回路１７が設けうえている。

マイクロコンピュータ１５は、上位装置からの命令コー
ド認識や、印刷装置３の各部の制御を行なうプロセッサ
等からなるものである。命令ＲＯＭ１６は、マイクロコ
ンピュータ１５の動作に必要なプログラムやデータ等が
格納されたものである。

ＤＭＡ回路１７には、ＤＭＡ制御回路１８、ＤＭＡアド
レス発生回路１９、ビットシフト演算回路２０が設けら
れている。

ＤＭＡ制御回路１８は、ＤＭＡの起動及び停止（中断）
の制御を行なうものである。尚このＤＭＡ制御回路１８
には、ＤＭＡ停止回路１８ａが設けられている。このＤ
ＭＡ停止回路１８ａは、ＤＭＡ転送の停止及びその後の
再開制御を行なうものである。ビットシフト演算回路２
０は、ＤＭＡ転送を行なうデータのビット列の移動操作
等の演算を行なうものである。

さて、割込制御回路９は、マイクロコンピュータ１５に
対する複数の割込要求の調停を行なうものである。また
、この割込制御回路９には、ＤＭＡ停止信号発生回路９
ａが設けられている。

このＤＭＡ停止信号発生回路９ａは、ＤＭＡ転送実行中
に、このＤＭＡ転送よりも優先度の高い割込要求が発生
した場合、ＤＭＡ転送の停止をＤＭＡ回路１７に転送す
るＤＭＡ停止信号を出力するものである。

なお、バスライン１０にはマイクロコンピュータ１５の
命令コードも伝送される。

第３図に°、割込制御回路９の回路図を示す。

図において、割込制御回路９は、インバータ２１　ａ、
　　２　ｌ　ｂ、　　２１　ｃと、オフゲート２２ａ。

２２ｂ、２２ｃと、ノアゲート２３ａから構成されてい
る。

なお、ＤＭＡ停止信号発生回路９ａは、ノアゲート２３
ａから構成されている。

さて入力端子ＩＮ＋には、通信制御回路４の出力する割
込要求１が入力する。同様に入力端子ＩＮ２〜ＩＮ４に
は、通信制御回路４以外の他の回路、例えば続出回路７
や機構部制御回路１１等からの割込要求２〜４が入力す
る。各割込要求の優先度は、割込要求１が最優先で、割
込要求２、割込要求３、割込要求４の順で順次優先度が
下がる。そして、それぞれの要求信号は、より優先度の
高い要求が出されていない場合に限り出力端子ＯＵＴ＋
〜ＯＵＴ、に出力される。この出力端子に出力された要
求信号は、マイクロコンピュータ１５の割込端子に入力
される。

さて、ＤＭＡ停止信号発生回路９ａは、割込要求１又は
割込要求２が出された場合にＤＭＡ停止信号を出力する
。このＤＭＡ停止信号は、ＤＭＡ制御回路１８に入力す
る。

第４図に、ＤＭＡ制御回路１８の回路図の一部を示す。

図において、ＤＭＡ制御回路１８は、フリップフロップ
（ＪＫフリップフロップ）２４と、オアゲート２５ａ〜
２５ｇと、インバータ２６ａ〜２６ｃから構成されてい
る。

なお、ＤＭＡ停止回路１８ａは、オアゲート２５ａ〜２
５ｄとフリップフロップ２４から構成されている。

さて、ＤＭＡ制御回路１８には、バスライン１０を介し
てＤＭＡ要求１〜４が入力する。またフリップフロップ
２４のＪ端子には、ＤＭＡ停止信号発生回路９ａの出力
するＤＭＡ停止信号が入力する。また、Ｋ端子には、マ
イクロコンピュータ１５の命令で生成されるＤＭＡ再開
信号が入力する。このフリップフロップ２４には、その
動作タイミングを司るクロックが入力されている。

ＤＭＡ要求１〜４信号はマイクロコンピュータ１５のプ
ログラム命令で出力される信号である。

これらの信号はプログラム命令が実行された時点で出力
されるものと、プログラム命令が実行されることにより
ＤＭＡ要求信号を発生可能とした後、外部事象の変化（
給紙の検出など）をトリガとして出されるものがある。

また、マイクロコンピュータ１５は、ＤＭＡ停止信号に
よって停止したＤＭＡ転送を再開する場合に、プログラ
ム命令によりＤＭＡ再開信号を出力する。

各ＤＭＡ要求の優先度は、ＤＭＡ要求１が最優先で、Ｄ
ＭＡ要求２、ＤＭＡ要求３、ＤＭＡ要求４の順で順次優
先度が下がる。そして、それぞれの要求信号は、より優
先度の高い要求が出されていない場合に限り出力端子Ｏ
ＵＴ＋〜ＯＵＴ、にＤＭＡ許可１〜４として出力される
。この許可信号はＤＭＡ制御回路１８に入力し、ＤＭＡ
制御回路１８では、あらかじめマイクロコンピュータ１
５のプログラム命令によりセットされたＤＭＡ転送に係
る処理に必要なデータ、例えば読出先及び書込み先等の
情報に基づいてＤＭＡアドレス発生回路１９、ビットシ
フト演算回路２０を起動すると同時に、バスライン１ｏ
の使用権をマイクロコンピュータ１５より獲得する。Ｄ
ＭＡ制御回路１８では、ＤＭＡアドレス発生回路１９、
ビットシフト演算回路２０を駆動し、所定のＤＭＡ転送
を開始する。

なお、ＤＭＡ停止回路１８ａのフリップフロップ２４の
出力（Ｑ端子のレベル）がロウレベルの時、何れかのＤ
ＭＡ要求に対応して、オアゲート２５ａ〜２５ｄの何れ
かの出力がロウレベルになり、ＤＭＡ許可が有効状態（
ロウレベル）に設定される。また、フリップフロップ２
４の出力がハィレベルの時、オアゲート２５ａ〜２５ｄ
出力はハイレベルに保たれる。従って、ＤＭＡ許可が無
効状態（ハイレベル）に設定される。

フリップフロップ２４の出力がロウレベルの場合、Ｊ端
子はロウレベル、Ｋ端子がハイレベルに設定されている
。また、フリップフロップ２４の出力がハイレベルの場
合には、Ｊ端子はハイレベル、Ｋ端子はロウレベルに設
定されている。

即ち、ＤＭＡ停止信号がロウレベルの場合、ＤＭＡ転送
が可能である。これは、第３図において説明したように
、割込要求１が発生すると、ＤＭＡ転送が中断すること
を意味する。これは、割込要求１が発生すると、ＤＭＡ
停止信号発生回路９ａの出力レベルがハイレベルになる
からである。

ところでＤＭＡ再開信号は、ＤＭＡ停止信号のレベルと
相反するレベルをとる。即ち、ＤＭＡ転送を実行中はハ
イレベル、ＤＭＡ転送停止中はロウレベルに保たれる。

（発明が解決しようとする課題）さてここで、ＤＭＡ転送を実行中からＤＭＡ転送を停止
し、ＤＭＡ転送を再開する過程を説明する。

例えば、マイクロコンピュータ１５の要求により、記憶
回路（Ａ）のフォントデータな参照して、記憶回路（Ｂ
）にイメージデータなりＭＡにより展開しているものと
する。この場合、ＤＭＡ停止回路１８ａのフリップフロ
ップ２４の出力はロウレベルに設定されている。ここで
、上位装置１からデータが転送され、通信制御回路４が
割込要求１を割込制御回路９に向けて出力したちのする
。これによりＤＭＡ停止信号発生回路９ａは、ハイレベ
ルのＤＭＡ停止信号を出力する。同時にマイクロコンピ
ュータ１５に割込要求１に対応した割込信号が入力する
。ＤＭＡ再開信号は通常はロウレベルになっているため
、ＤＭＡ停止回路１８ａのフリップフロップ２４の出力
はハイレベルになる。これに伴い、ＤＭＡ制御回路１８
から出力されるＤＭＡ許可は全て無効状態に設定される
。更に、ＤＭＡ制御回路１８は、停止するＤＭＡ転送に
関するデータ、例えばＤＭＡ転送の進行状況等を示すパ
ラメータを、ＤＭＡ制御回路１８内に設けられた内部記
憶回路に一時退避（記憶）させ、ＤＭＡ転送を停止する
。その後、通信制御回路４に受信された情報を処理する
ためマイクロコンピュータ１５によるバスライン１０の
占有が開始され、所定のデータ転送等が実行される。

さて、通信制御回路４がバスライン１０の占有を解除す
る場合、即ち所定の割込処理が終了した場合、割込要求
１を無効状態に設定する。これにより、ＤＭＡ停止信号
発生回路９ａから出力されるＤＭＡ停止信号は、ロウレ
ベルに設定される。

マイクロコンピュータ１５は、割込要求１が無効状態に
設定されたのを認識すると、命令ＲＯＭ１６からＤＭＡ
再開のプログラムを続出実行する。これにより、マイク
ロコンピュータ１５は、ＤＭＡ停止回路１８ａのフリッ
プフロップ２４に向けてハイレベルのＤＭＡ再開信号を
出力する。

フリップフロップ２４の出力は、再びロウレベルに設定
され、ＤＭＡ要求１〜４の何れかに対応したＤＭＡ許可
を与える。ＤＭＡ制御回路１８は、先に対ししたパラメ
ータに関するＤＭＡ許可がなされた場合には、その内容
に従って、ＤＭＡ転送の再開を行なう。

さて、以上説明したように、従来ＤＭＡ転送が停止した
後、その転送を再開させる場合、マイクロコンピュータ
１５はＤＭＡ再開信号を出力させる為のプログラムをを
実行しなければならなかった。このため、通信制御回路
４によるバスライン１０の占有が解除しても即座にＤＭ
Ａ転送を再開させることが出来ず、プログラム実行の為
の遅延が生じていた。このため、迅速にＤＭＡ転送を終
了する妨げとなっていた。また、ＤＭＡ転送再開時にＤ
ＭＡ再開信号を出力する為のプログラムを割込制御回路
９の出力する割込要求対応させて特別に用意しなけらば
ならず、命令ＲＯＭ１６に格納するソフトの構造が複雑
になるといった問題が生じていた。また、命令ＲＯＭ１
６に格納するプログラムを作成する場合、ＤＭＡ再開に
関する考慮することは、プログラム作成時の制約条件を
増やす結果になっていた。

本発明は、以上の点に着目してなされたもので、特別な
プログラム等を用意する必要がなく、更にＤＭＡ転送の
停止をもたらした割込処理が終了した場合には速やかに
ＤＭＡ転送の再開を実現できるダイレクトメモリアクセ
ス再開方式を提供することを目的とするものである。

（課題を解決するための手段）本発明のダイレクトメモリアクセス再開方式は、その制
御回路にマイクロコンピュータとダイレクトメモリアク
セス回路とを有する情報処理装置において、前記ダイレ
クトメモリアクセス回路の動作中に、前記マイクロコン
ピュータによる処理が必要になりダイレクトメモリアク
セス動作を停止させる必要が生じたとき前記マイクロコ
ンピュータに対して割込要求を行なう割込制御回路と、
前記上位装置による前記バスラインの占有の終了を認識
し、前記停止指示を受けた前記ダイレクトメモリアクセ
ス転送の再開指示を前記ダイレクトメモリアクセス制御
回路に向けて行なう命令監視回路とを備え、前記命令監
視回路には、割込み処理の終了を示す命令コードを予め
格納する命令コードレジスタと、前記バスライン上を伝
送される命令コードと、前記命令コードレジスタに格納
された命令コードとの比較を行なう命令コード比較回路
とが設けられ、前記命令コード比較回路は、その比較結
果が一致の場合、前記ダイレクトメモリアクセス制御回
路に向けて前記再開指示を行ない、前記ダイレクトメモ
リアクセス制御回路は、前記再開指示を受けた場合、前
記停止指示を受けた前記ダイレクトメモリアクセス転送
を再開するものである。

（作用）以上の方式は、命令監視回路の命令コードレジスタに、
予め割込処理終了を示し命令コードを格納しておく。そ
して、命令コード比較回路は、バスラインに命令コード
が伝送されるたびに、その内容を命令コードレジスタに
格納された命令コードと比較する。この比較の結果が一
致の場合には、ダイレクトメモリアクセス制御回路に向
けて、ダイレクトメモリアクセス転送再開の指示を出す
。これによりダイレクトメモリアクセス制御回路は、先
に停止したダイレクトメモリアクセス転送を再開する。

（実施例）ここでは、印刷装置を例に本発明のダイレクトメモリア
クセス（ＤＭＡ）再開方式の説明を行なう。

第１図に、本発明のＤＭＡ再開方式に係る印刷装置のブ
ロック図を示す。

図において、上位装置１には通信線２を介して印刷装置
３の通信制御４が接続されている。通信制御回路４には
、バスライン１０を介して、記憶回路（Ａ）５、記憶回
路（Ｂ）６、続出回路７、印刷制御回路８、命令監視回
路３０が接続されている。印刷制御回路８には、割込制
御回路９が接続されている。この割込制御回路９は、通
信制御回路３にも接続されている。続出回路７には、機
構部制御回路１１を介して印刷装置機構部１２が接続さ
れている。

上位装置ｌは、この印刷装置３の動作を制御する上位プ
ロセッサ等から構成される。通信線２は、上位装置１と
印刷装置３との間のデータ及び命令コード等の伝送に利
用されるものである。通信制御回路４は、上位装置１と
印刷装置３の間の通信の制御、例えばセントロニクス準
拠インタフェースやＲ３２３２Ｃインタフエースの物理
インタフェースを印刷装置３内部で処理できる信号に変
換する機能を持つものである。記憶回路（Ａ）５は、こ
の印刷装置３が印刷可能な図形情報（フォントデータ等
）の記憶を行なうＲＯＭ等から構成されたものである。

記憶回路（Ｂ）は、実際に印字を行なう図形情報（イメ
ージデータ等）の記憶を行なうＲＡＭ等から構成された
ものである。続出回路７は、記憶回路ＣＢ）に記憶され
た図形情報の続出を所定のタイミングで行ない、機構部
制御回路１１に転送するものである。印刷制御回路８は
、印刷装置３の動作を制御するものである。

割込制御回路９は、マイクロコンピュータ１５に対する
複数の割込要求の調停を行なうものである。機構部制御
回路１１は、読出回路７から転送されたデータに基づい
て、各種機構部、例えば印刷ヘッドや媒体走行系等の駆
動制御を行なうものである。印刷装置機構部１２は、印
刷ヘッドや媒体走行系、さらにはこれらの駆動を行なう
モータやギア等からなるものである。

ところで、印刷制御回路８には、マイクロコンピュータ
１５、命令ＲＯＭ１６、ダイレクトメモリアクセス（Ｄ
ＭＡ）回路１７が設けらえている。

ＤＭＡ回路１７には、ＤＭＡ制御回路１８、ＤＭＡアド
レス発生回路１９、ビットシフト演算回路２ｏが設けら
れている。

ＤＭＡ制御回路１８は、ＤＭＡの起動及び停止（中断）
の制御を行なうものである。なおこのＤＭＡ制御回路１
８には、ＤＭＡ停止回路１８ａが設けられている。この
ＤＭＡ停止回路１８ａは、ＤＭＡ転送の停止及びその後
の再開制御を行なうものである。ビットシフト演算回路
２０は、ＤＭＡ転送を行なうデータのビット列の移動操
作等の演算を行なうものである。・ＤＭＡ制御回路１８
の構成は、先に第４図において説明した従来のものと同
一である。

このＤＭＡ停止信号発生回路９ａは、ＤＭＡ転送実行中
に、このＤＭＡ転送よりも優先度の高い割込要求が発生
した場合、ＤＭＡ転送の停止をＤＭＡ回路１７に転送す
るＤＭＡ停止信号を出力するものである。この割込制御
回路９の構成も先に第３図に置いて説明したものと同一
である。

命令監視回路３０は、バスラインｌｏ上を伝送される命
令コードの監視を行なうものである。

第５図に、本発明に係る命令監視回路３０のブロック図
を示す。

命令監視回路３０は、命令コードレジスタ３１と、命令
コード比較回路３２とから構成されている。命令コード
レジスタ３１及び命令コード比較回路３２は、それぞれ
バスライン１０に接続されている。また、命令コードレ
ジスタ３１と命令コード比較回路３２との間は内部バス
ライン３３により接続されている。

命令コード比較回路２６には、マイクロコンピュータ１
５から命令フェッチ信号が入力し、更にＤＭＡ停止回路
１８ａに向けてＤＭＡ再開信号が出力される。

命令コードレジスタ３１は、例えば、マイクロコンピュ
ータ１５が割込処理の終了を宣言するＲＴ　Ｉ　　（Ｒ
ｅｔｕｒｎ　ｆｒｏｍ　Ｉｎｔｅｒｒｕｐｕｔ）命令等
の命令コードを格納する数ビットのレジスタ等から構成
されたものである。命令コード比較回路３２は、ハスラ
イン１０上を伝送される命令コードと、命令コードレジ
スタ３１に格納された命令コードとの比較を行なうレジ
スタ等から構成されたものである。この命令コード比較
回路２６は、命令フェッチ信号により、バスライン１０
上命令コードをサンプリングすると同時に、命令コード
ｌ／ラスタ３１からその内容を続出、両者の比較を行な
う。この比較の結果が一致であった場合には、有効を示
すＤＭＡ再開信号を出力する。

さて、ここで再び第１図に戻って説明を行なう。

さて、マイクロコンピュータ１５から命令監視回路３０
へと伝送される命令フェッチ信号は、マイクロコンピュ
ータ、１５が何等かの命令コードを受付けた場合の応答
信号として出力される信号である。即ち、このフェッチ
信号が出力された場合、バスライン１０上には、何等か
の命令コードが伝送されていることになる。例えば、マ
イクロコンピュータ１５が、先に受付けた割込処理の終
了を宣言する場合には、バスラインｌｏ上にＲＴＩ命令
を送出すると同時に、フェッチ信号を出力することにな
る。命令監視回路３０では、バスライン１０上を伝送さ
れる命令コードと、命令コードレジスタ３１に格納され
た命令コードとの比較を行なう。この結果が不一致であ
った場合には、無効を示すＤＭＡ再開信号を出力する。

また有効であった場合には、有効を示すＤＭＡ再開信号
を出力する。ＤＭＡ停止回路１８ａは、このＤＭＡ再開
信号を受入れることにより所定の制御を行なう。

ここで、第６図を参照しながら本発明に係るＤＭＡ転送
の説明を行なう。

第６図は、本発明の動作を示すタイムチャートである。

ここでは、ＤＭＡ許可１の信号を受けて実行されていた
ＤＭＡ転送が停止（中断）し、再開する場合について示
している。

第６図（ａ）は、命令フェッチ信号の出力タイミングを
示した波形図である。同図（ｂ）は、バスライン１０上
を伝送されるデータの波形図である。同図（ｃ）は、命
令監曳回路３０から出力されるＤＭＡ再開信号の波形図
である。同図（ｄ）は、ＤＭＡ停止回路１８ａのフリッ
プフロップ２４（第４図）に入力するクロックの波形図
である。同図（ｅ）は、ＤＭＡ制御回路１８から出力さ
れるＤＭＡ許可１の波形図である。

さて、図において命令フェッチ信号Ｆ、が出力された場
合（第６図（ａ））　バスライン１０上には、命令コー
ドが伝送される（第６図（ｂ））。この場合“ＭＯＶ　
Ａ、Ｂ”といったような命令コードが伝送されたものと
する。この命令コードは、命令監視回路３０の命令コー
ド比較回路３２によりサンプリングされ、命令コードレ
ジスタの内容と比較される。この場合、不一致の結果が
出るため、ＤＭＡ再開信号はロウレベル（無効状態）に
設定される。従って、フリップフロップ２４にクロック
が入力しても（第６図（ｄ））　　ＤＭＡ許可１のレベ
ルは変換しない（第６図（ｅ））。これは、フリップフ
ロップ２４の出力がハイレベルに保たれる為である。

次に、割込処理が終了した場合、マイクロコンピュータ
１５は、フェッチ信号Ｆ、を出力すると（第６図（ａ）
）、バスライン１０上にはＲＴＩ命令のコードが伝送さ
れる（第６図（ｂ））。命令監視回路３０の命令コード
比較回路３２は、このＲＴＩ命令の命令コードをサンプ
リングすることになる。これにより、命令コード比較回
路３２は、ハイレベル（有効状態）のＤＭＡ再開信号を
出力する（第６図（Ｃ））、一方、割込要求を出してい
た回路は、その要求を取り下げるため、割込制御回路９
からのＤＭＡ停止信号がロウレベル（無効状態）に設定
される。

さて、ＤＭＡ停止回路１８ａのフリップフロップ２４は
、ＤＭＡ再開信号がハイレベルに設定された後に発生す
るクロックに同期して（第６図（ｄ））、その出力（Ｑ
端子）がロウレベルに変化する。そして、先に停止した
ＤＭＡ許可１がロウレベル（有効状態）に設定される（
第６図（ｅ））。

これにより、ＤＭＡ制御回路１８は、先に退避させたパ
ラメータを認識して、ＤＭＡ転送を再開することになる
。

第７図に、本発明に係るフローチャートを示す。

先ず、マイクロコンピュータ１５は、Ｄ　Ｍ　Ａ　制御
回路１８に向けてＤＭＡ実行の指示を出す（ステップＳ
２）。マイクロコンピュータ１５は、割込要求１がある
か否かを判断する（ステップＳ２）。この結果かのＮＯ
の場合には、ステップＳ３に移る。ステップＳ３では、
ＤＭＡ制御回路１８がＤＭＡ転送終了か否かを判断する
。この結果がＹＥＳならば処理を終了し、ＮＯならば再
びステップＳ２に移る。

さて、ステップＳ２の結果がＹＥＳの場合には、ＤＭＡ
転送を停止させ、通信制御回路４による情報処理、即ち
バスライン１０を占有したデータ転送等を実行する（ス
テップＳ４）。そして、命令監視回路３０により、ＲＴ
Ｉ命令が出力されたか否かの判断がなされる（ステップ
Ｓ５）、この結果がＹＥＳの場合には、命令監視回路３
０はＤＭＡ再開信号を出力し、先に停止したＤＭＡ転送
の再開を行ないステップＳ２に移る。ステップＳ５の結
果が、ＮＯの場合には、ＲＴＩ命令が出力されるのを監
視し続ける。

本発明のＤＭＡ再開方式は、以上の実施例に限定されな
い。

実施例では、印刷装置に搭載した場合を例に説明したが
、割込み処理の為ＤＭＡ転送が停止し、その後再開する
ものならば印刷装置に限定されず、例えば一般の計算機
システムにも適用することができる。

また、割込み処理の終了を認識する命令コードはＲＴＩ
命令に限定されず、割込み処理が終了したことを示すも
のならば如何なるものでも構わない。

（発明の効果）以上説明したように、本発明によれば、ＤＭＡ転送再開
の為に特別に用意したプログラム等を実行させる必要が
なく、割込み処理終了を認識してＤＭＡ転送再開を行な
うため、割込み処理終了からＤＭＡ転送再開迄の遅延時
間を大幅に短縮することができる。また、ＤＭＡ転送再
開のために特別にプログラムを用意する必要がないため
、命令ＲＯＭに格納するプログラムの簡素化を計ること
ができる。更にプログラム作成時の制約を減少させるこ
とにもなる。

【図面の簡単な説明】

第１図は本発明に係る印刷装置のブロック図、第２図は
従来の印刷装置のブロック図、第３図は割込制御回路の
回路図、第４図はＤＭＡ制御回路の回路図の一部、第５
図は本発明に係る命令監視回路のブロック図、第６図は
本発明の動作を示すフローチャート、第７図は本発明に
係るフローチャートである。１・・・上位装置、４・・・通信制御回路、５・・・記
憶回路（Ａ）、６・・・記憶回路（Ｂ）、７・・・続出
回路、８・・・印刷制御回路、９・・・割込制御回路、９ａ・・・ＤＭＡ停止信号発生回路、１５・・・マイクロコンピュータ、６・・・命令ＲＯＭ、１８・ＤＭＡ制御回路、８ａ・・
・ＤＭＡ停止回路、９・・・ＤＭＡアドレス発生回路、Ｏ・・・ビットシフト演算回路、Ｏ・・・命令監視回路、１・・・命令コードレジスタ、２・・・命令コード比較回路。第３図１８ａｏＭ＃亨止口隊ＤＭＡＭ＄ＩＴｈ［ＷＫ図Ｑ−郁第４図２木発明臣係るフローチャート

Claims

【特許請求の範囲】　その制御回路にマイクロコンピュータとダイレクトメ
モリアクセス回路とを有する情報処理装置において、前記ダイレクトメモリアクセス回路の動作中に、前記マ
イクロコンピュータによる処理が必要になりダイレクト
メモリアクセス動作を停止させる必要が生じたとき前記
マイクロコンピュータに対して割込要求を行なう割込制
御回路と、前記上位装置による前記バスラインの占有の終了を認識
し、前記停止指示を受けた前記ダイレクトメモリアクセ
ス転送の再開指示を前記ダイレクトメモリアクセス制御
回路に向けて行なう命令監視回路とを備え、前記命令監視回路には、割込み処理の終了を示す命令コードを予め格納する命令
コードレジスタと、前記バスライン上を伝送される命令コードと、前記命令
コードレジスタに格納された命令コードとの比較を行な
う命令コード比較回路とが設けられ、前記命令コード比較回路は、その比較結果が一致の場合、前記ダイレクトメモリアク
セス制御回路に向けて前記再開指示を行ない、前記ダイレクトメモリアクセス制御回路は、前記再開指
示を受けた場合、前記停止指示を受けた前記ダイレクト
メモリアクセス転送を再開することを特徴とするダイレ
クトメモリアクセス再開方式。