JPH0373544A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0373544A JPH0373544A JP20939989A JP20939989A JPH0373544A JP H0373544 A JPH0373544 A JP H0373544A JP 20939989 A JP20939989 A JP 20939989A JP 20939989 A JP20939989 A JP 20939989A JP H0373544 A JPH0373544 A JP H0373544A
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Landscapes
- Junction Field-Effect Transistors (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(産業上の利用分野)
本発明は半導体装置に関し、特に高温プロセスに対して
安定な低抵抗の電極及び配線を備えた半導体装置に関す
る。
安定な低抵抗の電極及び配線を備えた半導体装置に関す
る。
(従来の技術)
化合物半導体デバイスに対する高速化、高性能化の要求
が高まるにつれ、高融点導電性材料を用いた高温プロセ
スに耐える電極及び配線構造の開発が必要となっている
。この理由は1例えば、 MESFET(Metal
Se@1conductor Field Effec
t Transistor)等のPET製造プロセスに
於いて、ソース・ドレイン抵抗を低減するための高濃度
不純物拡散層の形成がイオン注入及びその後のアニール
プロセスによって行われるようになってきたからである
。特にゲート電極形成後にイオン注入法によって自己整
合的にソース・ドレインを形成する方法は、ソース抵抗
が低く相互コンダクタンスの高いセルファライン(自己
整合)型MESFET構造を形成するために必要な重要
技術であり、この技術を実施するためには、ソース・ド
レイン不純物拡散層に形成されたイオン注入による損傷
を回復し、不純物を活性化させるために行う800°C
程度のアニールプロセスが必要である。
が高まるにつれ、高融点導電性材料を用いた高温プロセ
スに耐える電極及び配線構造の開発が必要となっている
。この理由は1例えば、 MESFET(Metal
Se@1conductor Field Effec
t Transistor)等のPET製造プロセスに
於いて、ソース・ドレイン抵抗を低減するための高濃度
不純物拡散層の形成がイオン注入及びその後のアニール
プロセスによって行われるようになってきたからである
。特にゲート電極形成後にイオン注入法によって自己整
合的にソース・ドレインを形成する方法は、ソース抵抗
が低く相互コンダクタンスの高いセルファライン(自己
整合)型MESFET構造を形成するために必要な重要
技術であり、この技術を実施するためには、ソース・ド
レイン不純物拡散層に形成されたイオン注入による損傷
を回復し、不純物を活性化させるために行う800°C
程度のアニールプロセスが必要である。
従って、この場合のゲート電極は、前記アニールプロセ
スによっても劣化しない高融点金属、またはその合金等
の高融点導電性材料によって形成されていなければなら
ない、高融点導電性材料を用いた電極及び配線は、高温
のアニールプロセスによっても溶融2M発、断線及びシ
キートを起こさせないだけではなく、1i極及び配線と
して充分に低い抵抗を有していることが重夢である。従
来。
スによっても劣化しない高融点金属、またはその合金等
の高融点導電性材料によって形成されていなければなら
ない、高融点導電性材料を用いた電極及び配線は、高温
のアニールプロセスによっても溶融2M発、断線及びシ
キートを起こさせないだけではなく、1i極及び配線と
して充分に低い抵抗を有していることが重夢である。従
来。
WSt、 KN及びWAI等の高融点金属の合金材料膜
からなる電極配線が用いられてきた。
からなる電極配線が用いられてきた。
(発明が解決しようとする課題)
しかしながら、上述の従来技術に於いては、以下に述べ
る問題があった。
る問題があった。
イオン注入層の損傷回復及び不純物活性化のためのアニ
ールプロセスまたは他の高温プロセスによって、高融点
金属及びその合金の表面酸化が不可避であった。特に、
−及びそのシリサイド等の一系合金は酸化されやす<、
600℃程度以上の温度で、その表面に酸化膜が形成さ
れてしまった。
ールプロセスまたは他の高温プロセスによって、高融点
金属及びその合金の表面酸化が不可避であった。特に、
−及びそのシリサイド等の一系合金は酸化されやす<、
600℃程度以上の温度で、その表面に酸化膜が形成さ
れてしまった。
通常のアニールを行う電気炉では、雰囲気ガスとして比
較的安定なNZが広く用いられているが、これらの酸化
されやすい材料表面は、電気炉内に流入する微量の大気
中の酸素によっても充分に酸化されてしまっていた。し
かも、これらの酸化膜は。
較的安定なNZが広く用いられているが、これらの酸化
されやすい材料表面は、電気炉内に流入する微量の大気
中の酸素によっても充分に酸化されてしまっていた。し
かも、これらの酸化膜は。
エツチングによって充分に除去することができなかった
。
。
このような酸化によって、電極及び配線は著しく劣化し
た。特に、酸化膜が形成された電極及び配線上に他の配
線とのコンタクトを形成した場合。
た。特に、酸化膜が形成された電極及び配線上に他の配
線とのコンタクトを形成した場合。
コンタクト界面に介在する酸化膜は、コンタクト抵抗値
及びそのばらつきの増加、電流電圧特性の非オーミツク
化等を招き、半導体装置の性能劣化及び製造歩留り低下
の原因となっていた。
及びそのばらつきの増加、電流電圧特性の非オーミツク
化等を招き、半導体装置の性能劣化及び製造歩留り低下
の原因となっていた。
本発明は、上記の課題を解決するためになされたもので
あり、その目的とするところは、高温プロセスに耐え1
表面が酸化されに<<、コンタクト抵抗の低い電極及び
配線を備えた半導体装置を提供することにある。
あり、その目的とするところは、高温プロセスに耐え1
表面が酸化されに<<、コンタクト抵抗の低い電極及び
配線を備えた半導体装置を提供することにある。
(課題を解決するための手段)
本発明は半導体装置であって、高融点導電性材料膜と、
該高融点導電性材料膜上に形成された耐酸化性金属の極
薄膜とを有する電極配線を備え。
該高融点導電性材料膜上に形成された耐酸化性金属の極
薄膜とを有する電極配線を備え。
そのことにより上記目的が達成される。また、前記耐酸
化性金属の極薄膜の膜厚が100Å以下であることが好
ましい。
化性金属の極薄膜の膜厚が100Å以下であることが好
ましい。
(実施例)
以下に本発明を実施例について説明する。
第1A図に本発明実施例装置を説明するための断面図を
示す。
示す。
半絶縁性GaAs基板1上にWSi61膜(膜厚100
0人)2を下層としAu極薄膜(膜厚100人)3を上
層とするゲート電極配線9とオーミック電極(AuGe
/Ni/Au) 5が設けられている。ゲート電極配線
9及びオーミック電極5の上にはパッド電極(Ti/P
t/Au)6が形成されている。
0人)2を下層としAu極薄膜(膜厚100人)3を上
層とするゲート電極配線9とオーミック電極(AuGe
/Ni/Au) 5が設けられている。ゲート電極配線
9及びオーミック電極5の上にはパッド電極(Ti/P
t/Au)6が形成されている。
次に本実施例装置の製造方法について説明する。
まず、第2図(a)に示すように、半絶縁性GaAs基
板1上にRFスパッタリング法を用いてWSi・、b(
タングステンシリサイド)膜(膜厚1ooo人)2及び
Au極薄膜(膜厚100人)3を連続的に堆積した。
板1上にRFスパッタリング法を用いてWSi・、b(
タングステンシリサイド)膜(膜厚1ooo人)2及び
Au極薄膜(膜厚100人)3を連続的に堆積した。
この連続堆積によってWSis、a膜2とAu極薄膜3
の界面は清浄で安定なものとなる0次にレジストパター
ン4を形成した(第2図(ロ))後、 R11! (R
eactivIon I!tching )によってA
u極薄膜3及び−St、、、膜2をバターニングしゲー
ト電極配線9を形成した。
の界面は清浄で安定なものとなる0次にレジストパター
ン4を形成した(第2図(ロ))後、 R11! (R
eactivIon I!tching )によってA
u極薄膜3及び−St、、、膜2をバターニングしゲー
ト電極配線9を形成した。
このときAui薄膜3の膜厚を100Å以下とすること
によってSFa又はCFaを用いるRIBによって。
によってSFa又はCFaを用いるRIBによって。
容易にAu極薄WA3及びWSLo1膜2を連続的にエ
ツチングすることができた。実験結果によると膜厚が1
50人程度以上のAu膜又はpt膜をSF、又はCF4
を用いる通常のRIBによってエツチングすることは困
難であった。ゲート電極配線9のパターンを形成した後
、プラズマCVD法によって窒化膜(膜厚1000人)
10を堆積した0次に、N!雰囲気中で850℃、 1
5分間のアニールを行った。窒化1110はバッフアッ
トフッ酸により除去した。続いて2通常の方法を用いて
コンタクトホール及びオー壽シク電極(AuGe/Ni
/Au) 5を形成した(第2図(C))後。
ツチングすることができた。実験結果によると膜厚が1
50人程度以上のAu膜又はpt膜をSF、又はCF4
を用いる通常のRIBによってエツチングすることは困
難であった。ゲート電極配線9のパターンを形成した後
、プラズマCVD法によって窒化膜(膜厚1000人)
10を堆積した0次に、N!雰囲気中で850℃、 1
5分間のアニールを行った。窒化1110はバッフアッ
トフッ酸により除去した。続いて2通常の方法を用いて
コンタクトホール及びオー壽シク電極(AuGe/Ni
/Au) 5を形成した(第2図(C))後。
N8雰囲気で400℃、1分間のシンタ処理を行った。
この後、第2図(3)に示すようにパッド電極(Ti/
Pt/Au) 6を形成した。
Pt/Au) 6を形成した。
本実施例に於いて、ゲート電極配線9は下層にWSie
、a膜2.上層にAu極薄膜3を有する二層構造となっ
ているために、下層のMSio、。膜2の上部表面は高
温プロセスに際しても酸化されない。
、a膜2.上層にAu極薄膜3を有する二層構造となっ
ているために、下層のMSio、。膜2の上部表面は高
温プロセスに際しても酸化されない。
また、上層のAu極薄膜3は、高い耐熱性と酸化しにく
い安定な物性を有しおり、又その比抵抗は数μΩ・0と
低い。
い安定な物性を有しおり、又その比抵抗は数μΩ・0と
低い。
本実施例のゲート電極配線を評価するた゛めに次に述べ
る測定を行った。幅800μ―のゲート電極配線9上に
200 ptaの間隔をあけて設けた2個のコンタクト
ホール(面積1500μm m )を介してゲート電極
配線9と接触する2個のバット電極6に電位差を与え、
を流−電圧特性からゲート電極配線9及び2個のコンタ
クトが有する抵抗の総和を測定した。この結果1本実施
例に於ける抵抗値は10Ωとなり、従来のAallを有
していないゲート電極配線の60%の値にまで低減され
た。
る測定を行った。幅800μ―のゲート電極配線9上に
200 ptaの間隔をあけて設けた2個のコンタクト
ホール(面積1500μm m )を介してゲート電極
配線9と接触する2個のバット電極6に電位差を与え、
を流−電圧特性からゲート電極配線9及び2個のコンタ
クトが有する抵抗の総和を測定した。この結果1本実施
例に於ける抵抗値は10Ωとなり、従来のAallを有
していないゲート電極配線の60%の値にまで低減され
た。
第1B図に本発明の他の実施例を説明する断面図を示す
。
。
本実施例装置と第1A図の実施例装置の差は。
本実施例装置のゲート電極配線9がWSio、i膜(膜
厚1500人)2.Au極薄膜(膜厚100人)3及び
多層ya8からなり、多層膜8がAu膜(膜厚4000
人)。
厚1500人)2.Au極薄膜(膜厚100人)3及び
多層ya8からなり、多層膜8がAu膜(膜厚4000
人)。
Pt膜(膜厚1000人) 、 Ti1l (膜厚10
00人)の3層によって形成されていることである。
00人)の3層によって形成されていることである。
次に本実施例装置の製造方法について説明する。
まず、半絶縁性GaAs基板1上に、 RFスパッタリ
ング法を用いてWSio、a膜(膜厚1500A) 2
及びAu極薄膜(lli厚100 A) 3を連続的に
堆積した0次に5第3図(a)に示すように、レジスト
パターン7を形成した後、レジストパターン7上にAu
膜(膜厚4000Å) 、 Pt1l (WX厚100
0人)及び、 Ti膜(膜厚1000人)をこの順番で
連続的に堆積した。この後、レジストを除去することに
よって、第3図(ロ)に示すようにゲート電極配線9の
上部、多層118を形成した。
ング法を用いてWSio、a膜(膜厚1500A) 2
及びAu極薄膜(lli厚100 A) 3を連続的に
堆積した0次に5第3図(a)に示すように、レジスト
パターン7を形成した後、レジストパターン7上にAu
膜(膜厚4000Å) 、 Pt1l (WX厚100
0人)及び、 Ti膜(膜厚1000人)をこの順番で
連続的に堆積した。この後、レジストを除去することに
よって、第3図(ロ)に示すようにゲート電極配線9の
上部、多層118を形成した。
次に、Ti膜、Pt膜及びAu膜をエツチングマスクと
して、 cp、とOx (10%)を用いたRIBによ
ってAu極薄膜3及びWSio、 h膜2をパターニン
グし、ゲート電極配線9を形成した。この後、第2図の
製造方法で用いた方法と同様にして、アニール、オーミ
ック電極5の形成を行った(第3図(C))後。
して、 cp、とOx (10%)を用いたRIBによ
ってAu極薄膜3及びWSio、 h膜2をパターニン
グし、ゲート電極配線9を形成した。この後、第2図の
製造方法で用いた方法と同様にして、アニール、オーミ
ック電極5の形成を行った(第3図(C))後。
パッド電極6の形成を行った(第3図(d))。
本実施例での抵抗は、従来のものに比べ10%程度低減
された。
された。
上記のいづれの実施例に於いても、高融点導電性材料膜
として一5tO,iを用いたが、他の組成比を有するタ
ングステンシリサイド、または−系合金。
として一5tO,iを用いたが、他の組成比を有するタ
ングステンシリサイド、または−系合金。
Mo系合金、Ti系合金及びそれらのシリサイド等を用
いても良い。
いても良い。
またこれらを積層した多層膜でも良い、また上記のいづ
れの実施例に於いても、酸化されにくい金属の極薄膜と
してAuを用いたが、Pt等の他の酸化されにくい金属
の極薄膜を用いても良い。
れの実施例に於いても、酸化されにくい金属の極薄膜と
してAuを用いたが、Pt等の他の酸化されにくい金属
の極薄膜を用いても良い。
(発明の効果)
このように本発明によれば、アニール等の高温プロセス
によっても、高融点導電性材料の表面に酸化膜が形成さ
れることなく、他の配線とのコンタクト抵抗及びそのば
らつきが低減される。
によっても、高融点導電性材料の表面に酸化膜が形成さ
れることなく、他の配線とのコンタクト抵抗及びそのば
らつきが低減される。
また、酸化されにくい金属薄膜の膜厚を100Å以下と
することによって、高融点金属及びその金属をエツチン
グする通常のエツチングガスを用いて該金属薄膜を容易
にバターニングすることが可能となる。このため、電極
及び配線の電気特性が向上し半導体装直の高速化、高性
能化が歩留り良(実現される。
することによって、高融点金属及びその金属をエツチン
グする通常のエツチングガスを用いて該金属薄膜を容易
にバターニングすることが可能となる。このため、電極
及び配線の電気特性が向上し半導体装直の高速化、高性
能化が歩留り良(実現される。
の
第1A図及び第1B図は本発明の詳細な説明するための
断面図、第2図(a)〜(d)は本発明の実施例の製造
方法を説明するための断面図、第3図(a)〜(d)は
本発明の他の実施例の製造方法を説明するための断面図
である。
断面図、第2図(a)〜(d)は本発明の実施例の製造
方法を説明するための断面図、第3図(a)〜(d)は
本発明の他の実施例の製造方法を説明するための断面図
である。
l・・・半絶縁性GaAs基板、2・・・WSfo、i
膜、3・・・Au極薄膜、4,7・・・レジストパター
ン、5・・・オーミック電極、6・・・パッド電極、8
・・・ゲート電極配線上部、9・・・ゲート電極・配線
、 10・・・窒化膜。
膜、3・・・Au極薄膜、4,7・・・レジストパター
ン、5・・・オーミック電極、6・・・パッド電極、8
・・・ゲート電極配線上部、9・・・ゲート電極・配線
、 10・・・窒化膜。
以上
Claims (1)
- 【特許請求の範囲】 1、高融点導電性材料膜と、 該高融点導電性材料膜上に形成された耐酸化性金属の極
薄膜と、を有する電極配線を備えた半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20939989A JPH0373544A (ja) | 1989-08-11 | 1989-08-11 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20939989A JPH0373544A (ja) | 1989-08-11 | 1989-08-11 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0373544A true JPH0373544A (ja) | 1991-03-28 |
Family
ID=16572252
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP20939989A Pending JPH0373544A (ja) | 1989-08-11 | 1989-08-11 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0373544A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7387584B2 (en) | 2003-09-26 | 2008-06-17 | Bando Chemical Industries, Ltd. | Drive belt pulley and belt drive system |
JP2013143503A (ja) * | 2012-01-11 | 2013-07-22 | Advanced Power Device Research Association | 半導体装置及び半導体装置の製造方法 |
-
1989
- 1989-08-11 JP JP20939989A patent/JPH0373544A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7387584B2 (en) | 2003-09-26 | 2008-06-17 | Bando Chemical Industries, Ltd. | Drive belt pulley and belt drive system |
JP2013143503A (ja) * | 2012-01-11 | 2013-07-22 | Advanced Power Device Research Association | 半導体装置及び半導体装置の製造方法 |
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