JPH0373022B2 - - Google Patents

Description

【発明の詳細な説明】 ［発明の技術分野］ この発明は、特に関係データベース処理で必要
となる関係演算を実行する関係演算処理装置に関
する。

［発明の技術的背景とその問題点］ 関係データベースにおける主たる処理の１つ
に、２つのリレーシヨン間の関係演算がある。関
係演算としては、結合（Join）、制約
（Restriction）、射影（Projection）などが知られ
ている。この種の関係演算は、一般にソフトウエ
アにより処理されていた。このため、関係演算に
多大の処理時間を要していた。そこで、上記した
関係演算の高速化が図れる専用のハードウエア装
置の実現が要望されていた。

［発明の目的］ この発明は上記事情に鑑みてなされたものでそ
の目的は、関係演算が効率よく行なえる専用のハ
ードウエアとしての関係演算処理装置を提供する
ことにある。

この発明の他の目的は、演算条件が成立したリ
レーシヨンレコードの出力に応じて更新されるカ
ウンタを設け、同カウンタのカウント値を用いる
ことにより出力レコードに新しい識別子を付加す
ることができ、しかも出力レコード数が、同識別
子で表現できる範囲を越えた場合には、動作を停
止して上位装置に異常終了を通知できる関係演算
処理装置を提供することにある。

［発明の概要］ この発明では、第１のリレーシヨンを格納する
第１バツフアと、第２のリレーシヨンを格納する
第２バツフアとが設けられる。また、この発明で
は、演算識別を示すオペレーシヨンコード、およ
び第１または第２バツフアのいずれか一方を指定
するバツフア指定ビツトを保持する第１レジスタ
と、第１または第２バツフアに格納されるリレー
シヨンを構成するレコード数を示すレコード数情
報を保持する第２レジスタと、第１または第２バ
ツフアに格納されるリレーシヨンを構成するレコ
ードのレコード長を示すレコード長情報を保持す
る第３レジスタと、上記リレーシヨンのキーフイ
ールド長を示すキーフイールド長情報を保持する
第４レジスタとが設けられる。

上記第１レジスタに保持されたオペレーシヨン
コードによりロード処理が指定されている場合、
第１または第２バツフアのうち上記バツフア指定
ビツトで指定されたバツフアに、上記第２レジス
タで指定されるレコード数、および第３レジスタ
で指定されるレコード長で示されるデータ量のリ
レーシヨンが書込まれる。また、第１レジスタに
保持されたオペレーシヨンコードにより関係演算
処理が指定されている場合にも、第１または第２
バツフアのうち上記バツフア指定ビツトで指定さ
れたバツフアに、上記第２レジスタで指定される
レコード数、および第３レジスタで指定されるレ
コード長で示されるデータ量のリレーシヨンが書
込まれる。但し、関係演算処理が指定されている
場合、上記書き込みと並行して、第１および第２
バツフアからそれぞれ１レコードずつデータを読
出すレコード読出し動作が行なわれる。

また、この発明では、第１バツフアから読出さ
れた１レコード分のデータを一時格納する第３バ
ツフアと、第２バツフアから読出された１レコー
ド分のデータを一時格納する第４バツフアと、第
１および第２バツフアから読出された両レコード
を第４レジスタで指定されているキーフイールド
間で比較する比較回路と、第１出力制御手段とが
設けられる。第１出力制御手段は、比較回路の比
較結果、および第１レジスタに保持されたオペレ
ーシヨンコードに応じ、第１および第２バツフア
に対するアドレスの更新制御を行なうと共に、第
３および第４バツフアに一時格納された両レコー
ドまたはいずれか一方のレコードの外部への出力
制御を行なう。

更に、この発明では、関係演算処理に際して入
出力バスより初期値設定が可能なカウンタと、カ
ウンタ制御手段と、オーバーフロー検出手段と、
異常終了通知手段と、第２出力制御手段とが設け
られる。この第２出力制御手段は、上記第１出力
制御手段によるレコード出力に際し、カウンタの
内容を出力しレコードの識別子として外部に出力
する。また、カウンタ制御手段は、第１出力制御
手段によるレコード出力に応じ、上記カウンタの
カウント値を更新制御する。一方、オーバーフロ
ー検出手段は、カウンタ制御手段によるカウント
更新制御タイミングで上記カウンタからのキヤリ
ー出力の有無を調べ、カウンタ・オーバーフロー
を検出する。異常終了通知手段は、オーバーフロ
ー検出手段のオーバーフロー検出結果に応じてシ
ステム動作を停止し、上位装置に異常終了を通知
する。

［発明の実施例］ 第１図はこの発明の一実施例に係るマージヤ
（関係演算処理装置）１０の構成を示し、第２図
は第１図のマージヤ１０を適用する関係データベ
ースエンジン（以下、RDBEと称する）の構成を
示す。第２図のRDBEにおいて、１１はRDBE全
体を制御するCPU、１２は２ウエイ・マージソ
ート方式を適用するソータ（ソート処理装置）で
ある。ソータ１２は12段のソート・セル１２−０
〜１２−１１からなり、最大4Kレコードのソー
ト処理が行なえるようになつている。１３はソー
タ１２の入力側に設けられ、ソート処理において
比較対象となるキーフイールドをレコードの先頭
に移動するなどのソート前処理を行なうINアラ
イナ（ソート前処理装置）、１４はINアライナ１
３のソート結果が正しいか否かを監視するソー
ト・チエツカである。マージヤ１０は、ソート・
チエツカ１４に接続され、ソータ１２によりソー
ト処理されている、１つ乃至２つのリレーシヨン
間で、関係演算を高速に実行するように構成され
ている。INアライナ１３、ソータ１２、ソー
ト・チエツカ１４、およびマージヤ１０は、ソー
ト処理と、関係演算処理を連動して、入力データ
に同期したパイプライン処理を行なう専用ハード
ウエアであるエンジン・コア１５を構成する。１
６，１７はRDBEと図示せぬ階層構造メモリサブ
システム（以下、HMと称する）とのインタフエ
ースを制御するHMアダプタ（以下、HMAと称
する）である。HMA１６は、エンジン・コア１
５へのデータの入力ポート、HMA１７はエンジ
ン・コア１５からのデータの出力ポートとして動
作する。１８はCPU１１の入出力バス、１９は
DMAバスである。入出力バス１８には、マージ
ヤ１０を始めとするエンジン・コア１５の各構成
要素、CPU１１、およびHMA１６，１７が接続
され、DMAバス１９には、CPU１１および
HMA１６，１７が接続される。

マージヤ１０は、第１図に示すように、演算部
OPPと、出力選択部OSPと、これら演算部OPP
および出力選択部OSPを制御する制御部CNTP
とからなる。

演算部OPPにおいて、２０Ｕは第１のリレー
シヨンを格納するＵ（Upper）バツフア（以下、
UBと称する）、２０Ｌは第２のリレーシヨンを
格納するＬ（Lower）バツフア（以下、LBと称す
る）である。２１ＵはUB２０Ｕに書込むデータ
を保持する入力レジスタ（INUレジスタ）、２１
ＬはLB２０Ｌに書込むデータを保持する入力レ
ジスタ（INLレジスタ）である。２２ＵはUB２
０Ｕからの読出しデータを保持するレジスタ
（UPRレジスタ）、２２ＬはLB２０Ｌからの読出
しデータを保持するレジスタ（LOWレジスタ）
である。２３はUPRレジスタ２２ＵおよびLOW
レジスタ２２Ｌの各内容を比較する比較器（以
下、CMPと称する）、２４ＵはUPRレジスタ２
２Ｕの内容を出力選択部OSP側へ伝達する出力
レジスタ（OTUレジスタ）、２４ＬはLOWレジ
スタ２２Ｌの内容を出力選択部OSP側へ伝達す
る出力レジスタ（OTLレジスタ）である。２５
ＵはUB２０Ｕに対する書込みポインタとしての
書込みアドレスレジスタ（WAUレジスタ）、２
５ＬはLB２０Ｌに対する書込みポインタとして
の書込みアドレスレジスタ（WALレジスタ）で
ある。２６ＵはUB２０Ｕに対する読出しポイン
タしての読出しアドレスレジスタ（RAUレジス
タ）、２６ＬはLB２０Ｌに対する読出しポインタ
としての読出しアドレスレジスタ（RALレジス
タ）である。WAUレジスタ２５Ｕ、WALレジ
スタ２５Ｌ、RAUレジスタ２６Ｕ、およびRAL
レジスタ２６Ｌは、カウンタ機能を有する。２７
ＵはRAUレジスタ２６Ｕの内容を保持するバツ
クアツプレジスタ（BUUレジスタ）、２７Ｌは
RALレジスタ２６Ｌの内容を保持するバツクア
ツプレジスタ（BULレジスタ）である。２８Ｕ
はWAUレジスタ２５ＵおよびRAUレジスタ２
６Ｕの各内容を比較する比較器（CMP）、２８Ｌ
はWALレジスタ２５ＬおよびRALレジスタ２６
Ｌの各内容を比較する比較器（CMP）である。
２９ＵはWAUレジスタ２５ＵまたはRAUレジ
スタ２６Ｕの内容をUB２０Ｕに対するメモリア
ドレスとして選択するマルチプレクサ、２９Ｌは
WALレジスタ２５ＬまたはRALレジスタ２６Ｌ
の内容をLB２０Ｌに対するメモリアドレスとし
て選択するマルチプレクサである。

第１図の出力選択部OSPにおいて、３０Ｕは
UB２０Ｕからの１レコード分のデータを格納す
るＵレコードバツフア（URB）、３０ＬはLB２
０Ｌからの１レコード分のデータを格納するＬレ
コードバツフア（LRB）である。３１ＵはOTU
レジスタ２４Ｕの内容をURB３０Ｕに対する書
込みデータとして保持する入力レジスタ（INUR
レジスタ）、３１ＬはOTLレジスタ２４Ｌの内容
をLRB３０Ｌに対する書込みデータとして保持
する入力レジスタ（INLRレジスタ）である。３
２はマージヤ１０から出力されるレコードに付さ
れる識別番号NTIDを生成する識別番号カウンタ
（NTIDカウンタ）である。NTIDカウンタ３２
は後述する入出力インタフエース４０に接続され
る。NTIDカウンタ３２は、カウンタストローブ
信号９５が供給されるクロツク端子CK、カウン
トアツプイネーブル信号９０が供給されるカウン
トアツプイネーブル端子Ｅ、ロード信号１０９が
供給されるロード端子Ｌ、およびキヤリー信号９
６を出力するキヤリー出力端子COを有している。
３７ＮはNTIDカウンタ３２で生成された識別番
号NTIDを出力制御信号９１Ｎに応じてゲートす
るゲート、３７ＵはURB３０Ｕからの読出しデ
ータを出力制御信号９１Ｕに応じてゲートするゲ
ート、３７ＬはLRB３０Ｌからの読出しデータ
を出力制御信号９１Ｌに応じてゲートするゲート
である。３３はゲート３７Ｎ，３７Ｕ，３７Ｌか
らの出力データをストローブ信号９３に応じてラ
ツチする出力レジスタ（ROUTレジスタ）であ
る。３４ＵはURB３０Ｕに対する書込みポイン
タとしての書込みアドレスレジスタ（WAURレ
ジスタ）、３４ＬはLRB３０Ｌに対する書込みポ
インタとしての書込みアドレスレジスタ
（WALRレジスタ）である。３５ＵはURB３０
Ｕに対する読出しポインタとしての読出しアドレ
スレジスタ（RAURレジスタ）、３５ＬはLRB３
０Ｌに対する読出しポインタとしての読出しアド
レスレジスタ（RALRレジスタ）である。
WAURレジスタ３４Ｕ、WALRレジスタ３４
Ｌ、RAURレジスタ３５Ｕ、およびRALRレジ
スタ３５Ｌは、カウンタ機能を有する。３６Ｕは
WAURレジスタ３４ＵまたはRAURレジスタ３
５Ｕの内容をURB３０Ｕに対するメモリアドレ
スとして選択するマルチプレクサ、３６Ｌは
WALRレジスタ３４ＬまたはRALRレジスタ３
５Ｌの内容をLRB３０Ｌに対するメモリアドレ
スとして選択するマルチプレクサである。NTID
カウンタ３２は、第２図のCPU１１により、入
出力インタフエース４０経由で予めセツトアツプ
可能である。

第１図の制御部CNTPにおいて、３８は制御
部CNTPの中心をなす主制御部、３９は主制御
部３８内に設けられた８ビツトのマージ演算レジ
スタ（MOPレジスタ）である。MOPレジスタ３
９には、第３図に示すように、マージ演算の指定
を行なう５ビツトのマージ演算指定コード
（MRG−OPコード）、ソート順を指定するソート
順指定ビツト（AS／DSビツト）、およびUB２０
ＵまたはLB２０Ｌを指定するバツフア指定ビツ
ト（Ｕ／Ｌビツト）を含むマージ演算指定情報が
設定される。この例では、AS／DS＝０で昇順
が、AS／DS＝１で降順が指定される。また、
Ｕ／Ｌ＝０でUB２０Ｕが、Ｕ／Ｌ＝１でLB２
０Ｌが指定される。

４０はCPU１１（の入出力バス１８）に対す
るインタフエースである入出力インタフエース、
４１は入出力インタフエース４０に設けられたコ
マンドレジスタ（CMDレジスタ）である。CMD
レジスタ４１には、CPU１１からの指定により、
８ビツトのコマンドデータが設定される。このコ
マンドデータの第０ビツトは、第４図に示すよう
に、レジスタ指定ビツト（REG.INDビツト）で
ある。REG.INDビツトは、コマンドデータが、
マージヤ１０内のレジスタ（のレジスタ番号）を
指定するデータとして用いられる（REG.IND＝
１の場合）か、或はコマンドデータ本来の動作指
定データとして用いられる（REG.IND＝０の場
合）かを指定する。REG.IND＝０の場合、第４
図に示すように、コマンドデータの第２ビツトは
エンジン・コア１５のリセツトを指定するリセツ
ト指定ビツト（RSTビツト）、第３ビツトはエン
ジン・コア１５の起動を指定するエンジン起動指
定ビツト（ENG.GOビツト）、第４ビツトはマー
ジヤ１０のみの起動を指定するマージヤ起動指定
ビツト（MRG.GOビツト）、第６ビツトはRAU
レジスタ２６Ｕおよび後述するFUEMP５２Ｕの
クリアを指定するＵリトライ指定ビツト
（URTRYビツト）、第７ビツトはRALレジスタ
２６Ｌおよび後述するFLEMP５２Ｌのクリアを
指定するＬリトライ指定ビツト（LRTRYビツ
ト）として用いられる。なお、上記した各ビツト
の動作指定は、論理“１”で有効である。

再び第１図を参照すると、４２はUB２０Ｕま
たはLB２０Ｌに格納されるリレーシヨン（スト
リーム）の総レコード数TRNを示すトータルレ
コード数レジスタ（TRNレジスタ）、４３Ｕは
UB２０Ｕに格納されるリレーシヨンのレコード
長RSUを示すレコードサイズレジスタ（RSUレ
ジスタ）、４３ＬはLB２０Ｌに格納されるリレー
シヨンのレコード長RSLを示すレコードサイズ
レジスタ（RSLレジスタ）である。４４はRSU
レジスタ４３ＵまたはRSLレジスタ４３Ｌの内
容を選択するマルチプレクサ、４５はマルチプレ
クサ４４からの選択出力データを初期値としてロ
ードし、UB２０ＵまたはLB２０Ｌへの書込み
時にカウントダウンされるライトカウンタ
（WRCカウンタ）、４６はTRNレジスタ４２の内
容を初期値としてロードし、WRCカウンタ４５
からのボロー信号に応じてカウントダウンされる
レコード数カウンタ（STCカウンタ）である。
４７はマージ演算において比較対象となる、レコ
ード内キーフイールド長（有効データ長VDL）
を示す有効データ長レジスタ（VDLレジスタ）、
４８はVDLレジスタ４７の内容を初期値として
ロードし、LB２０Ｕ（およびLB２０Ｌ）からの
データ読出し時にカウントダウンされる有効デー
タ長カウンタ（VCTカウンタ）である。MOPレ
ジスタ３９、CMDレジスタ４１、TRNレジスタ
４２、RSUレジスタ４３Ｕ、RSLレジスタ４３
Ｌ、およびVDLレジスタ４７は、第２図のCPU
１１により、予めセツトアツプ可能である。

４９ＵはRSUレジスタ４３Ｕの内容を初期値
してロードし、UB２０Ｕからのデータ読出し時
にカウントダウンされるリードカウンタ（RCU
カウンタ）、４９ＬはRSLレジスタ４３Ｌの内容
を初期値してロードし、LB２０Ｌからのデータ
読出し時にカウントダウンされるリードカウンタ
（RCLカウンタ）である。５０ＵはRCUカウンタ
４９Ｕからのボロー信号に応じてセツトされ、
UB２０Ｕからの読出しデータが１レコードの最
後のデータであることを示すレコードエンドフラ
グ（FUEフラグ）、５０ＬはRCLカウンタ４９Ｌ
からのボロー信号に応じてセツトされ、LB２０
Ｌからの読出しデータが１レコードの最後のデー
タであることを示すレコードエンドフラグ
（FLEフラグ）である。５１ＵはUB２０Ｕへの
書込みが完了したことを示す書込み完了フラグ
（FUWEDフラグ）、５１ＬはLB２０Ｌへの書込
みが完了したことを示す書込み完了フラグ
（FLWEDフラグ）である。５２ＵはUB２０Ｕが
空状態となつたことを示すエンプテイフラグ
（FUEMPフラグ）、５２ＬはLB２０Ｌが空状態
となつたことを示すエンプテイフラグ（FLEMP
フラグ）である。５３ＵはUB２０Ｕからのデー
タの外部出力を指示する出力指示フラグ（FUO
フラグ）、５３ＬはLB２０Ｌからのデータの外部
出力を指示する出力指示フラグ（FLOフラグ）
である。１２２はNTIDカウンタ３２がオーバー
フロー状態にあることを示すカウンタ・オーバー
フローフラグ（FOVFフラグ）である。

５４ＵはURB３０Ｕからの読出しレコードに
対する第１の切出し位置を指定する切出しポイン
タとしてのレジスタ（OSUAレジスタ）、５４Ｌ
はLRB３０Ｌからの読出しレコードに対する第
１の切出し位置を指定する切出しポインタとして
のレジスタ（OSLAレジスタ）、５５ＵはURB３
０Ｕからの読出しレコードに対する第２の切出し
位置を指定する切出しポインタとしてのレジスタ
（OSUBレジスタ）、５５ＬはLRB３０Ｌからの
読出しレコードに対する第２の切出し位置を指定
する切出しポインタとしてのレジスタ（OSLBレ
ジスタ）である。５６はURB３０ＵまたはLRB
３０Ｌからのデータ読出し時にカウントアツプさ
れるカウンタ（CTRカウンタ）、５７ＵはCTR
カウンタ５６およびOSUAレジスタ５４Ｕの各
内容を比較する比較器（CMP）、５７ＬはCTR
カウンタ５６およびOSLAレジスタ５４Ｌの各内
容を比較する比較器（CMP）である。５８Ｕは
CTRカウンタ５６およびOSUBレジスタ５５Ｕ
の各内容を比較する比較器（CMP）、５８Ｌは
CTRカウンタ５６およびOSLBレジスタ５５Ｌ
の各内容を比較する比較器（CMP）、５９Ｕは
CTRカウンタ５６およびRSUレジスタ４３Ｕの
各内容を比較する比較器（CMP）、５９Ｌは
CTRカウンタ５６およびRSLレジスタ４３Ｌの
各内容を比較する比較器（CMP）である。
OSUAレジスタ５４Ｕ、OSUBレジスタ５５Ｕ、
OSLAレジスタ５４Ｌ、OSLBレジスタ５５Ｌ
は、第２図のCPU１１により、予めセツトアツ
プ可能である。

次に、第１図の主制御部３８の構成を、第５図
を参照して説明する。第５図において、６０は
FUEフラグ５０ＵおよびFLEフラグ５０Ｌ、更
にはCMDレジスタ４１などに応じて各種制御信
号を発生するタイミングを決定する制御タイミン
グ発生回路、６１はMOPレジスタ３９および
CMDレジスタ４１の内容に応じ、制御タイミン
グ発生回路６０からのスタート指示のタイミング
で各部をクリアするクリア回路である。６２は
CMP２３の比較結果およびVCTカウンタ４８か
らの出力により、UB２０ＵおよびLB２０Ｌか
らの各１レコードのキーフイールドの比較結果を
確定する比較制御部、６３は第２図のCPU１１
に対する割込みを発生する割込み制御部である。
６４は外部へのデータの出力制御を行なう出力制
御部、６５はMOPレジスタ３９の内容および比
較制御部６２の比較確定結果に応じ、制御タイミ
ング発生回路６０からの指示に従つたタイミング
で、UB２０Ｕの読出し制御、LB２０Ｌの読出
し制御、割込み制御、および出力制御などのため
の各種制御信号を発生する制御信号発生回路であ
る。

次に、第５図の割込み制御部６３周辺の構成
を、第６図を参照して説明する。第６図におい
て、６６はMOPレジスタ３９からのＵ／Ｌビツ
トが入力されるインバータ、６７Ｕはインバータ
６６の出力とSTCカウンタ４６からのボロー信
号とが入力されるアンドゲートＡ、６７Ｌは
MOPレジスタ３９からのＵ／ＬビツトとSTCカ
ウンタ４６からのボロー信号とが入力されるアン
ドゲートＡである。FUWEDフラグ５１ＵはＡ６
７Ｕ、FLWEDフラグ５１ＬはＡ６７Ｌからの出
力信号に応じ、セツトされる。６８ＵはCMP２
８Ｕの比較結果（一致検出信号）およびFUWED
フラグ５１Ｕからの出力信号が入力されるアンド
ゲートＡ、６８ＬはCMP２８Ｌの比較結果（一
致検出信号）およびFLWEDフラグ５１Ｌからの
出力信号が入力されるアンドゲートＡである。６
９ＵはＡ６８Ｕからの出力信号を制御タイミング
発生回路６０からの指定タイミングでゲートする
ゲート、６９ＬはＡ６８Ｌからの出力信号を制御
タイミング発生回路６０からの指定タイミングで
ゲートするゲートである。FUEMPフラグ５２Ｕ
はゲート６９Ｕ、FLEMPフラグ５２Ｌはゲート
６９Ｌからの出力信号に応じ、セツトされる。７
０はMOPレジスタ３９の内容（マージ演算指定
情報）をデコードするデコーダである。デコーダ
７０は、マージ演算指定情報がUB２０Ｕへの第
１のリレーシヨンのロードを指定している場合
に、ロード信号７１Ｕを、LB２０Ｌへの第２の
リレーシヨンのロードを指定している場合に、ロ
ード信号７１Ｌを出力する。

７２Ｕはデコーダ７０からのロード信号７１Ｕ
とFUWEDフラグ５１Ｕからの出力信号が入力さ
れるアンドゲートＡ、７２Ｌはデコーダ７０から
のロード信号７１ＬとFLWEDフラグ５１Ｌから
の出力信号が入力されるアンドゲートＡである。
７３Ｕは制御信号発生回路６５からの割込み許可
信号７４ＵとFUEMPフラグ５２Ｕからの出力信
号とが入力されるアンドゲートＡ、７３Ｌは制御
信号発生回路６５からの割込み許可信号７４Ｌと
FLEMPフラグ５２Ｌからの出力信号とが入力さ
れるアンドゲートＡである。割込み許可信号７４
Ｕ，７４Ｌは、MOPレジスタ３９の内容に応じ
て制御信号発生回路６５から発生される。例え
ば、SORT（ソート）系演算やRESTRICT（制約）
系演算が指定されている場合には、割込み許可信
号７４Ｕ，７４Ｌが出力され、JOIN（結合）系
演算が指定されている場合には割込み許可信号７
４Ｕだけが指定される。また、PASS（パス）系
演算が指定されている場合には、Ｕ／Ｌ＝０（即
ちUB２０Ｕ指定）であれば割込み許可信号７４
Ｕが、Ｕ／Ｌ＝１（即ちLB２０Ｌ指定）であれば
割込み許可信号７４Ｌが出力される。

１２１は第１図のNTIDカウンタ３２に対する
カウントアツプイネーブル信号９０並びにカウン
タストローブ信号９５、およびNTIDカウンタ３
２からのキヤリー信号９６が入力されるアンドゲ
ートＡである。Ａ１２１にはNTIDカウンタ３２
のオーバフロー状態を示すFOVFフラグ１２２が
接続されており、同フラグ１２２はＡ１２１の出
力信号に応じてセツトされる。１２３はFOVFフ
ラグ１２２の出力信号などシステムのエラー状態
を示す各種エラー信号に応じて異常検出を行なう
異常検出回路である。７５はＡ７２Ｕ，Ａ７２
Ｌ，Ａ７３Ｕ，Ａ７３Ｌおよび異常検出回路１２
３からの各出力信号が入力されるオアゲート
（OR）、７６はOR７５からの出力信号に応じて
割込み信号ATNを発生する割込み発生回路であ
る。

次に、第５図のクリア回路６１周辺の構成を、
第７図を参照して説明する。第７図において、７
７はMOPレジスタ３９からのＵ／Ｌビツトが入
力されるインバータ、７８Ｕはインバータ７７か
らの出力信号とCMDレジスタ４１に保持された
コマンドデータ中のENG.GOビツトとが入力さ
れるアンドゲートＡ、７８ＬはMOPレジスタ３
９からのＵ／Ｌビツトと上記ENG.GOビツトと
が入力されるアンドゲートＡである。７９ＵはＡ
７８Ｕからの出力信号とCMDレジスタ４１から
のRSTビツトとが入力されるオアゲート（OR）、
７９ＬはＡ７８Ｌからの出力信号と上記RSTビ
ツトとが入力されるオアゲート（OR）である。
８０ＵはOR７９Ｕからの出力信号とCMDレジス
タ４１からのURTRYビツトとが入力されるオア
ゲート（OR）、８０ＬはOR７９Ｌからの出力信
号とCMDレジスタ４１からのLRTRYビツトと
が入力されるオアゲート（OR）である。８１Ｕ
は、OR７９Ｕからの出力信号を、WAUレジス
タ２５ＵおよびFUWEDフラグ５１Ｕに対するク
リア信号として、制御タイミング発生回路６０か
らの指定タイミングでゲートするゲート、８１Ｌ
は、OR７９Ｌからの出力信号を、WALレジス
タ２５ＬおよびFLWEDフラグ５１Ｌに対するク
リア信号として、制御タイミング発生回路６０か
らの指定タイミングでゲートするゲートである。
８２Ｕは、OR８０Ｕからの出力信号を、RAUレ
ジスタ２６ＵおよびFUEMPフラグ５２Ｕに対す
るクリア信号として、制御タイミング発生回路６
０からの指定タイミングでゲートするゲート、８
２Ｌは、OR８０Ｌからの出力信号を、RALレジ
スタ２６ＬおよびFLEMPフラグ５２Ｌに対する
クリア信号として、制御タイミング発生回路６０
からの指定タイミングでゲートするゲートであ
る。

次に、第５図の出力制御部６４周辺の構成を、
第８図を参照して説明する。第８図において、８
３はFUOフラグ５３Ｕ並びにFLOフラグ５３Ｌ
の状態および図示せぬ出力選択制御レジスタの内
容などに応じてURB３０Ｕ並びにLRB３０Ｌか
らのデータの出力順を制御する出力シーケンス制
御部である。出力選択制御レジスタは、識別番号
NTIDの付加と、Ｕ側およびＬ側レコードを共に
出力する場合の出力順とを指示するのに用いられ
る。出力シーケンス制御部８３は、出力シーケン
ス制御期間中、第１図のNTIDカンウンタ３２に
対しカウンタアツプイネーブル信号９０を出力
し、１シーケンス終了毎にカウンタストローブ信
号９２を出力する。８４ＮはNTIDカウンタ３２
で生成された識別番号NTIDの出力を制御する
NTID出力制御部である。NTID出力制御部８４
Ｎは、出力シーケンス制御部８３からの出力開始
指示に応じ、（第１図のゲート３７Ｎに対する）
出力制御信号９１Ｎ、およびストローブ信号８７
Ｎを出力して識別番号NTIN出力制御を行なう。
８４ＵはURB３０Ｕからのデータ読出しを制御
するURB読出し制御部、８４ＬはLRB３０Ｌか
らのデータ読出しを制御するLRB読出し制御部
である。読出し制御部８４Ｕ，８４Ｌは、出力シ
ーケンス制御部８３からの読出し開始指示に応じ
てレコード読出し制御動作を開始し、第１図の
CMP５９Ｕ，５９Ｌの比較結果（一致検出信号）
に応じて読出し制御動作を停止する。読出し制御
部３７Ｕ，３７Ｌは、読出し制御期間中、（第１
図のゲート３７Ｕ，３７Ｎに対する）出力制御信
号９１Ｕ，９１Ｌ、およびストローブ信号８７
Ｕ，８７Ｌを出力する。また、フラグ５３Ｕ，５
３Ｕは、制御信号発生回路６５からの出力指示信
号８５Ｕ，８５Ｌに応じてセツトする。８６は制
御部８４Ｎ，８４Ｕ，８４Ｌからのストローブ信
号８７Ｎ，８７Ｕ，８７Ｌが入力されるオアゲー
ト（OR）、８８はOR８６からの出力信号をゲー
トしてROUTレジスタ３３にストローブ信号９
３を出力するゲートである。８９は出力シーケン
ス制御部８３からの指示に従い、CMP５７Ｕ，
５８ＵまたはCMP５７Ｌ，５８Ｌの比較結果を
監視し、その監視結果に応じてゲート８８を制御
する切出し制御部、９４は出力シーケンス制御部
８３からのカウンタストローブ信号９２および
（入出力インタフエース４０経由で供給される）
入出力バス１８からのライト信号WDが入力され
るオアゲート（OR）である。OR９４の出力信
号は、カウンタストローブ信号９５としてNTID
カウンタ３２（第１図参照）に供給される。

次に、第１図の入出力インタフエース４０の構
成を第９図を参照して説明する。第９図におい
て、１０１は入出力バス１８との間で各種のコン
トロール信号の入出力を行なう入出力ドライバ、
１０２は入出力バス１８からデータを入力する入
力ドライバ、１０３は入出力バス１８へデータを
出力する出力ドライバである。入出力ドライバ１
０１の出力対象コントロール信号には、第２図の
CPU１１に対する割込み信号ATNがある。入出
力ドライバ１０１の入力対象コントロール信号に
は、コマンドデータの出力を示すコマンド信号
CMD、データ書込みを指定するライト信号WD、
データ読出しを指定するリード信号RD信号、ス
テータス（情報）の読取りを指定するステータス
信号STS、および上記割込み信号ATNに対する
応答信号（割込み承認信号）ACKがある。入出
力ドライバ１０１から入力されるコマンド信号
CMDは、CMDレジスタ４１に対するストローブ
信号として用いられる。１０４はCMDレジスタ
４１の出力データ（コマンドデータ）の第０ビツ
ト即ちREG.INDビツトが入力されるインバータ、
１０５はCMDレジスタ４１の出力データ（の第
１乃至第７ビツト）を、インバータ１０４の出力
信号に応じてゲートするゲートである。ゲート１
０６からの出力データは第１図の主制御部３８に
供給される。１０６はCMDレジスタ４１の出力
データ（の第１乃至第７ビツト）を、その第０ビ
ツト（REG.INDビツト）に応じてゲートするゲ
ート、１０７，１０８はゲート１０６からの出力
データをデコードするデコーダ（DEC）である。
DEC１０７は入出力ドライバ１０１から入力さ
れるライト信号WDによりイネーブルされ、第１
図のNTIDカウンタ３２に対するロード信号１０
９など、マージヤ１０内の各種レジスタ、カウン
タに対するロード信号を発生する。またDEC１
０８は入出力ドライバ１０１から入力されるリー
ド信号RDによりイネーブルされ、マージヤ１０
内の各種レジスタ、カウンタの内容の入出力バス
１８への出力を指示する各種出力制御信号を発生
する。この出力制御信号の１つに、NTIDカウン
タ３２で生成された識別番号NTIDの入出力バス
１８への出力を指示する出力制御信号１１０があ
る。１１１はNTIDカウンタ３２で生成された識
別番号NTIDを上記出力制御信号１１０に応じて
ゲートするゲート、１１２はマージヤ１０の機器
番号を応答信号ACKに応じてゲートするゲート、
１１３はマージヤ１０のステータス（情報）をス
テータス信号STSに応じてゲートするゲートで
ある。ゲート１１１〜１１３からの出力データは
出力ドライバ１０３に供給される。なおマージヤ
１０のステータスは、FUWEDフラグ５１Ｕ、
FLWEDフラグ５１Ｌ、FUEMPフラグ５２Ｕ、
FLEMPフラグ５２Ｌ、およびFOVFフラグ１２
２などによつて示される。

次に、上記した構成の動作について、
RESTRICT系演算の場合を例にとり、第１０図
乃至第１２図を参照して説明する。なお、第１０
図はRESTRICT系演算を実行するためのコマン
ドの列と、これら各コマンドによる起動時および
終了時におけるFUWEDフラグ５１Ｕ、WAUレ
ジスタ２５Ｕ、RAUレジスタ２６Ｕ、FLWED
フラグ５１Ｌ、WALレジスタ２５Ｌ、RALレジ
スタ２６Ｌの各内容（状態）との対応関係を示
す。第１０図において〜はコマンドの実行順
を示す。また、第１１図は第１０図に示す各コマ
ンドの実行終了時のUB２０ＵおよびLB２０Ｌ
への書込み位置（実線）並びに読出し位置（破
線）の変化を説明する図、第１２図は
RESTRICT系演算（REST−EQ演算）が指定さ
れている場合の制御信号発生回路６５の入出力論
理を示す図である。RESTRICT系演算では、条
件データを第１のリレーシヨン（ストリーム）と
してUB２０Ｕに予め格納しておき、対象リレー
シヨンを第２のリレーシヨン（ストリーム）とし
てLB２０Ｌに格納しつつ、演算が開始される。
そして、条件データの指定キーフイールドと、対
象リレーシヨンのそれとの比較を行ない、演算条
件が成立したとき、Ｌ側レコードが出力対象とし
て出力選択部OSPに送られる。なお、Ｕ側レコ
ードをＬ側レコードと共に出力対象とすることも
可能である。

さて、以下の説明では、第１のリレーシヨンを
Ｓ１、第２のリレーシヨンをＳ２とする。
RESTRICT系演算においては、まずＳ１に対す
るセツトアツプが、CPU１１からの指示により
行なわれる。即ち、CPU１１により、マージヤ
１０が機器指定され、しかる後コマンドデータが
コマンド信号CMDと共に入出力バス１８を介し
てマージヤ１０に転送される。CPU１１からの
コマンドデータは、マージヤ１０の入出力インタ
フエース４０内の入力ドライバ１０２を介して
CMDレジスタ４１に供給される。また、コマン
ド信号CMDは、入出力インタフエース４０内の
入出力ドライバ１０１を介してCMDレジスタ４
１に供給される。しかして、CPU１１からのコ
マンドデータは、コマンド信号CMDに応じて
CMDレジスタ４１に保持される。この場合のコ
マンドデータは、その第０ビツト、即ちREG.
INDビツトが論理“１”に設定されており、マ
ージヤ１０内のレジスタ類（レジスタ番号）を指
定している。REG.INDビツトが論理“１”の場
合、入出力インタフエース４０内のゲート１０６
は、CMDレジスタ４１に保持されたコマンドデ
ータ（の第１乃至第７ビツト）をゲートする。こ
の結果、上記コマンドデータはゲート１０６を介
してDEC１０７，１０８に供給される。

CPU１１は、上記したコマンドデータにより、
レジスタ指定を行なうと、該当レジスタにセツト
すべきデータ（セツトアツプデータ）をライト信
号WDと共に入出力バス１８上に送出する。しか
して、入出力バス１８上のライト信号WDはマー
ジヤ１０の入出力インタフエース４０内の入出力
ドライバ１０１を介して上記DEC１０７、第８
図のOR９４、および第１図の各種レジスタに供
給される。DEC１０７は、上記ライト信号WDに
よりイネーブルされ、ゲート１０６より供給され
るCMDレジスタ４１からのコマンドデータのデ
コード信号を出力する。今、上記コマンドデータ
がNTIDカウンタ３２を指定しているものとする
と、DEC１０７からはロード信号１０９が出力
される。このロード信号１０９は第１図のNTID
カウンタ３２のロード端子Ｌに供給される。ま
た、OR９４に供給されたライト信号WDは、カ
ウンタストローブ信号９５としてNTIDカウンタ
３２のクロツク端子CKに供給される。この
NTIDカウンタ３２には、CPU１１からのセツ
トアツプデータ（この例では識別番号NTIDの初
期値）が入出力バス１８、入出力インタフエース
４０内の入力ドライバ１０２を介して供給されて
いる。しかして、上記セツトアツプデータは、ラ
イト信号WDに対応するカウンタストローブ信号
９５に応じてNTIDカウンタ３２にセツト（ロー
ド）される。

このように、この実施例では、CMDレジスタ
４１に保持されている（REG.INDビツトが論理
“１”の）コマンドデータで指定された、マージ
ヤ１０内のNTIDカウンタ３２に、ライト信号
WDと共に転送された入出力バス１８上のセツト
アツプデータを同信号WDに応じてセツトするこ
とができる。これは、マージヤ１０における
NTIDカウンタ３２以外のレジスタ、カウンタ類
についても同様である。

以下、同様にして、MOPレジスタ３９に、例
えばリレーシヨンのロードを指定するMRG−OP
コード、UB２０Ｕを指定する論理“０”のＵ／
Ｌビツトを含むマージ演算指定情報（LOAD
（Ｕ）コマンド）がセツトされ、OSUAレジスタ
５４Ｕにレコードの先頭フイールド位置を示す情
報がセツトされ、OSUBレジスタ５５Ｕにレコー
ドの最終フイールド位置を示す情報（即ち、レコ
ード長RSU）がセツトされる。また、RSUレジ
スタ４３Ｕにレコード長RSU（第１のリレーシヨ
ンＳ１内の各レコードのレコード長）がセツトさ
れ、VDLレジスタ４７にレコード内キーフイー
ルド長を示す有効データ長VDLがセツトされ、
TRNレジスタ４２にＳ１の総レコード数TRNが
セツトされる。なお、RSU、VDL、TRNとして
は、実際には（真値−１）が採用されている。

なお、CMDレジスタ４１にカウンタ機能を設
け、REG.INDビツトが論理“１”の場合にCPU
１１からのライト信号WDに応じてカウントアツ
プされるようにしてもよい。この場合、もしセツ
トアツプ対象となるレジスタのレジスタ番号が連
続しているならば、一旦マージヤ１０の機器指定
を行なつてコマンドデータを転送した後は、単に
所望のデータ（セツトアツプデータ）と共にライ
ト信号WDを入出力バス１８上に繰返し出力する
だけでよい。

次に、CPU１１は、再びマージヤ１０を機器
指定して、今度はREG.INDビツトが論理“０”
のコマンドデータを、マージヤ１０の入出力イン
タフエース４０内のCMDレジスタ４１にセツト
せしめる。このコマンドデータは、その第３ビツ
ト、即ちENG.GOビツトが論理“１”に設定さ
れたENG.GOコマンドである。なお、RSTビツ
ト、MRG.GOビツト、URTRYビツト、および
LRTRYビツトは論理“０”である。上記ENG.
GOコマンドは、エンジン・コア１５に対する
GOコマンドであり、HMA１６からのリレーシ
ヨン（ストリームデータ）をINアライナ１３、
ソータ１２、ソート・チエツカ１４を介してマー
ジヤ１０に入力し、マージ演算を施してHMA１
７へ出力するときに使用される。この場合、マー
ジヤ１０は、UB２０ＵまたはLB２０Ｌに新た
に格納されるデータを用いてデータ処理を行なう
ことになる。これに対し、マージヤ１０だけに対
するGOコマンドとして、MRG.GOコマンドが用
意されている。このMRG.GOコマンドでは、UB
２０ＵまたはLB２０Ｌに既に格納されている有
意データに対して処理が行なわれる。

CMDレジスタ４１にセツトされたコマンドデ
ータのREG.INDビツトが論理“０”の場合、第
９図のゲート１０５がイネーブルされる。これに
より、CMDレジスタ４１にセツトされたコマン
ドデータ（の第１乃至第７ビツト）は、ゲート１
０５を介して主制御部３８に供給される。マージ
ヤ１０は、CMDレジスタ４１にセツトされた
ENG.GOコマンドにより起動される。このとき、
クリア回路６１により、WAUレジスタ２５Ｕ、
RAUレジスタ２６Ｕ、FUWEDフラグ５１Ｕ、
およびFUEMPフラグ５２Ｕがクリア（リセツ
ト）される。即ち、MOPレジスタ３９にセツト
されたマージ演算指定情報のＵ／Ｌビツトが論理
“０”、CMDレジスタ４１にセツトされたコマン
ドデータ（但しREG.IND＝０）内のENG.GOビ
ツトが論理“１”の場合、クリア回路６１内のＡ
７８Ｕのアンド条件が成立し、Ａ７８Ｕから論理
“１”の信号が出力される。Ａ７８Ｕからの論理
“１”の信号は、OR７９Ｕを介してゲート８１
Ｕに導かれると共に、OR７９Ｕ，８０Ｕを介し
てゲート８２Ｕに導かれる。ゲート８１Ｕ，８２
Ｕは、制御タイミング発生回路６０のスタートタ
イミング発生機能によるクリアタイミングで、上
記論理“１”の信号をゲートする。ゲート８１Ｕ
からの論理“１”の信号はWAUレジスタ２５Ｕ
およびFUWEDフラグ５１Ｕに導かれ、ゲート８
２Ｕからの論理“１”の信号はRAUレジスタ２
６ＵおよびFUEMPフラグ５２Ｕに導かれる。こ
れにより、WAUレジスタ２５Ｕ、RAUレジス
タ２６Ｕ、FUWEDフラグ５１Ｕ、および
FUEMPフラグ５２Ｕがクリアされる。この状態
で、マージヤ１０は、MOPレジスタ３９内の
LOAD（Ｕ）コマンドで指定されたデータ処理
を、エンジン・コア１５への入力に同期した速度
で行なう。このデータ処理について以下に述べ
る。

マージヤ１０へ、LOAD（Ｕ）コマンドに応
じ、主制御部３８の制御により、UB２０Ｕへデ
ータ、（この例ではＳ１）を格納する動作が行な
われる。この際、対応するデータ（Ｓ１）は、ソ
ータ１２からソート・チエツカ１４を経由して、
マージヤ１０に所定バイト単位で一定周期で供給
される。ソート・チエツカ１４からのデータは、
ソート・チエツカ１４からの出力周期に同期して
INUレジスタ２１Ｕに保持され、UB２０Ｕに導
かれる。LOAD（Ｕ）コマンドの場合、主制御部
３８は、WAUレジスタ２５Ｕを用いてUB２０
Ｕに対するデータ書込みを行なう。即ち、主制御
部３８内の図示せぬ書込み制御部は、INUレジ
スタ２１Ｕに保持されるデータを、マルチプレク
サ２９Ｕにより選択されたWAUレジスタ２５Ｕ
で指定されている、UB２０Ｕのそのアドレスに
書込み、WAUレジスタ２５Ｕを＋１する書込み
制御を繰返し行なう。WAUレジスタ２５Ｕは、
上記したように起動時にリセツトされており（第
１０図参照）、したがつてＳ１はUB２０Ｕの０
番地から順に書込まれる。

UB２０Ｕへのデータ書込みの場合、主制御部
３８はその動作開始時に、RSUレジスタ４３Ｕ
の内容（レコード長RSU）をマルチプレクサ４
４を介してWRCカウンタ４５にセツトし、TRN
レジスタ４２の内容（総レコード数TRN）を
STCカウンタ４６にセツトせしめる。WRCカウ
ンタ４５は、WAUレジスタ２５Ｕ（LB２０Ｌへ
の書込みの場合にはWALレジスタ２５Ｌ）が＋
１される毎に−１される。この結果、WRCカウ
ンタ４５は、１レコードの最終データの書込み時
にアンダフロー状態となり、ボロー信号を出力す
る。WRCカウンタ４５からのボロー信号はSTC
カウンタ４６に導かれ、これによりSTCカウン
タ４６は−１される。このため、STCカウンタ
４６は、Ｓ１の最終レコードの最終データの書込
み時にアンダフロー状態となり、ボロー信号を出
力する。STCカウンタ４６からのボロー信号は
Ａ６７Ｕ，６７Ｌの一端に共通に導かれる。Ａ６
７Ｕの他端には、MOPレジスタ３９内のＵ／Ｌ
ビツトがインバータ６６を介して導かれ、Ａ６７
Ｌの他端には、上記Ｕ／Ｌビツトがそのまま導か
れる。したがつて、Ｕ／Ｌ＝０であるこの例で
は、Ａ６７Ｕのアンド条件が成立し、Ａ６７Ｕか
らFUWEDフラグ５１Ｕに対し、論理“１”の信
号が出力される。これにより、FUWEDフラグ５
１Ｕはセツトされる（第１０図のLOAD（Ｕ）、
ENG.GOコマンドの欄参照）。主制御部３８内の
書込み制御部は、STCカウンタ４６からのボロ
ー信号により、書込み制御動作を停止する。この
結果、WAUレジスタ２５Ｕは、Ｓ１の（最終レ
コードの）最終データの格納アドレスを示した状
態で、カウントアツプ動作を停止することにな
る。第１０図では、上記したWAUレジスタ２５
Ｕの内容のように、該当コマンドの実行終了時に
おける該当レジスタの内容が、リレーシヨンの
（最終レコードの）最終データの格納アドレスと
なることを、「end」で示している。

FUWEDフラグ５１Ｕからのセツト出力信号
は、Ａ７２Ｕの一端に導かれる。Ａ７２Ｕの他端
には、デコーダ７０からのロード信号７１Ｕが導
かれる。デコーダ７０は、MOPレジスタ３９の
内容をデコードしており、この例のように
LOAD（Ｕ）コマンドの場合、論理“１”のロー
ド信号７１Ｕを出力する。したがつて、この例で
は、FUWEDフラグ５１Ｕのセツトにより、Ａ７
２Ｕのアンド条件が成立し、Ａ７２Ｕから
（LOAND（Ｕ）コマンドの実行によるUB２０Ｕ
への書込み完了を示す）論理“１”の信号が出力
される。Ａ７２Ｕからの論理“１”の信号は、
OR７５を介して割込み発生回路７６に導かれ、
これにより割込み発生回路７６はCPU１１に対
する割込み信号ATNを発生する。CPU１１は、
マージヤ１０（内の割込み発生回路７６）からの
割込みを受付けると、FUWEDフラグ５１Ｕ、
FLWEDフラグ５１Ｌ、FUEMPフラグ５２Ｕ、
FLEMPフラグ５２ＬおよびFOVFフラグ１２２
などで示されるマージヤ１０のステータスの読出
しを行ない、割込み要因の判別を行なう。

CPU１１は、マージヤ１０からのステータス
の読取りにより、UB２０ＵへのリレーシヨンＳ
１の書込みの完了を判断すると、次のリレーシヨ
ン、即ち第２のリレーシヨンＳ２に関するセツト
アツプを行なう。この場合のセツトアツプは、前
記したＳ１に関するセツトアツプと略同様であ
る。なお、有効データ長VDLは、第１のリレー
シヨンＳ１および第２のリレーシヨンＳ２の各レ
コードにおいて共通であるため、Ｓ２の場合には
セツトアツプは不要である。したがつて、Ｓ２の
場合のセツトアツプ対象レジスタは、MOPレジ
スタ３９、OSLAレジスタ５４Ｌ、OSLBレジス
タ５５Ｌ、RSLレジスタ４３Ｌ、およびTRNレ
ジスタ４２となる。但し、MOPレジスタ３９に
は、RESTRICT系演算（この例ではREST−
EQ）を指定するMRG−OPコード、ソート順を
指定するAS／DSビツト、LB２０Ｌを指定する
論理“１”のＵ／Ｌビツトを含むマージ演算指定
情報（REST−EQ（Ｌ）コマンド）がセツトされ
る。そして、マージヤ１０内のCMDレジスタ４
１に、Ｓ１の場合と同様に、ENG.GOコマンド
がセツトされることにより、マージヤ１０が再び
起動される。このとき、クリア回路６１により、
WALレジスタ２５Ｌ、RALレジスタ２６Ｌ、
FLWEDフラグ５１Ｌ、およびFLEMPフラグ５
２Ｌがクリア（リセツト）される。即ち、MOP
レジスタ３９にセツトされたマージ演算指定情報
のＵ／Ｌビツトが論理“１”、CMDレジスタ４１
にセツトされたコマンドデータ（但しREG.IND
＝０）内のENG.GOビツトが論理“１”の場合、
クリア回路６１内のＡ７８Ｌのアンド条件が成立
し、Ａ７８Ｌから論理“１”の信号が出力され
る。Ａ７８Ｌからの論理“１”の信号は、OR７
９Ｌを介てゲート８１Ｌに導かれると共に、OR
７９Ｌ，８０Ｌを介してゲート８２Ｌに導かれ
る。ゲート８１Ｌ，８２Ｌは、制御タイミング発
生回路６０のスタートタイミング発生機能による
クリアタミングで、上記論理“１”の信号をゲー
トする。ゲート８１Ｌからの論理“１”の信号は
WALレジスタ２５ＬおよびFLWEDフラグ５１
Ｌに導かれ、ゲート８２Ｌからの論理“１”の信
号はRALレジスタ２６ＬおよびFLEMPフラグ５
２Ｌに導かれる。これにより、WALレジスタ２
５Ｌ、RALレジスタ２６Ｌ、FLWEDフラグ５
１Ｌ、およびFLEMPフラグ５２Ｌがクリアされ
る。この状態で、マージヤ１０は、MOPレジス
タ３９内のREST−EQ（Ｌ）コマンドで指定され
たデータ処理を行なう。このデータ処理について
以下に述べる。なお、REST−EQは、条件デー
タのキーフイールドと対象リレーシヨンのそれと
が等しいとき、対象リレーシヨンを出力すること
を示す。

マージヤ１０では、REST−EQ（Ｌ）コマンド
に応じ、主制御部３８の制御により、LB２０Ｌ
へデータ（この例ではＳ２）を格納する動作が行
なわれる。この際、対応するデータ（Ｓ２）は、
ソータ１２からソート・チエツカ１４を経由し
て、マージヤ１０に所定バイト単位で一定周期で
供給され、この供給周期に同期してINLレジスタ
２１Ｌに保持される。REST−EQ（Ｌ）コマンド
の場合、マージヤ１０の主制御部３８内の図示せ
ぬ書込み制御部は、WALレジスタ２５Ｌを用い
てLB２０Ｌに対するデータ書込みを行なう。即
ち、主制御部３８内の書込み制御部は、INLレジ
スタ２１Ｌに保持されるデータを、WALレジス
タ２５Ｌで指定されるLB２０Ｌのそのアドレス
に書込み、WALレジスタ２５Ｌを＋１する書込
み制御を繰返し行なう。WALレジスタ２５Ｌは、
起動時にリセツトされており（第１０図の
REST−EQ（Ｌ）、ENG.GOコマンドの欄参照）、
したがつてＳ２はLB２０Ｌの０番地から順に書
込まれる。

LB２０Ｌへのデータ書込みの場合、主制御部
３８はその動作開始時に、RSLレジスタ４３Ｌ
の内容（レコード長RSL）をマルチプレクサ４
４を介してWRCカウンタ４５にセツトし、TRN
レジスタ４２の内容（総レコード数TRN）を
STCカウンタ４６にセツトせしめる。WRCカウ
ンタ４５は、WALレジスタ２５Ｌ（UB２０Ｕへ
の書込みの場合にはWALレジスタ２５Ｕ）が＋
１される毎に−１される。この結果、WRCカウ
ンタ４５は、１レコードの最終データの書込み時
にアンダフロー状態となり、ボロー信号を出力す
る。WRCカウンタ４５からのボロー信号はSTC
カウンタ４６に導かれ、これによりSTCカウン
タ４６は−１される。このため、STCカウンタ
４６は、Ｓ２の最終レコードの最終データの書込
み時にアンダフロー状態となり、ボロー信号を出
力する。STCカウンタ４６からのボロー信号は
Ａ６７Ｕ，６７Ｌの一端に共通に導かれる。Ａ６
７Ｕの他端には、MOPレジスタ３９内のＵ／Ｌ
ビツトがインバータ６６を介して導かれ、Ａ６７
Ｌの他端には、上記Ｕ／Ｌビツトがそのまま導か
れる。したがつて、Ｕ／Ｌ＝１であるこの例で
は、Ａ６７Ｌのアンド条件が成立し、Ａ６７Ｌか
らFLWEDフラグ５１Ｌに対し、論理“１”の信
号が出力される。これにより、FLWEDフラグ５
１Ｌはセツトされる（第１０図のREST−EQ
（Ｌ）、ENG.GOコマンドの欄参照）。主制御部３
８内の書込み制御部は、STCカウンタ４６から
のボロー信号により、書込み制御動作を停止す
る。この結果、WALレジスタ２５Ｌは、Ｓ２の
（最終レコードの）最終データの格納アドレスを
示した状態（end）でカウントアツプ動作を停止
することになる。

この例では、UB２０Ｕ（LB２０Ｌ）に対する
リード／ライト動作は、時分割で行なわれる。即
ち、マージヤ１０における１動作サイクルは、リ
ードサイクルと、ライトサイクルとに２分されて
使用される。REST−EQ（Ｌ）コマンドの場合、
主制御部３８内の図示せぬ読出し制御部は、
WALレジスタ２５Ｌの内容WALおよびRALレ
ジスタ２６Ｌの内容RALを比較するCMP２８
Ｌ、並びにWAUレジスタ２５Ｕの内容WAUお
よびRAUレジスタ２６Ｕの内容RAUを比較する
CMP２８Ｕの比較結果を監視している。そして、
RAL＜WAL、RAU＜WAUであれば、読出し制
御部はLB２０Ｌからのデータ読出しが可能であ
るものと判断し、リードサイクルにおいて、
RALレジスタ２６Ｌを用いたLB２０Ｌからのデ
ータ読出し、およびRAUレジスタ２６Ｕを用い
たUB２０Ｕからのデータ読出しを同時に行な
い、しかる後RAUレジスタ２６Ｕ、RALレジス
タ２６Ｌの内容を＋１する。このとき、FLWED
フラグ５１Ｌがセツトしていなければ、書込み制
御部は次のライトサイクルにおいて、前記したよ
うにWALレジスタ２５Ｌを用いたLB２０Ｌへの
データ書込みを行なう。そして、上記した動作が
繰返される。RAUレジスタ２６Ｕ、RALレジス
タ２６Ｌは、前記したように起動時にリセツトさ
れており（第１０図参照）、したがつてUB２０
Ｕ，LB２０Ｌからのデータ読出しは０番地から
行なわれる。

UB２０Ｕ，LB２０Ｌからのデータ読出しに
おいては、１レコードの先頭データの読出しに際
し、RAUレジスタ２６Ｕ、RALレジスタ２６Ｌ
の内容がBUUレジスタ２７Ｕ、BULレジスタ２
７Ｌに、RSUレジスタ４３Ｕ、RSLレジスタ４
３Ｌの内容がRCUカウンタ４９Ｕ、RCLカウン
タ４９Ｌに、そしてVDLレジスタ４７の内容が
VCTカウンタ４８に、主制御部３８内の制御タ
イミング発生回路６０からの１レコード処理開始
の指定タイミングでロードされる。RCUカウン
タ４９Ｕ、RCLカウンタ４９Ｌ、およびVCTカ
ウンタ４８は、UB２０Ｕ、LB２０Ｌからのデ
ータ読出し毎に−１される。この例では、マージ
ヤ１０に供給されるレコードは、INアライナ１
３により、比較対象となるキーフイールドがその
先頭となるように前処理を施されている。したが
つて、VCTカウンタ４８は、キーフイールドの
最終データの読出し時にアンダフロー状態とな
り、キーフイールドエンドを示すボロー信号を出
力する。VCTカウンタ４８からのボロー信号は、
比較制御部６２に導かれる。また、RCUカウン
タ４９Ｕ、RCLカウンタ４９Ｌは、レコード長
がRSUのＵ側レコード、レコード長がRSLのＬ
側レコードの最終データの読出し時にアンダフロ
ー状態となり、レコードエンドを示すボロー信号
を出力する。RCUカウンタ４９Ｕ、RCLカウン
タ４９Ｌからのボロー信号はFUEフラグ５０Ｕ、
FLEフラグ５０Ｌに導かれる。これにより同フ
ラグ５０Ｕ，５０Ｌがセツトし、１レコードの最
終データの読出しであることが示される。

UB２０Ｕ，LB２０Ｌから読出されたデータ
は、UPRレジスタ２２Ｕ、LOWレジスタ２２Ｌ
に保持される。UPRレジスタ２２Ｕ、LOWレジ
スタ２２Ｌの保持データはCMP２３に導かれる。
また、UPRレジスタ２２Ｕ、LOWレジスタ２２
Ｌの保持データはOTUレジスタ２４Ｕ、OTLレ
ジスタ２４Ｌを介してINURレジスタ３１Ｕ、
INLRレジスタ３１Ｌにも導かれ、同レジスタ３
１Ｕ，３１Ｌに保持される。

CMP２３は、UPRレジスタ２２Ｕ、LOWレ
ジスタ２２Ｌからの両データの大小を比較する。
CMP２３の比較結果は、主制御部３８内の比較
制御部６２に導かれる。比較制御部６２には、
VCTカウンタ４８からのキーフイールドエンド
を示すボロー信号も導かれる。比較制御部６２
は、CMP２３からの比較結果が、Ｕ＞Ｌまたは
Ｕ＜Ｌの場合は、その時点でＵ側レコード（この
例ではＳ１内の１レコード）とＬ側レコード（こ
の例ではＳ２内の１レコード）との指定キーフイ
ールド間での比較結果を確定し、CMP２３の比
較結果を制御信号発生回路６５に伝える。これに
対し、Ｕ＝Ｌの場合には、比較結果を確定するこ
とはできないため、次のデータに対する比較結果
が与えられるまで、比較結果の確定を控える。但
し、VCTカウンタ４８からのボロー信号により、
キーフイールドの終了（キーフイールドエンド）
を検出した場合には、Ｕ＝Ｌを確定し、CMP２
３からの一致検出結果を制御信号発生回路６５に
伝える。なお、上記の説明で、ＵはUB２０Ｕか
らの読出しデータを示し、ＬはLB２０Ｌからの
読出しデータを示す。

一方、INURレジスタ３１Ｕ、INLRレジスタ
３１Ｌに保持されたUB２０Ｕ、LB２０Ｌから
の読出しデータは、CMP２３による比較動作と
並行して、URB３０Ｕ、LRB３０Ｌに書込まれ
る。このURB３０Ｕ、LRB３０Ｌに対する書込
みアドレスは、RAURレジスタ３５Ｕ、RALR
レジスタ３５Ｌによつて指定される。RAURレ
ジスタ３５Ｕ、RALRレジスタ３５Ｌは、１レ
コード分の書込みに際しクリアされるようになつ
ており、したがつてUB２０Ｕ、LB２０Ｌから
の読出しデータは、URB３０Ｕ、LRB３０Ｌの
０番地から書込まれる。

主制御部３８内の制御タイミング発生回路６０
は、FUEフラグ５０ＵおよびFLEフラグ５０Ｌ
の状態を監視している。そして、制御タイミング
発生回路６０は、FUEフラグ５０ＵおよびFLE
フラグ５０Ｌが共にセツト状態となつたことを検
出すると、即ちＵ側レコード、Ｌ側レコードのう
ちレコード長の長い方のレコードの最終データの
読出しを検出すると、（URB３０ＵまたはLRB
３０Ｌからの１レコードの読出し出力が可能とな
つたとして）制御信号発生回路６５に各種制御信
号の出力のタイミング指示を与える。

制御信号発生回路６５は、制御タイミング発生
回路６０からの指定タイミングで、MOPレジス
タ３９に保持されているマージ演算指定情報中の
MRG−OPコード並びにAS／DSビツト、および
比較制御部６２からの比較確定結果に応じ、UB
２０Ｕ，LB２０Ｌに対する読出しアドレス、割
込み制御部６３、および出力制御部６４などを制
御する各種制御信号を発生する。制御信号発生回
路６５は、例えばROMである。

制御信号発生回路６５は、MRG−OPコードに
よつてRESTRICT系演算が指定されている場合
（即ち、この例のようにREST−EQ演算の場合）
第１２図に示す入出力論理に従つて各種制御信号
を出力する。但し、第１２図の入出力論理は、マ
ージヤ１０への入力リレーシヨン（この例では、
リレーシヨンＳ１，Ｓ２）が昇順でソートされて
いること（AS／DS＝０）を前提としている。こ
の場合、制御信号発生回路６５は、比較結果がＵ
＜Ｌであれば、UB２０Ｕから次のレコードが読
出され、LB２０Ｌから現レコードが再度読出さ
れるように指示する制御信号を出力する。この制
御信号は、例えば、RAUレジスタ２６Ｕ、RAL
レジスタ２６Ｌへのロード信号であり、この場合
には、RALレジスタ２６Ｌへのロード信号が出
力される。RALレジスタ２６Ｌへのロード信号
が出力された場合、（レコード処理開始時にRAL
レジスタ２６Ｌから）BULレジスタ２７Ｌにロ
ードされた現レコードの先頭アドレスが、RAL
レジスタ２６Ｌにロードされる。これにより、前
記したLB２０Ｌからのデータ読出しと同様にし
て、現レコードを先頭データより順に再び読出す
ことが可能となる。一方、RAUレジスタ２６Ｕ
については、次のデータのアドレス（この場合に
は、次のレコードの先頭アドレス）を示してお
り、何等変化はない。この場合、前記したUB２
０Ｕからのデータ読出しと同様にして、次のレコ
ードを先頭データより順に読出すことが可能とな
る。これに対し、比較結果がＵ＝ＬまたはＵ＞Ｌ
の場合には、制御信号発生回路６５は、UB２０
Ｕから現レコードが再度読出され、LB２０Ｌか
ら次のレコードが読出されるように指示する制御
信号を出力する。特にＵ＝Ｌ（即ちREST−EQの
条件成立）の場合には、制御信号発生回路６５は
LRB３０Ｌに書込まれたレコードの出力を指示
する有効な（論理“１”の）出力指示信号８５Ｌ
を出力する。また、制御信号発生回路６５は、比
較結果に無関係に有効な割込み許可信号７４Ｕ，
７４Ｌを出力する。

今、制御信号発生回路６５からの制御信号によ
り、UB２０Ｕからの現レコードの読出しおよび
LB２０Ｌからの次のレコードの読出しが指示さ
れると共に、論理“１”の出力指示信号８５Ｌが
出力されたものとする。制御信号発生回路６５か
らの論理“１”の出力指示信号８５Ｌは、FLO
フラグ５３Ｌに導かれ、これによりFLOフラグ
５３Ｌはセツトする。出力シーケンス制御部８３
は、FUOフラグ５３ＵおよびFLOフラグ５３Ｌ
の状態を監視しており、フラグ５３Ｕ，５３Ｌの
少なくとも一方がセツトした場合、同フラグ５３
Ｕ，５３Ｌの状態、および図示せぬ出力選択制御
レジスタの指示内容に応じて出力制御を行なう。
例えば、出力選択制御レジスタにより識別番号
NTIDの付加が指示されている状態で、上記した
ようにFLOフラグ５３Ｌがセツトした場合、出
力シーケンス制御部８３は、まずNTID出力制御
部８４Ｎに対しNTIDカウンタ３２からの識別番
号NTIDの出力を指示する。また出力シーケンス
制御部８３は、出力選択制御レジスタによる識別
番号NTID付加指示の有無に無関係に、NTIDカ
ウンタ３２にカウントアツプイネーブル信号９０
を出力する。

NTID出力制御部８４Ｎは、出力シーケンス制
御部８３からの指示に応じ、出力制御信号９１
Ｎ、およびストローブ信号８７Ｎを出力する。出
力制御信号９１Ｎは第１図のゲート３７Ｎに供給
される。これによりゲート３７Ｎがイネーブルさ
れ、NTIDカウンタ３２のカウント値である識別
番号NTIDがゲート３７を介してROUTレジスタ
３３に導かれる。一方、上記ストローブ信号８７
ＮはOR８６を介してゲート８８に供給される。
ゲート８８は、切出し制御部８９からの出力許可
に応じ、OR８６からの出力信号（この例ではス
トローブ信号８７Ｎ）をストローブ信号９３とし
てROUTレジスタ３３に出力する。なお、切出
し制御部８９の制御動作については、JOIN系演
算を例にとつて詳述する予定であり、ここでは
NTID出力制御部８４Ｎ、URB読出し制御部８
４ＵおよびLRB読出し制御部８４Ｌのいずれか
が出力制御動作期間中は、ゲート８８に対し出力
許可が与えられるものとし、説明を省略する。

切出し制御部８９からの出力許可により、ゲー
ト８８からの出力信号であるストローブ信号９３
がROUTレジスタ３３に出力されると、（ゲート
３７Ｎ経由でROUTレジスタ３３に導かれてい
る）NTIDカウンタ３２からの識別番号NTID
は、ROUTレジスタ３３にラツチされる。そし
て、ROUTレジスタ３３にラツチされたデータ
は、HMA１７を介して図示せぬHMに転送され
る。

NTID出力制御部８４Ｎは、NTIDカウンタ３
２からの識別番号NTIDの出力を終了すると、出
力シーケンス制御部８３に対して出力終了を通知
する。これにより、出力シーケンス制御部８３
は、LRB読出し制御部８４Ｌに対しLRB３０Ｌ
からのレコードの読出し出力を指示する。なお、
フラグ５３Ｕ，５３Ｌが共にセツトしている場合
には、出力シーケンス制御部８３はURB読出し
制御部８４ＵおよびLRB読出し制御部８４Ｌに
対し、出力選択制御レジスタで指示された出力順
で読出し指示を与える。

LRB読出し制御部８４Ｌは、出力シーケンス
制御部８３からの指示に応じ、出力制御信号９１
Ｌを出力する。この出力制御信号９１Ｌは第１図
のゲート３７Ｌに導かれる。これによりゲート３
７Ｌはイネーブルさる。この状態で、LRB読出
し制御部８４ＬはRALRレジスタ３５Ｌおよび
CTRカウンタ５６をクリアし、しかる後RALR
レジスタ３５Ｌを用いてLRB３０Ｌからのデー
タ読出しを行なう。また、LRB読出し制御部８
４Ｌは、LRB３０Ｌから所定バイトのデータを
読出し毎に、RALR３５ＬおよびCTRカウンタ
５６の内容を＋１すると共に、ストローブ信号８
７Ｌを出力する。このストローブ信号８７Ｌは
OR８６を介してゲート８８に供給され、ストロ
ーブ信号９３としてROUTレジスタ３３に供給
される。これにより、（ゲート３７Ｌ経由で
ROUTレジスタ３３に導かれている）LRB３０
Ｌからの読出しデータは、ROUTレジスタ３３
にラツチされ、前記したようにHMA１７を介し
てHMに転送される。なお、LRB３０Ｌからの
データ読出し期間中、UB２０Ｕ，LB２０Ｌか
ら次のレコードを読出し、同レコードを所定バイ
ト単位でURB３０Ｕ，LRB３０Ｌの０番地から
書込むことも可能である。この場合、URB３０
Ｕ，LRB３０Ｌに対するリード／ライト動作は、
UB２０Ｕ，LB２０Ｌに対するそれと同様に、
時分割で行なう必要がある。

このようにして、１レコード分のLRB３０Ｌ
からの読出しデータが（識別番号NTIDに続い
て）マージヤ１０から出力されたものとする。こ
のとき、CTRカウンタ５６の内容とRSLレジス
タ４３Ｌの示すＬ側リレーシヨン（この例ではＳ
２）のレコード長とを比較するCMP５９Ｌの比
較結果は、一致を示している。LRB読出し制御
部８４Ｌは、CMP５９Ｌの一致検出により１レ
コードの読出し出力終了を判断し、出力シーケン
ス制御部８３に対して出力終了を通知する。
（FUOフラグ５３Ｕがセツトされていないこの例
では）出力シーケンス制御部８３は、LRB読出
し制御部８４Ｌからの出力終了通知により１出力
シーケンスの終了を判断し、カウンタストローブ
信号９２をOR９４に出力する。OR９４は、出
力シーケンス制御部８３からのカウンタストロー
ブ信号９２を、カウンタストローブ信号９５とし
て第１図のNTIDカウンタ３２のクロツク端子
CKに出力する。NTIDカウンタ３２のカウント
アツプイネーブル端子Ｅには、前記したように出
力シーケンス制御部８３からカウントアツプイネ
ーブル信号９０が供給されている。したがつて、
NTIDカウンタ３２は上記カウントストローブ信
号９５に応じてカウントアツプする。これによ
り、識別番号NTIDは＋１される。

上記した動作が繰返され、例えば第１０図に示
すように、RALレジスタ２６Ｌの内容がWALレ
ジスタ２５Ｌのそれに一致したものとする。この
場合、WALレジスタ２５ＬおよびRALレジスタ
２６Ｌの各内容を比較するCMP２８Ｌは、論理
“１”の一致検出信号を出力する。この一致検出
信号はＡ６８Ｌの一端に導かれる。Ａ６８Ｌの他
端にはFLWEDフラグ５１Ｌからの論理“１”の
出力信号が導かれている。これは、FLWEDフラ
グ５１Ｌが前記したようにセツト状態にあること
による。この場合、Ａ６８Ｌのアンド条件が成立
し、Ａ６８Ｌから論理“１”の信号が出力され
る。このＡ６８Ｌからの論理“１”の信号は、
LB２０Ｌに対するリレーシヨンの書込み（この
例ではＳ２）が完了している状態で、RALレジ
スタ２６Ｌの示す読出しアドレスがWALレジス
タ２５Ｌの書込みアドレスに一致したこと、即ち
LB２０Ｌが空状態となつたことを示す。Ａ６８
Ｌからの論理“１”の信号はゲート６９Ｌに導か
れる。ゲート６９Ｌは、Ａ６８Ｌからの論理
“１”の信号を、制御タイミング発生回路６０か
らの指定タイミング（レコードエンド検出タイミ
ング）でゲートする。この結果、Ａ６８Ｌからの
論理“１”の信号はFLEMPフラグ５２Ｌに出力
され、同フラグ５２Ｌはセツトする。FLEMPフ
ラグ５２Ｌからの論理“１”の（セツト）出力信
号はＡ７３Ｌの一端に導かれる。Ａ７３Ｌの他端
には制御信号発生回路６５からの割込み許可信号
７４Ｌが導かれる。この場合、割込み許可信号７
４Ｌは前記したように論理“１”（第１２図参照）
であり、したがつてＡ７３Ｌは論理“１”の信号
を出力する。Ａ７３Ｌからの論理“１”の信号
は、OR７５を介して割込み発生回路７６に導か
れ、これにより割込み発生回路７６はCPU１１
に対する割込みを発生する。CPU１１は、マー
ジヤ１０（内の割込み発生回路７６）からの割込
みを受付けると、マージヤ１０のステータスの読
出しを行ない、割込み要因の判別を行なう。

CPU１１は、マージヤ１０からのステータス
の読取りにより、LB２０Ｌが空状態となつたこ
と、即ちマージヤ１０での演算終了を判断する。
これは、WAUレジスタ２５ＵおよびRAUレジ
スタ２６Ｕの各内容を比較するCMP２８Ｕから
一致検出信号が出力され、FUEMPフラグ５２Ｕ
がセツトした場合も同様である。CPU１１は、
上記した関係演算（REST−EQ）で（条件成立
により）マージヤ１０から出力されたレコードの
数（もしＵ側およびＬ側共に出力する場合であれ
ばレコードの組数）を知りたい場合、以下に述べ
るようにNTIDカウンタ３２の内容の読取を行な
う。

CPU１１は、まずマージヤ１０を機器指定し
て、しかる後NTIDカウンタ３２を指定するコマ
ンドデータ（REG.IND＝１）をコマンド信号
CMDと共に入出力バス１８に出力する。入出力
バス１８上のコマンドデータはマージヤ１０の入
出力インタフエース４０内の入力ドライバ１０２
を介し、コマンド信号CMDは入出力ドライバ１
０１を介し、それぞれCMDレジスタ４１に供給
される。しかして、NTIDカウンタ３２を指定す
るコマンドデータは、コマンド信号CMDに応じ
てCMDレジスタ４１に保持される。CMDレジス
タ４１に保持されたコマンドデータは、この例の
ようにREG.IND＝１の場合、ゲート１０６を介
してDEC１０７，１０８に供給される。

CPU１１は、NTIDカウンタ３２を指定する
コマンドデータを転送すると、リード信号RDを
入出力バス１８経由でマージヤ１０に転送する。
CPU１１からのリード信号RDは、マージヤ１０
の入出力インタフエース４０内の入出力ドライバ
１０１を介してDEC１０８に供給される。DEC
１０８は、上記リード信号RDによりイネーブル
され、ゲート１０６より供給されるCMDレジス
タ４１からのコマンドデータのデコード信号を出
力する。上記コマンドデータがNTIDカウンタ３
２を指定しているこの例では、DEC１０８から
は出力制御信号１１０が出力される。この出力制
御信号１１０はゲート１１１に供給される。ゲー
ト１１１にはNTIDカウンタ３２からの識別番号
NTIDが供給されている。ゲート１１１は、DEC
１０８からの出力制御信号１１０によりイネーブ
ルされ、NTIDカウンタ３２からの識別番号
NTIDをゲートする。この結果、NTIDカウンタ
３２からの識別番号NTIDは、ゲート１１１を介
して出力ドライバ１０３に出力され、同ドライバ
１０３により入出力バス１８に送出される。
CPU１１は、入出力バス１８上の識別番号
NTIDを取込み、その値から初期値を減じること
により、出力されたレコード数（組数）を知るこ
とができる。

ところで、所望の関係演算が終了した状態で、
UB２０Ｕ、LB２０Ｌに格納されているデータ
に対し、別の演算を行ないたい場合がある。この
場合、マージヤ１０のみを起動するMRG.GOコ
マンドを使用する。具体的には、第１０図のに
示すように、所望のマージ演算コマンド（この例
ではREST−NE（Ｌ）コマンド）と共に、
URTRY並びにLRTRYが指定されたMRG.GO
コマンド、即ちMRG.GO＝URTRY＝LRTRY
＝１、REG.IND＝RST＝ENG.GO＝０のMRG.
GOコマンドが適用される。第７図のクリア回路
６１に示すように、URTRYビツトは、OR８０
Ｕの一端に導かれ、LRTRYビツトはOR８０Ｌ
の一端に導かれる。したがつて、URTRY＝
LRTRY＝１のこの例では、OR８０Ｕ，８０Ｌ
の出力レベルは論理“１”となる。このため、制
御タイミング発生回路６０からのスタートタイミ
ングで、URTRYビツトに対応してRAUレジス
タ２６ＵおよびFUEMPフラグ５２Ｕがクリアさ
れ、LRTRYビツトに対応してRALレジスタ２
６ＬおよびFLEMPフラグ５２Ｌがクリアされ
る。一方、WAUレジスタ２５Ｕ、WALレジス
タ２５Ｌ、FUWEDフラグ５１Ｕ、FLWEDフラ
グ５１Ｌについては、前の状態、即ち第１０図の
の示すREST−EQ（Ｌ）、ENG.GOコマンドの
実行終了時の状態を保持する。したがつて、UB
２０Ｕ，LB２０Ｌに格納されているデータに対
し、その先頭データから所望の演算（この例では
REST−NE（Ｌ）演算）を行なうことができる。
なお、REST−NEコマンドでは、条件データの
キーフイールドと、対象リレーシヨンのそれとが
等しくなく、且つLB２０Ｌに対するレコード更
新が行なわれるときのＵ側データ（レコード）が
出力対象となる。

次に、LB２０Ｌの容量を越える対象リレーシ
ヨンに対するRESTRICT系演算（REST−EQ演
算）について、第１３図および第１４図を参照し
て説明する。なお、第１３図は第１０図に、第１
４図は第１１図に対応する。今、条件データとし
ての第１のリレーシヨンをＳ１、対象リレーシヨ
ン（第２のリレーシヨン）をＳ２とする。また、
Ｓ２は、LB２０Ｌの容量単位に応じてＳ２１〜
Ｓ２３に分割されるものとする。なお、条件デー
タであるＳ１は、UB２０Ｕの容量を越えないこ
とを前提とする。この場合、CPU１１からマー
ジヤ１０に対し、まずLOAD（Ｕ）、ENG.GOコ
マンドが与えられる。これによりUB２０Ｕに関
するレジスタ、フラグ類がクリアされ（第１３図
のLOAD（Ｕ）、ENG.GOコマンドの欄参照）、
Ｓ１がUB２０Ｕの０番地から所定バイト単位で
書込まれる。Ｓ１の書込みが完了すると、CPU
１１からマージヤ１０に対し、REST−EQ（Ｌ）、
ENG.GOコマンドが与えられる。これにより、
LB２０Ｌに関するレジスタ、フラグ類がクリア
され（第１３図のREST−EQ（Ｌ）、ENG.GO
コマンドの欄参照）、Ｓ２１をLB２０Ｌの０番地
から始まる領域に書込む動作が開始される。LB
２０Ｌへのデータ書込みが開始されると、前記し
たようにUB２０ＵおよびLB２０Ｌからのデー
タ読出しが開始され、VDLレジスタ４７で指定
されたキーフイールド部分の比較が行なわれる。
そして、FUEフラグ５０ＵおよびFLEフラグ５
０Ｌが共にセツト状態となると、レコード間の比
較結果、MRG.GOコマンド、およびAS／DSビ
ツトにより、URB３０Ｕ，LRB３０Ｌに書込ま
れたレコードに対する出力指示、およびレコード
更新が制御され、次のレコード処理に進む。この
とき、識別番号NTIDに対する出力制御も行われ
ることは勿論である。

このようにして、REST−EQ（Ｌ）、ENG.GO
コマンドで指定された演算が実行され、例えば第
１３図および第１４図のに示すように、RAL
レジスタ２６Ｌの内容がWALレジスタ２５Ｌの
それに一致し、CMP２８Ｌから一致検出番号が
出力されたものとする。この場合、前記した
RESTRICT系演算（REST−EQ）の場合と同様
に、FLEMPフラグ５２Ｌがセツトシ、CPU１１
に対し割込みがかかる。これによりCPU１１は、
Ｓ１とＳ２１との間の演算終了を判断する。
CPU１１は、次のＳ２２とUB２０Ｕ内のＳ１と
の間のREST−EQ演算のために、マージヤ１０
に対し、REST−EQ（Ｌ）、ENG.GOコマンドを
与える。但し、Ｓ１については、再度先頭レコー
ドから読出す必要があるため、第１３図のに示
すように、URTRYが指定されたENG.GOコマ
ンド、即ちENG.GO＝URTRY＝１、REG.ING
＝RST＝MRG.GO＝LRTRY＝０のENG.GOコ
マンドが適用される。この場合、マージヤ１０の
起動に際し、第７図のクリア回路６１により、論
理“１”のURTRYビツトに応じてRAUレジス
タ２６ＵおよびFUEMPフラグ５２Ｕがクリアさ
れ、論理“１”のENG.GOビツト（およびＵ／
ＬビツトによるLB２０Ｌ指定）に応じてWALレ
ジスタ２５Ｌ、FLWEDフラグ５１Ｌ、RALレ
ジスタ２６Ｌ、FLEMPフラグ５２Ｌがクリアさ
れる。また、WAUレジスタ２５Ｕ、FUWEDフ
ラグ５１Ｕについては、前の状態を保持する。し
たがつて、UB２０Ｕに既に書込まれているＳ１
については、その先頭レコードからの読出しが可
能となる。また、Ｓ１が全て読出され、UB２０
Ｕが空状態となる場合の正しい検出も可能とな
る。一方、Ｓ２２については、その先頭レコード
からLB２０Ｌに書込まれ、同先頭レコードから
読出されることは、明らかである。

このようにして、REST−EQ（Ｌ）、並びに
URTRY指定のENG.GOコマンドで指定された
演算が実行され、例えば第１３図および第１４図
のに示すように、RAUレジスタ２６Ｕの内容
がWAUレジスタ２５Ｕのそれに一致し、CMP２
８Ｕから一致検出信号が出力されたものとする。
この場合、FUEMPフラグ５２Ｕがセツトし、
CPU１１に対し割込みがかかる。これにより
CPU１１は、Ｓ１とＳ２２との間の演算終了を
判断する。CPU１１は、次のＳ２３とUB２０Ｕ
内のＳ１との間のREST−EQ演算のために、マ
ージヤ１０に対し、REST−EQ（Ｌ）、並びに
URTRY指定のENG.GOコマンドを与える。こ
れにより、UB２０Ｕに既に書込まれているＳ１
と、LB２０Ｌに新たに書込まれるＳ２３との間
のREST−EQ演算が、その先頭レコードから行
なわれる。

次に、マージヤ１０による関係演算処理につい
て、JOIN系演算の場合を例にとり説明する。
JOIN系演算は、２つのリレーシヨンの指定キー
フイールドの比較を行ない、条件が成立した組で
新たなリレーシヨンを作り出す、いわゆる２スト
リーム入力合成出力型の演算である。例えば、
JOIN系演算の１つであるJOIN−ALL演算では、
２つのリレーシヨンの全ての組合せレコードが無
条件で出力される。

マージヤ１０によるJOIN系演算では、LOAD
（Ｕ）演算指定により、第１のリレーシヨンを
UB２０Ｕに格納した後、JOIN（Ｌ）系演算指定
により第２のリレーシヨンをLB２０Ｌに格納し
つつ、JOIN演算が行なわれる。そして、UB２
０Ｕからの読出しレコード（Ｕ側レコード）の指
定キーフイールドと、LB２０Ｌからの読出しレ
コード（Ｌ側レコード）のそれとの比較を行な
い、演算条件が成立したとき、Ｕ側およびＬ側レ
コードの出力指示が制御信号発生回路６５から与
えられる。JOIN−ALL演算における制御信号発
生回路６５の入出力論理を、第１５図に示す。但
し、第１５図の入出力論理は、マージヤ１０への
入力リレーシヨンが昇順でソートされていること
を前提としている。なお、JOIN系演算では、第
１および第２のリレーシヨンは、UB２０Ｕ，
LB２０Ｌの容量を越えず、そのソート順も同じ
必要がある。ソート順が同じであることは、前記
したRESTRICT系演算の場合にも同様である。

さて、UB２０Ｕ，LB２０Ｌからの読出しレ
コードは、URB３０Ｕ，LRB３０Ｌに書込まれ
る。そして、FUEフラグ５０ＵおよびFLEフラ
グ５０Ｌが共にセツト状態となると、即ち、Ｕ側
レコードおよびＬ側レコードの最終データの読出
しが共に検出されると、制御信号発生回路６５は
前記したRESTRICT系演算の場合と同様に、
URB３０Ｕ，LRB３０Ｌに書込まれたレコード
の出力指示、およびレコード更新の制御を行な
う。今、JOIN−ALL演算が指定されているもの
とすると、制御信号発生回路６５は、第１５図の
入出力論理に示すように、論理“１”の出力指示
信号８５Ｕ，８５Ｌを出力する。また制御信号発
生回路６５は、LB２０Ｌからの読出しレコード
が第２のリレーシヨンの最終レコードであるか否
か（LENDであるか否か）により、レコード更新
制御を行なう。もし最終レコードでない場合に
は、制御信号発生回路６５は、UB２０Ｕから現
レコードが再度読出され、LB２０Ｌから次のレ
コードが読出されるように指示する制御信号を出
力する。これに対し、最終レコードの場合
（LENDの場合）には、制御信号発生回路６５は、
UB２０Ｕから次のレコードが読出され、LB２
０Ｌから（第２のリレーシヨンの）先頭レコード
が読出されるように指示せる制御信号を出力す
る。

制御信号発生回路６５からの論理“１”の信号
８５Ｕ，８５Ｌは、FUOフラグ５３Ｕ、FLOフ
ラグ５３Ｌに導かれ、これにより同フラグ５３
Ｕ，５３Ｌはセツトする。出力シーケンス制御部
８３は、FUOフラグ５３ＵおよびFLOフラグ５
３Ｌを監視しており、フラグ５３Ｕ，５３Ｌの少
なくとも一方がセツトした場合、同フラグ５３
Ｕ，５３Ｌの状態、および図示せぬ出力選択制御
レジスタの指示内容に応じて出力制御を行なう。
例えば、出力選択制御レジスタにより識別番号
NTIDの付加が指示され、且つＵ側レコード→Ｌ
側レコードの出力順が指示されている状態で、上
記したようにFUOフラグ５３ＵおよびFLOフラ
グ５３Ｌがセツトした場合、出力シーケンス制御
部８３は、まずNTID出力制御部８４Ｎに対し
NTIDカウンタ３２からの識別番号NTIDの出力
を指示する。また出力シーケンス制御部８３は、
出力選択制御レジスタによる識別番号NTID付加
指示の有無に無関係に、NTIDカウンタ３２にカ
ウントアツプイネーブル信号９０を出力する。

NTID出力制御部８４Ｎは、出力シーケンス制
御部８３からの指示に応じ、前記した
RESTRICT系演算の場合と同様に、出力制御信
号９１Ｎおよびストローブ信号８７Ｎを出力し、
NTIDカウンタ３２で生成された識別番号NTID
をROUTレジスタ３３にラツチせしめ、外部に
出力する。NTID出力制御部８４Ｎは、NTIDカ
ウンタ３２からの識別番号NTIDの出力を終了す
ると、出力シーケンス制御部８３に対して出力終
了を通知する。これにより、出力シーケンス制御
部８３は、URB読出し制御部８４Ｕに対して
URB３０Ｕからのレコードの読出し出力を指示
すると共に、切出し制御部８９にＵ側レコードに
対する切出し制御を指示する。

URB読出し制御部８４Ｕは、出力シーケンス
制御部８３からの指示に応じ、出力制御信号９１
Ｕを出力する。この出力制御信号９１Ｕは第１図
のゲート３７Ｕに導かれる。これによりゲート３
７Ｕはイネーブルされ、URB３０Ｕからの読出
しデータのROUTレジスタ３３への出力が許可
される。この状態で、URB読出し制御部８４Ｕ
はRAURレジスタ３５ＵおよびCTRカウンタ５
６をクリアし、しかる後RAURレジスタ３５Ｕ
を用いてURB３０Ｕからのデータ読出しを行な
う。また、URB読出し制御部８４Ｕは、URB３
０Ｕから所定バイトのデータを読出す毎に、
RAURレジスタ３５ＵおよびCTRカウンタ５６
の内容を＋１すると共に、ストローブ信号８７Ｕ
を出力する。CTRカウンタ５６の内容は、CMP
５７Ｕ〜５９Ｕ，CMP５７Ｌ〜５９Ｌに導かれ、
OSUAレジスタ５４Ｕ、OSUBレジスタ５５Ｕ、
RSUレジスタ４３Ｕ、OSLAレジスタ５４Ｌ、
OSLBレジスタ５５Ｌ、RSLレジスタ４３Ｌと比
較される。CMP５７Ｕ，５８ＵおよびCMP５７
Ｌ，５８Ｌの比較結果は切出し制御部８９に導か
れる。

切出し制御部８９は、出力シーケンス制御部８
３からＵ側レコードの切出し制御を指示された場
合、CMP５７ＵおよびCMP５８Ｕを監視する。
そして、切出し制御部８９は、現読出し中のデー
タのレコード内位置を示すCTRカウンタ５６の
内容（この例では、RAURレジスタ３５Ｕの内
容、即ちURB３０Ｕに対する読出しアドレスに
一致）をＸとすると、CMP５７Ｕ，５７Ｕによ
りOSUA≦Ｘ≦OSUBが検出されている期間は、
ゲート８８に対して出力許可を与える。即ち、切
出し制御部８９は、通常はゲート８９に対して出
力許可を与えているが、出力シーケンス制御部８
３から切出し制御を指示されると、出力許可／禁
止の制御を行なう。この結果、切出し制御部８９
から出力許可が与えられている期間だけ、URB
読出し制御部８４Ｕからのストローブ信号８７Ｕ
がストローブ信号９３としてROUTレジスタ３
３に導かれ、URB３０Ｕからの読出しデータが
ROUTレジスタ３３にラツチされる。したがつ
て、OSUA（第１の切出し位置）およびOSUB（第
２の切出し位置）を適切な値に設定することによ
り、出力対象となるＵ側レコードから所望の属性
だけを選択的に切出し出力することができる。こ
れは、Ｌ側レコードについても同様である。な
お、OSUA（OSLA）＝０、OSUB（OSLB）＝RSU
の場合には、１レコード分のデータがそのまま出
力される。

URB３０Ｕからの読出しデータが該当レコー
ドの最終データとなると、CMP５９Ｕは一致を
検出し、一致検出信号を出力する。URB読出し
制御部８４Ｕは、CMP５９Ｕから一致検出信号
が出力されると、レコード読出し終了を判断し、
その旨を出力シーケンス制御部８３に通知する。
出力シーケンス制御部８３は、URB読出し制御
部８４Ｕから終了が通知され、この例のように
FLOフラグ５３Ｌがセツトされていると、LRB
読出し制御部８４Ｌに対してLRB３０Ｌからの
レコードの読出し出力を指示すると共に、切出し
制御部８９にＬ側レコードに対する切出し制御を
指示する。これにより、上記した場合と同様にし
て、Ｌ側レコードのうちOSLA≦Ｘ≦OSLBを満
足するフイールド部分のデータが切出し出力され
る。

LRB読出し制御部８４Ｌは、１レコードの読
出し制御を終了すると、その旨を出力シーケンス
制御部８３に通知する。出力シーケンス制御部８
３は、LRB読出し制御部８４Ｌからの出力終了
通知により１出力シーケンスの終了を判断し、カ
ウンタストローブ信号９２を出力する。この信号
９２はOR９４を介してカウンタストローブ信号
９５としてNTIDカウンタ３２のクロツク端子
CKに供給される。これにより、NTIDカウンタ
３２の内容（識別番号NITD）が＋１される。

以下、同様にしてJOIN−ALL演算が繰返し行
われ、その都度、識別番号NTID、Ｕ側レコード
およびＬ側レコードの組が出力される。そして、
UB２０Ｌが空状態となりFUEMPフラグ５２Ｕ
がセツトすると、制御信号発生回路６５からの論
理“１”の割込み許可信号７４Ｕに応じAU７３
Ｕから論理“１”の信号が出力される。この論理
“１”の信号はOR７５を介して割込み発生回路
７６に供給され、これにより同回路７６から
CPU１１に対する割込みが発生される。CPU１
１は、この割込みに応じてマージヤ１０のステー
タスの読取りを行ない、演算終了を判断する。

さて、上記のJOIN−ALL演算においては、第
１のリレーシヨンのレコード数が2ⁿ、第２のリレ
ーシヨンのレコード数が2^mであるものとすると、
その出力リレーシヨンのレコード数は2^n+mとな
る。したがつてNTIDカウンタ３２のビツト長１
としては少なくともｎ＋ｍビツト必要である。も
しソフトウエアの設定ミスなどにより、１＜ｎ＋
ｍとなつた場合には、上記のJOIN−ALL演算に
おいてNTIDカウンタ３２がオーバーフロー状態
となり、出力リレーシヨン中の識別番号NTIDが
ユニークでなくなつてしまう。そこでこの実施例
では、以下に述べるように、NTIDカウンタ３２
のオーバーフロー状態を検出するようにし、同状
態の検出時には動作を停止してCPU１１に異常
終了を通知するようにしている。

NTIDカウンタ３２は、そのカウント値がオー
ル“１”となると、キヤリー出力端子COから論
理“１”のキヤリー信号９６を出力する。このキ
ヤリー信号９６はＡ１２１に入力される。Ａ１２
１には、出力シーケンス制御部８３からNTIDカ
ウンタ３２に供給されるカウントアツプイネーブ
ル信号９０およびカウンタストローブ信号９５も
入力される。Ａ１２１は、NTIDカウンタ３２か
ら論理“１”のキヤリー信号９６が出力された次
のカウンタストローブ信号９５のタイミング、即
ちNTIDカウンタ３２がオーバーフロー状態とな
るタイミングで論理“１”の信号を出力する。Ａ
１２１からの論理“１”の信号はFOVFフラグ１
２２に供給される。FOVFフラグ１２２は、Ａ１
２１からの論理“１”の信号に応じてセツトし、
これによりNTIDカウンタ３２がオーバーフロー
状態となつたことが示される。

FOVFフラグ１２２がセツトすると、そのセツ
ト出力によりマージヤ１０の動作（この例では
JOIN−ALL演算）が停止され、次に述べるよう
にCPU１１に対する割込み（エラー割込み）が
発生する。即ち、FOVFフラグ１２２のセツト出
力は異常検出回路１２３に供給される。異常検出
回路１２３はFOVFフラグ１２２のセツト出力に
より異常（エラー発生）を検出すると、論理
“１”の信号を出力する。異常検出回路１２３か
らの論理“１”の信号はOR７５を介して割込み
発生回路７６に供給され、これにより同回路７６
からCPU１１に対する割込みが発生される。
CPU１１は、この割込みに応じ、FOVFフラグ
１２２等によつて示されるマージヤ１０のステー
タスの読取りを行ない、NTIDカウンタ３２のオ
ーバーフローによる異常終了を判断する。これに
より、ソフトウエア設定ミスによるシステムの誤
動作が防止できる。

［発明の効果］ 以上詳述したようにこの発明によれば、各種の
関係演算が、極めて効率よく行なえる。また、こ
の発明によれば、演算条件成立により外部に出力
されるレコード（レコード組）に新たな識別子を
付すことができるので、その後のデータ処理に極
めて都合がよい。しかも、この発明によれば、ソ
フトウエア設定ミスなどにより、出力レコード数
が上記の識別子で表現できる範囲を越えた場合に
は、その旨を検出して動作を停止し、上位装置に
異常終了を通知できるので、システムの誤動作を
防止できる。

【図面の簡単な説明】

第１図はこの発明の一実施例に係るマージヤ
（関係演算処理装置）のブロツク構成図、第２図
は第１図のマージヤを適用する関係データベース
エンジン（RDBE）の全体構成図、第３図はマー
ジ演算指定情報のフオーマツト図、第４図はコマ
ンドデータのフオーマツト図、第５図は第１図に
示す主制御部の機能構成を示すブロツク図、第６
図は第５図に示す割込み制御部周辺のブロツク構
成図、第７図は第５図に示すクリア回路周辺の回
路構成図、第８図は第５図に示す出力制御部周辺
のブロツク構成図、第９図は第１図に示す入出力
インタフエースのブロツク構成図、第１０図は
RESTRICT（制約）系演算（REST−EQ）を実
行するためのコマンド列と、各コマンドによる起
動時および終了時における各種レジスタ、フラグ
類の内容との対応関係を示す図、第１１図は第１
０図に示す各コマンドの実行終了時のＵ／Ｌバツ
フアへの書込み並びに読出し位置の変化を説明す
る図、第１２図はRESTRICT（制約）系演算
（REST−EQ）が指定されている場合の制御信号
発生回路の入出力論理の一例を示す図、第１３図
および第１４図は第１０図および第１１図に対応
するもので、対象リレーシヨンがマージヤのバツ
フア容量を越える場合のRESTRICT（制約）系
演算を説明するための図、第１５図はJOIN系演
算（JOIN−ALL）が指定されている場合の制御
信号発生回路の入出力論理の一例を示す図であ
る。 １０……マージヤ、１１……CPU、２０Ｕ…
…Ｕバツフア、２０Ｌ……Ｌバツフア、２３，２
８Ｕ，２８Ｌ，５７Ｕ〜５９Ｕ，５７Ｌ〜５９Ｌ
……比較器（CMP）、２７Ｌ……BUUレジスタ、
２７Ｌ……BULレジスタ、３０Ｕ……URBバツ
フア、３０Ｌ……LRBバツフア、３２……
NTIDカウンタ、３８……主制御部、３９……
MOPレジスタ、４１……CMDレジスタ、４２…
…TRNレジスタ、４３Ｕ……RSUレジスタ、４
３Ｌ……RSLレジスタ、４７……VDLレジスタ、
５０Ｕ……FUEフラグ、５０Ｌ……FLEフラグ、
５１Ｕ……FUWEDフラグ、５１Ｌ……FLWED
フラグ、５２Ｕ……FUEMPフラグ、５２Ｌ……
FLEMPフラグ、５３Ｕ……FUOフラグ、５３Ｌ
……FLOフラグ、５４Ｕ……OSUAレジスタ、
５４Ｌ……OSLAレジスタ、５５Ｕ……OSUBレ
ジスタ、５５Ｌ……OSLBレジスタ、６１……ク
リア回路、６２……比較制御部、６３……割込み
制御部、６４……出力制御部、６５……制御信号
発生回路、８３……出力シーケンス制御部、８４
Ｎ……NTID出力制御部、８４Ｕ……URB読出
し制御部、８５Ｌ……LRB読出し制御部、１２
２……FOVFフラグ。

Claims (1)

1. 【特許請求の範囲】 １ ソート処理が施された第１のリレーシヨンを
   格納する第１バツフア２０Ｕと、 ソート処理が施された第２のリレーシヨンを格
   納する第２バツフア２０Ｌと、 演算識別を示すオペレーシヨンコード、および
   上記第１または第２バツフアのいずれか一方を指
   定するバツフア指定ビツトを保持する第１レジス
   タ３９と、 上記第１または第２バツフアに格納されるリレ
   ーシヨンを構成するレコードのレコード数を示す
   レコード数情報を保持する第２レジスタ４２と、 上記第１または第２バツフアに格納されるリレ
   ーシヨンを構成するレコードのレコード長を示す
   レコード長情報を保持する第３レジスタ４３Ｕ，
   ４３Ｌと、 上記リレーシヨンのキーフイールド長を示すキ
   ーフイールド長情報を保持する第４レジスタ４７
   と、 上記第１レジスタに保持された上記オペレーシ
   ヨンコードによりロード処理または関係演算処理
   が指定されている場合に、上記第１または第２バ
   ツフアのうち上記バツフア指定ビツトで指定され
   たバツフアに、上記第２レジスタで指定されるレ
   コード数、および上記第３レジスタで指定される
   レコード長で示されるデータ量の上記リレーシヨ
   ンを書込む手段３８と、 上記第１レジスタに保持された上記オペレーシ
   ヨンコードにより関係演算処理が指定されている
   場合に、上記第１および第２バツフアから１レコ
   ードずつデータを読出す手段６５と、 上記第１バツフアから読出された１レコード分
   のデータを一時格納する第３バツフア３０Ｕと、 上記第２バツフアから読出された１レコード分
   のデータを一時格納する第４バツフア３０Ｌと、 関係演算処理に際し入出力バスより初期値設定
   が可能なカウンタ３２と、 上記第１および第２バツフアから読出された上
   記両レコードを上記第４レジスタで指定されてい
   る上記キーフイールド間で比較する比較回路２３
   と、 この比較回路の比較結果および上記第１レジス
   タに保持された上記オペレーシヨンコードに応
   じ、上記第１および第２バツフアに対する読出し
   アドレスの更新制御を行なうと共に、上記第３お
   よび第４バツフアに一時格納された両レコードま
   たはいずれか一方のレコードの外部への出力制御
   を行なう第１出力制御手段６５と、 この第１出力制御手段によるレコード出力に際
   し、上記カウンタのカウント値を出力レコードの
   識別子として外部に出力する第２出力制御手段８
   ４Ｎと、 上記第１出力制御手段によるレコード出力に応
   じ、上記カウンタのカウント値を更新制御するカ
   ウンタ制御手段８３と、 このカウンタ制御手段によるカウント更新制御
   タイミングで上記カウンタからのキヤリー出力の
   有無を調べ、カウンタ・オーバーフローを検出す
   るオーバーフロー検出手段１２１，１２２と、 この検出手段の検出結果に応じてシステム動作
   を停止し、上位装置に異常終了を通知する異常終
   了通知手段１２３と を具備することを特徴とする関係演算処理装置。