JPH0373008B2 - - Google Patents
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- JPH0373008B2 JPH0373008B2 JP57223797A JP22379782A JPH0373008B2 JP H0373008 B2 JPH0373008 B2 JP H0373008B2 JP 57223797 A JP57223797 A JP 57223797A JP 22379782 A JP22379782 A JP 22379782A JP H0373008 B2 JPH0373008 B2 JP H0373008B2
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/226—Microinstruction function, e.g. input/output microinstruction; diagnostic microinstruction; microinstruction format
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Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は付加機構を設置して性能向上を図つて
いるデータ処理装置に関し、詳しくは、同一命令
の実行を、付加機構で実行するためのマイクロプ
ログラムと処理装置本体の内部機構で実行するた
めのマイクロプログラムの制御メモリへの配置方
法に関するものである。[Detailed Description of the Invention] [Field of Application of the Invention] The present invention relates to a data processing device in which an additional mechanism is installed to improve performance. This invention relates to a method of arranging programs and microprograms to be executed by the internal mechanism of a processing device main body in a control memory.
データ処理装置の性能向上を図る方法の一つ
に、例えば高速演算機構を付加機構として持ち、
浮動小数点演算命令を該付加機構を使用して高速
に処理する方法がある。このような付加機構を持
つデータ処理装置では、付加機構でマシンチエツ
ク等が発生した時、該付加機構を自動的に切離
し、付加機構で行つていた命令の処理の処理装置
本体の内部機構で続行させることになる。このた
め、例えば浮動小数点演算命令のマイクロプログ
ラムとして、付加機構動作時用と切離し動作時用
の２種類のマイクロプログラムが必要となる。
One of the ways to improve the performance of data processing equipment is to have a high-speed calculation mechanism as an additional mechanism, for example.
There is a method of processing floating point arithmetic instructions at high speed using the additional mechanism. In a data processing device having such an additional mechanism, when a machine check or the like occurs in the additional mechanism, the additional mechanism is automatically disconnected, and the internal mechanism of the processing device main body is used to process the instructions that were being executed by the additional mechanism. I will let it continue. Therefore, for example, two types of microprograms for floating point arithmetic instructions are required: one for the addition mechanism operation and one for the separation operation.
ところで、従来はこのような２種類のマイクロ
プログラムを制御メモリ上に初めから準備してお
き、付加機構の使用の可／不可により、いずれか
のマイクロプログラムを使用するようにしてい
た。この為、高速演算機構等を付加したデータ処
理装置で、マシンチエツク発生の場合、付加機構
を切離して処理の続行を行うには、制御メモリの
容量増加が必要であるという欠点があつた。 Conventionally, two types of microprograms are prepared in the control memory from the beginning, and one of the microprograms is used depending on whether or not the additional mechanism can be used. For this reason, when a machine check occurs in a data processing device equipped with a high-speed arithmetic mechanism, etc., the capacity of the control memory must be increased in order to disconnect the additional mechanism and continue processing.
また、従来は、実行すべきマイクロプログラム
の種類と付加機構切離し状態がハードフエア等の
障害により一致しなくなつた場合に、チエツク機
能を働かすために、ハードウエア構成レベル情報
とマイクロプログラムのレベル情報を夫々独立に
持ち、マイクロプログラムのロード時に、ハード
ウエアの比較回路でこの２つのレベルを比較し、
一致しているか否かをチエツクしていた。 In addition, conventionally, when the type of microprogram to be executed and the disconnection state of the additional mechanism do not match due to a failure in the hardware, hardware configuration level information and microprogram level information are used to activate the check function. Each level is held independently, and when a microprogram is loaded, a hardware comparison circuit compares these two levels.
I was checking to see if they matched.
しかし、このようなチエツク機能だと、比較回
路のごときハードウエアが像かする。 However, such a check function requires hardware such as a comparison circuit.
［発明の目的］
本発明の目的は、付加機構用の第１のマイクロ
プログラムと本体内部機構で同様の処理を実行す
るための第２のマイクロプログラムとを、いずれ
か一つのみ選択して前記制御メモリの共通領域に
ロードする場合に、マイクロプログラムとハード
ウエアの動作状態のチエツク機能を少ない物量で
実行することにある。[Object of the Invention] An object of the present invention is to select only one of the first microprogram for the additional mechanism and the second microprogram for executing the same process in the internal mechanism of the main body. The object of the present invention is to execute a function of checking the operating status of a microprogram and hardware with a small amount of material when loading it into a common area of a control memory.
［発明の概要］
このため本発明では、第１のマイクロプログラ
ムと第２のマイクロプログラムは実行開始アドレ
スが異ならしめ、さらに、第１のマイクロプログ
ラムは、前記第２のマイクロプログラムの実行開
始アドレスに対応するアドレス位置に、エラー処
理ルーチンの先頭が配置するようにせしめ、また
前記第２のマイクロプログラムは、前記第１のマ
イクロプログラムの実行開始アドレスに対応する
アドレス位置に、エラー処理ルーチンの先頭が配
置するようにせしめる。[Summary of the Invention] Therefore, in the present invention, the first microprogram and the second microprogram have different execution start addresses, and furthermore, the first microprogram has the same execution start address as the second microprogram. The beginning of the error handling routine is placed at the corresponding address position, and the second microprogram is arranged such that the beginning of the error handling routine is placed at the address position corresponding to the execution start address of the first microprogram. Force them to place it.
そして、ラツチが付加機構が動作可能状態を表
示するとき、制御メモリの第１のマイクロプログ
ラムの実行開始アドレスからプログムを読み出
し、ラツチが付加機構が動作不可能状態を表示す
るとき、先頭アドレスを変更してプログラムを読
み出し、制御メモリの第２のマイクロプログラム
の実行開始アドレスからプログムを読み出すもの
である。 Then, when the latch indicates that the additional mechanism is in an operable state, the program is read from the execution start address of the first microprogram in the control memory, and when the latch indicates that the additional mechanism is in an inoperable state, the start address is changed. The program is then read out from the execution start address of the second microprogram in the control memory.
〔発明の実施例〕
第１図は本発明の一実施例のブロツク図であ
る。第１図において、破線で囲まれた１００が本
体処理装置、１３０が付加機構である高速演算装
置を示す。高速演算装置１３０には浮動小数点レ
ジスタ１０、デコーダ１１、演算器１２が含まれ
る。１２０は本体処理装置内部にある汎用演算装
置を示し、浮動小数点レジスタ７、演算器８、デ
コーダ９が含まれる。[Embodiment of the Invention] FIG. 1 is a block diagram of an embodiment of the present invention. In FIG. 1, 100 surrounded by broken lines indicates a main processing unit, and 130 indicates a high-speed arithmetic unit, which is an additional mechanism. The high-speed arithmetic unit 130 includes a floating point register 10, a decoder 11, and an arithmetic unit 12. Reference numeral 120 denotes a general-purpose arithmetic unit located inside the main processing unit, which includes a floating point register 7, an arithmetic unit 8, and a decoder 9.
命令レジスタ１に命令がセツトされると、デコ
ーダ２は該命令のオペレーシヨンコードをデコー
ドして、その命令の実行を司どるマイクロプログ
ラムが格納されている制御メモリ（CS）５のア
ドレス（CSアドレス）を出力する。一方、高速
演算装置１３０が使用可能か否かはレジスタ３に
表示されている。アドレス決定回路４は表示レジ
スタ３の出力により、デコーダ２で求まつたCS
アドレスをそのままCS５のアドレスとするか、
あるいは、デコーダ２で求まつたCSアドレスに
或る値シフトしたものをCS５のアドレスとする
か決定する回路で、例えば、高速演算装置１３０
が不動作の場合はデコーダ２のCSアドレスを選
択し、高速演算装置１３０が動作している時は、
デコーダ２のCSアドレスに或る値シフトしたも
のを選択する。CS５のマイクロプログラム配置
については後述する。 When an instruction is set in the instruction register 1, the decoder 2 decodes the operation code of the instruction and sets the address (CS address) of the control memory (CS) 5 where the microprogram that controls the execution of the instruction is stored. ) is output. On the other hand, whether or not the high-speed arithmetic unit 130 can be used is displayed in the register 3. The address determination circuit 4 uses the output of the display register 3 to determine the CS determined by the decoder 2.
Either use the address as it is for CS5, or
Alternatively, it is a circuit that determines whether to use the CS address obtained by the decoder 2 shifted by a certain value as the address of CS5, for example, the high-speed arithmetic unit 130
is not operating, selects the CS address of decoder 2, and when high-speed arithmetic unit 130 is operating,
Select the CS address of decoder 2 shifted by a certain value. The microprogram arrangement of CS5 will be described later.
CS５から読み出されたデータ（マイクロ命令）
はデータレジスタ６にセツトされ、高速演算装置
１３０あるいは本体処理装置内の汎用演算装置１
２０に与えられる。すなわち、高速演算装置１３
０が使用可の場合は、浮動小数点命令がデコード
される都度、データレジスタ６の内容を高速演算
装置１３０のデコーダ１１でデコードし、浮動小
数点レジスタ１０、演算器１２を制御する。この
高速演算装置１３０が動作している時は、汎用演
算装置１２０は使用されない。又、高速演算装置
１３０が使用不可の場合は、浮動小数点命令がデ
コードされても、デコーダ９でデータレジスタ６
の内容をデコードし、汎用演算装置１２０を使用
して該浮動小数点命令を処理する。 Data read from CS5 (microinstruction)
is set in the data register 6, and is executed by the high-speed arithmetic unit 130 or the general-purpose arithmetic unit 1 in the main processing unit.
given to 20. That is, the high-speed calculation device 13
If 0 is available, the contents of the data register 6 are decoded by the decoder 11 of the high-speed arithmetic unit 130 each time a floating point instruction is decoded, and the floating point register 10 and the arithmetic unit 12 are controlled. When this high-speed arithmetic unit 130 is operating, the general-purpose arithmetic unit 120 is not used. Furthermore, if the high-speed arithmetic unit 130 is unavailable, even if a floating point instruction is decoded, the data register 6 is
and processes the floating point instructions using general purpose arithmetic unit 120.
第２図は第１図における表示レジスタ３の具体
的構成例を示したものである。図中、３０１は高
速演算装置１３０が接続されている時“１”にな
るラツチ、３０２は高速演算装置１３０を切離す
時“１”になるラツチ、３０３は反転回路、３０
４はアンドゲートである。すなわち、アンドゲー
ト３０４の出力305が“１”の時、高速演算装置
１３０が正常に動作していることを示し、この場
合、第１図のアドレス決定回路４は、デコーダ２
で浮動小数点命令がデコードされると、高速演算
装置１３０を制御するマイクロプログラムのCS
アドレスを生成するようになつている。 FIG. 2 shows a specific example of the configuration of the display register 3 in FIG. 1. In the figure, 301 is a latch that becomes "1" when the high-speed arithmetic device 130 is connected, 302 is a latch that becomes "1" when the high-speed arithmetic device 130 is disconnected, 303 is an inverting circuit, and 30
4 is an AND gate. That is, when the output 305 of the AND gate 304 is "1", it indicates that the high-speed arithmetic unit 130 is operating normally; in this case, the address determining circuit 4 of FIG.
When the floating point instruction is decoded by the CS of the microprogram that controls the high-speed arithmetic unit 130
It is designed to generate addresses.
第３図及び第４図は本発明の中心をなすCSの
オーバレイ構造を示したもので、第３図は第２図
の出力305が“１”のときのCS構造、第４図は
“０”のときのCS構造である。図中、５０１は付
加装置の接続の有無に関係ない共通領域である。
付加装置用のマイクロプログラム５０２（第１の
マイクロプログラム）と付加装置切離された場合
のマイクロプログラム５０３（第２のマイクロプ
ログラム）がCS上でオーバレイ構造になる浮動
小数点命令マイクロプログラムの領域で、５０２
は305＝“１”のとき、５０３は305＝“０”の時、
それぞれCS上にロードされる。また、同じ浮動
小数点命令に対して、前述したように、305の値
によつて異なるCSアドレスが与えられ、これが
その命令を処理するマイクロプログラムの先頭ア
ドレスとなる。例えば、本実施例では、305＝
“１”のとき“BXX”番地が305＝“０”のとき
“AXX”番地が、それぞれ与えられる。 3 and 4 show the overlay structure of CS, which is the core of the present invention. FIG. 3 shows the CS structure when the output 305 in FIG. 2 is "1", and FIG. This is the CS structure when ”. In the figure, 501 is a common area regardless of whether an additional device is connected or not.
This is a floating point instruction microprogram area in which a microprogram 502 (first microprogram) for the attached device and a microprogram 503 (second microprogram) when the attached device is separated have an overlay structure on the CS. 502
is when 305="1", 503 is when 305="0",
Each is loaded on CS. Furthermore, as described above, different CS addresses are given to the same floating-point instruction depending on the value of 305, and this becomes the start address of the microprogram that processes that instruction. For example, in this example, 305=
When it is “1”, the “BXX” address is given, and when 305 is “0”, the “AXX” address is given.
すなわち、高速演算装置１３０が動作可であれ
ば、305＝“１”となり、この時、CS５には第３
図の５０２がロードされいて、浮動小数点命令が
来ると、”BXX”番地に分岐する。CS５の内容
は第１図のデータレジスタ６に読み出されデコー
ダ１１で解読されて演算器１２を制御する。この
時、デコーダ９の結果は演算器８の動作を禁止す
る。高速演算装置１３０でマシンチエツクが検出
されて、切離す事になると、305が“０”にセツ
トされる。305が“１”から“０”に変化したこ
とにより、CS５のオーバレイ領域は第４図の５
０３に置き変えられる。305＝“０”であるから、
命令に対するCSアドレスは“AXX”番地が与え
られる。この場合、データレジスタ６に読み出さ
れたデータはデコーダ９で解読されて、演算器８
を制御する。一方、デコーダ１１のテコード結果
はノー・オペレーシヨンで、演算器１２は動作し
ない。また、本体内部の汎用演算装置１２０を使
用して命令を再実行する前に浮動小数点レジスタ
１０の内容は７に移し替えられる。 That is, if the high-speed arithmetic unit 130 is operable, 305="1", and at this time, the third
When 502 in the figure is loaded and a floating point instruction comes, it branches to address "BXX". The contents of CS5 are read out to data register 6 in FIG. At this time, the result of the decoder 9 inhibits the operation of the arithmetic unit 8. When a machine check is detected by the high speed arithmetic unit 130 and disconnection is to be performed, 305 is set to "0". As 305 changes from "1" to "0", the overlay area of CS5 changes to 5 in Figure 4.
Replaced with 03. Since 305="0",
The “AXX” address is given as the CS address for the instruction. In this case, the data read into the data register 6 is decoded by the decoder 9, and the data is read out by the arithmetic unit 8.
control. On the other hand, the decoding result of the decoder 11 is no operation, and the arithmetic unit 12 does not operate. Furthermore, the contents of the floating point register 10 are transferred to 7 before the instruction is re-executed using the general-purpose arithmetic unit 120 inside the main body.
本実施例によれば、マシンチエツクによる高速
演算装置の切離しをCSの増加なしに実現できる。 According to this embodiment, it is possible to disconnect the high-speed arithmetic unit by machine check without increasing CS.
次に、CS上にロードされているマイクロプロ
グラムとハードウエアの動作状態のチエツク機能
について説明する。第３図の５０２がロードされ
ている時、正常なら305＝“１”で“BXX”が指
定される。この時、例えば第１図のアドレス決定
回路４の論理の不良により、誤まつて“AXX”
を指定した時は、エラー処理のルーチンに分離す
るように、５０２の中に相手側の各浮動小数点命
令マイクロプログラムの先頭アドレスを用意して
おく。誤まつたCSアドレスにアクセスすると、
まず305の値をテストし、ハードウエア動作状態
とCS５にロードされているマイクロプログラム
との組み合せが正しいかチエツクする。組合せが
正しければ、ハードウエアの故障として処理す
る。組合せが間違つていれば、別のマイクロプロ
グラムの再ロードして処理を続行する。 Next, the function to check the operating status of the microprograms and hardware loaded on the CS will be explained. When 502 in FIG. 3 is being loaded, if it is normal, 305 = "1" and "BXX" is specified. At this time, for example, due to a logic defect in the address determination circuit 4 shown in FIG.
When specified, the start address of each floating point instruction microprogram on the other side is prepared in 502 so that it can be separated into an error handling routine. If you access the wrong CS address,
First, test the value of 305 to check whether the combination of the hardware operating state and the microprogram loaded in the CS5 is correct. If the combination is correct, it is treated as a hardware failure. If the combination is incorrect, another microprogram is reloaded and processing continues.
以上の機能より、性能を落さずに、ハードウエ
アとマイクロプログラムの組合せのチエツクがで
きる。 The above functions allow you to check the combination of hardware and microprogram without reducing performance.
本発明によれば、CSの一部をオーバーレイ構
造にすることにより、付加機構を接続したり、あ
るいはマシンチエツクを起こした付加機構を切離
したりするのに、CS容量を増すことなくマイク
ロプログラムを格納できる効果がある。更に、付
加機構が動作可能状態のとき、誤つて制御メモリ
の第２のマイクロプログラムの実行開始アドレス
からプログムを読み出した場合には、その位置に
格納されたエラー処理ルーチンが直ちに起動し
て、エラー処理ができるという効果がある。ま
た、付加機構が動作不可能状態のときも、同様に
エラー処理が直ちにできる。
According to the present invention, by forming a part of the CS into an overlay structure, a microprogram can be stored without increasing the CS capacity when connecting an additional mechanism or disconnecting an additional mechanism that causes a machine check. There is an effect that can be done. Furthermore, if the program is read from the execution start address of the second microprogram in the control memory by mistake while the additional mechanism is in an operable state, the error handling routine stored at that location is immediately activated and the error is resolved. It has the effect of being able to be processed. Further, even when the additional mechanism is in an inoperable state, error handling can be performed immediately.
第１図は本発明の一実施例の全体ブロツク図、
第２図は第１図における表示レジスタ３の詳細
図、第３図及び第４図は第１図における制御メモ
リ５のオーバレイ構造を説明する図である。
１００……本体処理装置、１２０……本体内部
の汎用演算装置、１３０……高速演算装置、１…
…命令レジスタ、２，９，１１……デコーダ、３
……表示レジスタ、４……アドレス決定回路、５
……制御メモリ、６……データレジスタ、７，１
０……小数点レジスタ、８，１２……演算器、５
０１……共通領域、５０２，５０３……オーバレ
イ領域。
FIG. 1 is an overall block diagram of an embodiment of the present invention.
FIG. 2 is a detailed diagram of the display register 3 in FIG. 1, and FIGS. 3 and 4 are diagrams for explaining the overlay structure of the control memory 5 in FIG. 1. 100...Main processing device, 120...General purpose arithmetic unit inside the main body, 130...High speed arithmetic device, 1...
...Instruction register, 2, 9, 11...Decoder, 3
...Display register, 4...Address determination circuit, 5
...Control memory, 6...Data register, 7,1
0... Decimal point register, 8, 12... Arithmetic unit, 5
01... Common area, 502, 503... Overlay area.
Claims (1)
加機構を接続しているときは付加機構を使用して
高速に処理し、付加機能を使用しない場合は本体
内部機構で処理する形式のデータ処理装置におい
て、 マイクロプログラム格納用制御メモリと、 付加機能が動作可能状態か否かを表示するラツ
チと、 実行開始アドレスが異なる２つのマイクロプロ
グラムであつて、付加機構で前記所定命令を実行
するための第１のマイクロプログラムと本体内部
機構で前記所定命令を実行するための第２のマイ
クロプログラムとを、前記ラツチの状態により、
いずれか一つのみ選択して前記制御メモリの共通
領域にロードする手段と、 前記所定命令を実行する時点で、前記ラツチの
状態により、前記制御メモリの読み出し開始先頭
アドレスを変更してプログラムを読み出し、付加
機構あるいは本体内部機構のいずれかで実行させ
る手段とを有し、 前記第１のマイクロプログラムは、前記第２の
マイクロプログラムの実行開始アドレスに対応す
るアドレス位置に、エラー処理ルーチンの先頭が
配置されており、 前記第２のマイクロプログラムは、前記第１の
マイクロプログラムの実行開始アドレスに対応す
るアドレス位置に、エラー処理ルーチンの先頭が
配置されていることを特徴とするデータ処理装
置。[Claims] 1. Depending on the presence or absence of the additional mechanism, the execution of a predetermined command is performed at high speed using the additional mechanism when the additional mechanism is connected, and is processed by the internal mechanism of the main body when the additional function is not used. A data processing device of the type that includes a control memory for storing a microprogram, a latch that indicates whether or not an additional function is operable, and two microprograms having different execution start addresses, and an additional mechanism that executes the predetermined command. A first microprogram for executing the instruction and a second microprogram for executing the predetermined instruction by the internal mechanism of the main body, depending on the state of the latch,
means for selecting only one of them and loading it into a common area of the control memory; and at the time of executing the predetermined command, changing the read start start address of the control memory depending on the state of the latch and reading the program. , means for causing execution by either an additional mechanism or an internal mechanism of the main body, and the first microprogram has a start of the error handling routine at an address position corresponding to an execution start address of the second microprogram. The second microprogram has a head of an error handling routine located at an address position corresponding to an execution start address of the first microprogram.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22379782A JPS59114637A (en) | 1982-12-22 | 1982-12-22 | Data processing device |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP22379782A JPS59114637A (en) | 1982-12-22 | 1982-12-22 | Data processing device |
Publications (2)
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| JPS59114637A JPS59114637A (en) | 1984-07-02 |
| JPH0373008B2 true JPH0373008B2 (en) | 1991-11-20 |
Family
ID=16803865
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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Country Status (1)
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- 1982-12-22 JP JP22379782A patent/JPS59114637A/en active Granted
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