JPS6256544B2 - - Google Patents
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- JPS6256544B2 JPS6256544B2 JP56047533A JP4753381A JPS6256544B2 JP S6256544 B2 JPS6256544 B2 JP S6256544B2 JP 56047533 A JP56047533 A JP 56047533A JP 4753381 A JP4753381 A JP 4753381A JP S6256544 B2 JPS6256544 B2 JP S6256544B2
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/122—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer
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Description
【発明の詳細な説明】
本発明は、複数のチヤネル装置を時分割に制御
するチヤネル制御装置で検出する障害の処理方式
に関するものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a method for handling failures detected by a channel control device that controls a plurality of channel devices in a time-sharing manner.
近年、中央処理装置と入出力装置間のデータ転
送を司どるチヤネル装置は、小形化および中央処
理装置の機能代行という2つの傾向のもとに、1
つのチヤネル制御装置に複数のチヤネルを配した
入出力処理装置という性格を持ちはじめてきた。
一方、中央処理装置サイドからはチヤネル制御装
置という外部装置は認識できず、このため、チヤ
ネル制御装置の異常検出による障害は、チヤネル
装置の障害として報告しなければならない。しか
し、チヤネル制御装置の異常の種類によつては、
自身が制御しているどのチヤネルとも特定できな
い場合もある。例えば、チヤネル制御装置が、チ
ヤネルからの制御要求割込み、あるいは、中央処
理装置からのチヤネル起動指示の有無をサーチし
ている状態で、チヤネル制御装置に異常が発生し
た場合、チヤネル番号を特定できない。このよう
な場合、従来技術によれば、
(1) 「外部装置異常割込み」により中央処理装置
に報告するか、
(2) あらかじめ決められたチヤネル番号、例え
ば、最若番を用いるとか、チヤネル制御装置が
最後に制御していたチヤネルの番号を用いて
「入出力割込み」により中央処理装置に報告す
るか
の、いずれかの方法によつていた。 In recent years, channel devices that manage data transfer between central processing units and input/output devices have become smaller due to two trends: miniaturization and function substitution of central processing units.
It has begun to take on the character of an input/output processing device with multiple channels arranged in a single channel control device.
On the other hand, the external device called the channel control device cannot be recognized from the central processing unit side, and therefore a failure due to abnormality detection in the channel control device must be reported as a failure of the channel device. However, depending on the type of abnormality in the channel control device,
In some cases, it may not be possible to identify which channels it controls. For example, if an abnormality occurs in the channel control device while the channel control device is searching for a control request interrupt from the channel or a channel activation instruction from the central processing unit, the channel number cannot be specified. In such a case, according to the prior art, (1) it is reported to the central processing unit by an "external device abnormality interrupt", or (2) a predetermined channel number is used, for example, the lowest number, or channel control is carried out. This was done either by reporting the number of the last channel the device was controlling to the central processing unit using an ``input/output interrupt.''
しかし、(1)の方法は、チヤネル制御装置で制御
を受けている全てのチヤネルが、障害回復の処理
を受けなければならない欠点を有している。即
ち、「外部装置異常割込み」後の障害回復処理
は、複数チヤネルに対してなされなければなら
ず、それだけシステムの処理速度、可用性を損う
ことになる。一方、(2)の方法の場合は、異常とさ
れたチヤネルは、実際の動作にもとずくものでは
ないので、プログラム上、回復処理されない危険
性がある。また、両者に共通する欠点は、障害回
復処理後、再び、同一障害が発生すると、「割込
み」が発生し、不必要な障害処理の連続により、
システムの処理速度が低下してしまうことであ
る。 However, method (1) has the drawback that all channels controlled by the channel control device must undergo failure recovery processing. That is, failure recovery processing after an "external device abnormal interrupt" must be performed on multiple channels, which will impair system processing speed and availability. On the other hand, in the case of method (2), since the channel determined to be abnormal is not based on actual operation, there is a risk that recovery processing will not be performed on the program. In addition, the common drawback of both is that if the same failure occurs again after failure recovery processing, an "interrupt" will occur, and unnecessary failure processing will continue.
The problem is that the processing speed of the system decreases.
本発明の目的は、前記の従来技術の欠点を是正
し、システムの処理速度の低下を防ぎ、かつ、可
用性の高いチヤネル制御装置を提供することにあ
る。 SUMMARY OF THE INVENTION An object of the present invention is to correct the drawbacks of the prior art described above, to prevent a decrease in system processing speed, and to provide a channel control device with high availability.
本発明の特徴は、複数のチヤネル装置を時分割
で制御するチヤネル制御装置が、どのチヤネル装
置とも結合しておらず、チヤネル装置からの割込
みあるいは中央処理装置からのチヤネル装置に対
する起動がないかを探索している状態で、チヤネ
ル制御装置内に障害を検出した場合、中央処理装
置への障害報告を一旦抑止し、その抑止中に、チ
ヤネル制御装置がチヤネル装置からの割込みある
いは中央処理装置からのチヤネル装置に対する起
動を受けつけると、その時点で抑止の状態を解
き、該チヤネル装置のアドレスとともに、中央処
理装置への障害報告を行なうものである。 A feature of the present invention is that a channel control device that controls a plurality of channel devices in a time-sharing manner is not coupled to any channel device, and checks whether there is an interrupt from the channel device or activation of the channel device from the central processing unit. If a failure is detected in the channel control unit while searching, the failure report to the central processing unit is temporarily suppressed, and while the failure is being suppressed, the channel control unit receives an interrupt from the channel unit or an interrupt from the central processing unit. When the activation of a channel device is received, the inhibited state is released at that point, and a fault is reported to the central processing unit along with the address of the channel device.
以下、本発明の一実施例につき図面を用いて詳
細に説明する。 Hereinafter, one embodiment of the present invention will be described in detail using the drawings.
第1図は入出力チヤネルの接続構成図で、1は
中央処理装置、2は入出力処理装置、3は入出力
装置を示す。入出力処理装置(IOP)2は、複数
のチヤネル(CH)5〜7と、CHを時分割に制御
するチヤネル制御部(CHC)4とからなり、中
央処理装置(CPU)1と入出力処理インタフエ
ース9を介して接続されている。各々のCHは
I/Oインタフエース11を介して入出力装置3
と接続され、又、チヤネルインタフエース10で
CHC4に接続される。CHC4はコントロール・
ストレツジ(CS)8を持ち、それに格納されて
いるマイクロ・プログラムによつてCH5〜7の
制御を行う。以下、CHC4のCS読出し障害の処
理を例にして、本発明の方法を説明する。 FIG. 1 is a connection configuration diagram of input/output channels, where 1 indicates a central processing unit, 2 indicates an input/output processing unit, and 3 indicates an input/output device. The input/output processing unit (IOP) 2 consists of a plurality of channels (CH) 5 to 7 and a channel control unit (CHC) 4 that controls the CHs in a time-sharing manner. They are connected via an interface 9. Each CH is connected to the input/output device 3 via the I/O interface 11.
and is also connected to the channel interface 10.
Connected to CHC4. CHC4 is the control
It has a storage (CS) 8 and controls CHs 5 to 7 by the micro program stored therein. Hereinafter, the method of the present invention will be explained using the processing of CS read failure of CHC4 as an example.
第2図および第3図は、マイクロ・プログラム
の処理フローをブロツク図化したものである。マ
イクロ・プログラムの処理フローは3ルーチンに
分類できる。第1のルーチンは「アイドル」ルー
チンであり、該ルーチンでは、CHからの制御要
求、または、CPUからのCH起動指示を待つ。通
常、該ルーチンでは、自分自身のアドレスを無条
件分岐アドレスとするマイクロ命令を繰り返し実
行しながら待機するか、自己診断のためのマイク
ロ命令を実行する。第2のルーチンは「CH制
御」ルーチンであり、CHからの制御要求などが
発生すると、マイクロ・プログラムは該ルーチン
の先頭アドレスに強制分岐させられ(BI:ブレ
ーク・インと呼ぶ)、処理を開始する。第3のル
ーチンは、CSの読み出しエラーにより開始させ
られる「障害処理」ルーチンである。「障害処
理」ルーチンへの強制分岐動作をBI動作と区別
してSTL(スチール)動作と呼ぶ。 FIGS. 2 and 3 are block diagrams of the processing flow of the microprogram. The processing flow of the micro program can be classified into three routines. The first routine is an "idle" routine, which waits for a control request from the CH or a CH activation instruction from the CPU. Usually, this routine waits while repeatedly executing a microinstruction that uses its own address as an unconditional branch address, or it executes a microinstruction for self-diagnosis. The second routine is the "CH control" routine, and when a control request from CH occurs, the microprogram is forcibly branched to the start address of the routine (called BI: break-in) and starts processing. do. The third routine is a "failure handling" routine that is started due to a CS read error. A forced branch operation to a "fault handling" routine is called an STL (steal) operation to distinguish it from a BI operation.
第2図は、マイクロ・プログラムが「CH制
御」ルーチンを実行中にCSの読み出しエラーを
検出したときの処理フローである。A点およびC
点で「CH制御」要求が発生し、マイクロ・プロ
グラムは「アイドル」ルーチンから「CH制御」
ルーチンに転移していく。B点で「CH制御」ル
ーチンの処理が完了し、再び「アイドル」ルーチ
ンに戻る。このときの動作をBI動作に対してBO
(ブレイク・アウト)動作と呼ぶ。第2図の例で
は、A〜B間ではCS読み出し障害は発生してい
ない。C点で再び「CH制御」要求が発生し、BI
動作が起こる。該要求の処理中のD点でCS読み
出し障害が発生すると、STL動作により、マイ
クロ・プログラムは「障害処理」を開始する。
「障害処理」ルーチンでは、CSの再書き込みなど
の障害回復処理を行ない、「CH制御」を行なつて
いたチヤネル装置で障害が検出されたことを
CPUに報告し、「障害処理」を完了する。このよ
うに「CH制御」中に検出されたCHCの障害は、
CHCの制御を受けていたチヤネルの障害として
報告できる。これに対して、CHCがどのCHも制
御していないとき、すなわち、「アイドル」中に
検出するCHC障害ではどのCHの障害かを決定で
きない。 FIG. 2 is a processing flow when the microprogram detects a CS read error while executing the "CH control" routine. Point A and C
A "CH control" request occurs at point, and the micro program returns "CH control" from the "idle" routine.
Transferring to routine. At point B, the processing of the "CH control" routine is completed and the process returns to the "idle" routine again. The operation at this time is BO for BI operation.
(Break out) action. In the example of FIG. 2, no CS read failure occurs between A and B. A "CH control" request occurs again at point C, and BI
Action occurs. If a CS read failure occurs at point D during processing of the request, the microprogram starts "failure handling" by STL operation.
The "Failure processing" routine performs fault recovery processing such as rewriting the CS, and detects that a fault has been detected in the channel device that was performing "CH control".
Report to CPU and complete "fault handling". In this way, a CHC failure detected during "CH control" is
This can be reported as a failure of a channel that was controlled by CHC. On the other hand, when a CHC failure is detected when the CHC is not controlling any CH, that is, when it is "idle," it is not possible to determine which CH is at fault.
第3図は本発明による障害処理フローである。
「アイドル」ルーチンのA点でCSの読み出し障害
が検出されると、マイクロ・プログラムはSTL
動作により「障害処理」を開始しようとするが、
「アイドル」中に検出されたCHC障害であるた
め、該処理の開始は抑止される。この抑止状態
は、「CH制御」要求の発生するB点まで続き、B
点でBI動作にともない「障害処理」ルーチンの
制御が開始される。したがつて、BI動作後の
「障害処理」ルーチンでは、CHCの障害を特定の
CHの障害として処理できる。 FIG. 3 is a failure processing flow according to the present invention.
If a CS read failure is detected at point A of the "idle" routine, the microprogram
The operation attempts to start "fault handling", but
Since this is a CHC failure detected during "idle", the start of the process is suppressed. This inhibited state continues until point B, where a "CH control" request occurs, and
At this point, control of the "fault handling" routine is started as the BI operates. Therefore, in the "fault handling" routine after BI operation, CHC faults are identified and
It can be treated as a CH failure.
第4図は本発明の一実施例で、CHC中の本発
明に関係する部分の構成例を示したものである。
CS8から読み出されたマイクロ命令はCS読出し
レジスタ(CSOR)12にセツトされ、そのオペ
レーシヨン部が信号線20を介してデコード回路
17の入力となる。このデコード回路17のデコ
ード出力が装置各部に与えられることにより、当
該マイクロ命令が実行される。一方、通常は
CSOR12のアドレス部が信号線19を介して
CSアドレスレジスタ21にセツトされ、これが
次マイクロ命令のアドレスとしてCS8に与えら
れる。「アイドル」ルーチンにおいては、例えば
CSOR12のマイクロ命令を無条件分岐マイクロ
命令とし、そのアドレス部を自分自身のアドレス
とすることにより、当該マイクロ命令が繰り返し
実行されることになる。 FIG. 4 is an embodiment of the present invention, and shows an example of the structure of a portion of the CHC that is related to the present invention.
The microinstruction read from the CS 8 is set in the CS read register (CSOR) 12, and its operation section becomes an input to the decode circuit 17 via the signal line 20. The decoded output of the decode circuit 17 is given to each part of the device, thereby executing the microinstruction. On the other hand, usually
The address part of CSOR12 is connected via signal line 19.
It is set in the CS address register 21, and this is given to CS8 as the address of the next microinstruction. In the "idle" routine, e.g.
By making the microinstruction of the CSOR 12 an unconditional branch microinstruction and setting its address part to its own address, the microinstruction will be repeatedly executed.
CHからの制御要求は信号線24を通して到来
し、それが要求選択回路14で受付けられると、
制御要求受付信号線25が励起される。この制御
要求受付信号線25の励起により、CH制御中表
示ラツチ15がセツトされ、又、BIアドレス信
号31が信号線23を通つてCSアドレスレジス
タ21にセツトされる。即ち、マイクロ・プログ
ラムは「CH制御」ルーチンの先頭アドレスに強
制的に分岐し、該「CH制御」ルーチンの処理が
開始する。この「CH制御」ルーチンを実行中に
CSの読出し障害があれば、チエツク回路13に
より検出され、チエツク出力線22が励起され
る。このチエツク出力線22の励起によりSTL
アドレスが信号線23を通つてCSアドレスレジ
スタ21にセツトされ、「障害処理」ルーチンに
強制分岐する。 A control request from CH arrives through the signal line 24, and when it is accepted by the request selection circuit 14,
Control request acceptance signal line 25 is excited. By exciting the control request acceptance signal line 25, the CH control indication latch 15 is set, and the BI address signal 31 is set in the CS address register 21 through the signal line 23. That is, the microprogram forcibly branches to the start address of the "CH control" routine, and processing of the "CH control" routine begins. While running this "CH control" routine
If there is a CS read failure, it is detected by the check circuit 13 and the check output line 22 is activated. By excitation of this check output line 22, the STL
The address is set in the CS address register 21 through the signal line 23, and a forced branch is made to the "fault handling" routine.
一方、CH制御中表示ラツチ15がリセツト状
態の時、即ち、アイドル中を表示している時、チ
エツク回路13によりCSの読み出し障害が検出
され、チエツク出力線22が励起されると、ラツ
チ回路15の出力28でアドレス更新抑止回路1
6が働き、その出力29により以降のCSアドレ
スの更新およびマイクロ命令の実行が抑止され
る。従つて、CSアドレスレジスタ21にセツト
されたSTLアドレスにより「障害処理」ルーチ
ンの先頭マイクロ命令がCS読出しレジスタ12
に読み出された状態で、処理はストツプする。こ
の状態は、CH制御要求が線24に発せられ、要
求選択回路14で受付けられるまで続く。CH制
御要求が受付けられ、制御要求受付信号線25が
励起されると、CH制御中表示ラツチ15がセツ
トされると共に、アドレス更新抑止回路16がリ
セツトされ、CSアドレスの更新およびマイクロ
命令の実行の抑止状態が解除される。この結果、
CS読出しレジスタ12に読み出された「障害処
理」ルーチンの先頭マイクロ命令中の、オペレー
シヨン部がデコード回路17の入力となり、アド
レス部がCSアドレスレジスタ21にセツトさ
れ、「障害処理」ルーチンが実行される。なお、
CH制御中表示ラツチ15は、デコード回路17
がCH制御終了をデコードすることにより、その
リセツト信号線27を通してリセツトされるもの
である。 On the other hand, when the CH control display latch 15 is in the reset state, that is, when it is displaying idle, when the check circuit 13 detects a CS read failure and the check output line 22 is excited, the latch circuit 15 The address update suppression circuit 1 uses the output 28 of
6 is activated, and its output 29 suppresses subsequent updating of the CS address and execution of microinstructions. Therefore, according to the STL address set in the CS address register 21, the first microinstruction of the "fault handling" routine is transferred to the CS read register 12.
Processing stops when the data is read out. This state continues until a CH control request is issued on line 24 and accepted by request selection circuit 14. When a CH control request is accepted and the control request acceptance signal line 25 is excited, the CH control indicator latch 15 is set, and the address update suppression circuit 16 is reset to prevent CS address update and microinstruction execution. The suppressed state is released. As a result,
The operation part of the first microinstruction of the "failure handling" routine read into the CS read register 12 becomes the input to the decoding circuit 17, the address part is set in the CS address register 21, and the "fault handling" routine is executed. be done. In addition,
The CH control display latch 15 indicates the decoding circuit 17
When the CH control signal is decoded, it is reset through the reset signal line 27.
このような操作によれば、障害処理が完了して
アイドル状態に戻り、再び、該ルーチンで障害を
検出しても、次の制御要求が発生しない限り障害
検出報告CPUに対してなされることはない。 According to such an operation, even if the fault processing is completed and the routine returns to the idle state and the fault is detected again in the routine, nothing will be done to the fault detection reporting CPU unless the next control request occurs. do not have.
以上の説明から明らかな如く、本発明によれ
ば、複数のチヤネル装置を時分割に制御するチヤ
ネル制御装置が、どのチヤネル装置とも結合して
いない状態で、チヤネル制御装置内に障害を検出
した際、その障害を中央処理装置へ報告すること
を一旦抑止することにより、不必要な障害報告に
よる中央処理装置の処理速度の低下を防ぐことで
ある。さらに、本発明によれば、上記抑止中に、
チヤネル制御装置がチヤネル装置からの割込ある
いは中央処理装置からのチヤネル装置に対する起
動を受けつけたとき、そのチヤネル装置の番号
(アドレス)を用いて中央処理装置に障害報告を
行うことができる。 As is clear from the above description, according to the present invention, when a channel control device that controls a plurality of channel devices in a time-sharing manner detects a failure in the channel control device in a state where it is not connected to any channel device, , by temporarily inhibiting reporting of the failure to the central processing unit, thereby preventing a decrease in the processing speed of the central processing unit due to unnecessary failure reporting. Furthermore, according to the present invention, during the above-mentioned suppression,
When a channel control device receives an interrupt from a channel device or an activation of a channel device from a central processing unit, it can report a failure to the central processing unit using the number (address) of the channel device.
第1図は本発明で対象とする入出力チヤネルの
接続構成図、第2図及び第3図はチヤネル制御装
置のマイクロ・プログラムの処理フロー図、第4
図は本発明の一実施例のブロツク図である。
1…中央処理装置、2…入出力処理装置、3…
入出力装置、4…チヤネル制御部、5,6,7…
チヤネル、8…コントロールストレツジ、12…
CS読出しレジスタ、13…チエツク回路、14
…要求選択回路、15…CH制御中表示ラツチ、
16…アドレス更新抑止回路、17…マイクロ命
令デコード回路、21…CSアドレスレジスタ。
FIG. 1 is a connection configuration diagram of an input/output channel targeted by the present invention, FIGS. 2 and 3 are processing flow diagrams of a micro program of a channel control device, and FIG.
The figure is a block diagram of one embodiment of the present invention. 1... Central processing unit, 2... Input/output processing unit, 3...
Input/output device, 4... Channel control unit, 5, 6, 7...
Channel, 8... Control storage, 12...
CS read register, 13...Check circuit, 14
...Request selection circuit, 15...CH control display latch,
16...Address update suppression circuit, 17...Micro instruction decoding circuit, 21...CS address register.
Claims (1)
ネル制御装置で検出する障害の処理方式であつ
て、チヤネル制御装置が、どの特定のチヤネル装
置をも制御しておらず、チヤネル装置からの制御
要求あるいは中央処理装置からのチヤネル装置に
対する起動指示がないかを探索している状態で、
該チヤネル制御装置内に障害を検出したとき、そ
の障害を中央処理装置へ報告することを一旦抑止
し、あるチヤネル装置からの制御要求あるいは中
央処理装置からのあるチヤネル装置に対する起動
指示を受けた時点で抑止状態を解き、該制御要求
あるいは起動指示を受けたチヤネル装置の番号を
用いて中央処理装置へ障害報告を行うことを特徴
とするチヤネル制御装置の障害処理方式。1 A method for handling failures detected by a channel control device that controls multiple channel devices in a time-sharing manner, in which the channel control device does not control any specific channel device and responds to control requests from channel devices or While searching for a startup instruction for the channel device from the central processing unit,
When a failure is detected in the channel control device, the failure is temporarily inhibited from being reported to the central processing unit, and upon receiving a control request from a certain channel device or a start instruction for a certain channel device from the central processing unit. 1. A failure handling method for a channel control device, characterized in that the inhibited state is released and a failure report is made to a central processing unit using the number of the channel device that has received the control request or activation instruction.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56047533A JPS57162012A (en) | 1981-03-31 | 1981-03-31 | Fault processing system of channel controller |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56047533A JPS57162012A (en) | 1981-03-31 | 1981-03-31 | Fault processing system of channel controller |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS57162012A JPS57162012A (en) | 1982-10-05 |
JPS6256544B2 true JPS6256544B2 (en) | 1987-11-26 |
Family
ID=12777757
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP56047533A Granted JPS57162012A (en) | 1981-03-31 | 1981-03-31 | Fault processing system of channel controller |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS57162012A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6324140U (en) * | 1986-07-30 | 1988-02-17 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS53142143A (en) * | 1977-05-18 | 1978-12-11 | Hitachi Ltd | Fault notifying system for input/output device |
-
1981
- 1981-03-31 JP JP56047533A patent/JPS57162012A/en active Granted
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS53142143A (en) * | 1977-05-18 | 1978-12-11 | Hitachi Ltd | Fault notifying system for input/output device |
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JPS6324140U (en) * | 1986-07-30 | 1988-02-17 |
Also Published As
Publication number | Publication date |
---|---|
JPS57162012A (en) | 1982-10-05 |
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