JPH0370126A - 多結晶シリコン電極およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、各種半導体装置に用いられる不純物添加多結
晶シリコン電極およびその製造方法に関するものである
。

〔従来の技術〕

従来、この種の不純物添加多結晶シリコンは、結晶粒の
＜１１０＞軸が基板面に対して垂直方向に優先配向して
いるかもしくは配向が強くないかのいずれかであった。

筐た、その製造方法としては、約６００℃以上の温度で
化学的気相成長法（以下□□□法と称する）に、１直接
に多結晶シリコンを堆積し、気相拡散やイオン注入法に
ニジ、ボロン。

リン、ヒ素々どの所望の不純物を導入していた。

〔発明が解決しようとする課題〕

従来では、多結晶シリコン電極を構成する結晶粒は、＜
１１０＞軸が基板面に対して垂直な方向に優先配向して
いるかもしくは強く配向していないかのいずれかであっ
た。このため、結晶粒界における格子不整合が大きく、
粒界間の結合が疎であシ、不純物が添加されても不純物
が結晶粒界で偏析しやすく、結晶粒内の不純物濃度が上
がらないために電気抵抗が高かった。加えて結晶粒界拡
散が激しいため、添加された不純物が熱処理時に拡散し
て濃度低下を生じることもあった。また、従来では、６
００℃以上の温度で多結晶シリコンを直接に堆積してい
た。このような温度の下では、堆積初期にはシリコン結
晶粒が島状に成長し、次第にこれらの島が合体して連続
な膜となる。この成長機構のため、堆積さ−ｎた多結晶
膜中の結晶粒は、＜１１０＞軸が基板面に対して垂直方
向に優先配向する力１もしくは強く配向していないかの
いずれかであった。島状の結晶粒が合体して成長したこ
とを反映してシリコン膜の表面の凹凸も激しかった。

これらの現象は、多結晶シリコン電極を使用した半導体
装置の性能を低下させ、製造工程を困難なものにしてき
た。

〔課題を解決するための手段〕

このような課題を解決するために本発明による不純物添
加多結晶シリコンＴｌ１ｕは、多結晶シリコン電極を構
成する結晶粒の＜１１１＞軸を基板面に対して優先配向
させるものである。

また、本発明による不純物添加多結晶シリコン電極の製
造方法は、６００℃未満の温度で非晶質シリコンを堆積
した後に６００′ｃ以上の温度で熱処理を行なって多結
晶化することによシ、結晶粒の＜１１１＞軸を優先配向
させるものである。

〔作　用〕

本発明における不純物添加多結晶シリコン電極にふ・い
ては、多結晶シリコン結晶粒を構成する結晶粒の＜１１
１＞軸を基板面に対して優先配向させることにより、結
晶粒界への不純物の偏析や結晶粒界拡散を防止し、電気
抵抗の低い電極が形成される。

本発明における不純物添加多結晶シリコン電極の製造方
法に訃いては、非晶質シリコンを堆積した後に熱処理に
ニジ多結晶化することにニジ、結晶粒の＜１１１＞軸が
基板面垂直方向に優先的に配向し、表面が平滑で電気抵
抗の低い多結晶シリコン電極が実現する。

〔実施例〕

次に本発明について図面を用いて説明する。

〔実施例１〕 第１図は（ａ）　〜（ｅ）は本発明をＭＯＳ　ＦＥＴの
ゲート電極用多結晶シリコンに適用した場合の工程の断
面図である。な釦、以下の説明ではｎチャネル型ＭＯ８
ＦＥＴを例にとるが、不純物の型を変えることによりｐ
チャネル型ＭＯ８ＦＥＴにも適用できることはいう筐で
もない。

１ず、最初に既知の方法にしたがって第１図（＆）の構
造を形成する。すなわちｐ型シリコン基板１に対して素
子領域を耐酸化マスクで覆った後に厚い酸化を行い、素
子間分離用の二酸化シリコン膜（以下、酸化膜と称する
）２を形成して第１図（ａ）の構造とする。次にｐ型シ
リコン基板１上にゲート酸化膜３を形威し、チャネル部
分の不純物添加を行った後にゲート電極用非晶質シリコ
ン膜４を堆積して第１図（ｂ）の構造にする。非晶質シ
リコンは、ＣＶＤ法、真空蒸着法、スパッタリング法等
により、６００℃より低い温度で堆積する。例えば、Ｃ
ＶＤ　法による非晶質シリコンの堆積条件は、ジシラン
流１１１５０ｃｒｎ／分、ヘリウム流ｆｉ７５０５１’
／分、温度５２５℃、圧力０．５Ｔｏｒｒである。低い
温度で非晶質状態でシリコン膜を堆積するため、結晶粒
に起因する凹凸は無く、膜表面は極めて平滑である。こ
のことはゲート電極の形状を精密に制御することを容易
にし、後の工程での困難を少なくする。次に６００’Ｃ
以上の温度での熱処理、例えば窒素雰囲気中で９５０℃
、３０分間の熱処理を行って非晶質シリコンを多結晶化
する。この後にイオン注入法や気相拡散法でｎ型の不純
物、例えばリンを添加し、引き続いて熱処理による不純
物の活性化を行う。この過程で非晶質シリコンは、４１
１＞軸が基板面に対して垂直な方向に優先配向した多結
晶シリコンに変わり、添加した不純物は効率よく結晶粒
内に取り込まれて低抵抗な多結晶シリコンが形成される
。渣た、非晶質の多結晶化によってもシリコン膜表面の
凹凸には大きな変化はなく、表面が平滑である利点は保
たれる。最後に既知の方法に従い、不純物添加多結晶シ
リコンを加工してゲート電極５を形成し、ｎ　型ソース
拡散層６おＬびｎ　型トレイン拡散層７を形成して第１
図（Ｃ）に示すようなＭＯＳ　ＦＥＴを完成する。

以上の説明から判るように本発明を用いたＭＯＳＦＥＴ
の製造工程は、従来用いたＭＯＳ　ＦＥＴの製造工程を
僅かに変更するだけで実現できる。すなわち従来多結晶
シリコンを堆積していた工程を非晶質シリコンを堆積す
る工程に置き換え、熱処理による多結晶化の工程をその
直後に追加するだけでよい。不純物を添加する時点で電
極となるシリコンが非晶質状態を保っている必要はない
。このことは本発明を各種半導体装置の製造工程へ導入
することを極めて容易にしている。この利点は引き続い
て説明する実施例２か工び３についても同様に成り立つ
。

第２図に本発明の多結晶シリコン（第２図（ａ））およ
び従来の多結晶シリコン（第２図（ｂ）についてデイフ
ラクトメーター法で測定したＸ線回折バタンを示す。同
図工や、本発明の多結晶シリコンを構成する結晶粒の大
部分、すなわち結晶粒の全体積の半分以上がその＜１１
１＞軸を基板面に対して垂直方向に向けている（優先配
向している）ことが判る。また、従来の多結晶シリコン
では＜１１０＞軸が弱く配向していることが判る。結晶
配向の判定はＸ線回折以外の方法、例えば電子線回折等
でも可能であることは言う會でもない。

第３図に本発明の多結晶シリコンと従来技術の多結晶シ
リコンについて抵抗率と不純物添加後の熱処理温度との
関係を示す。いずれの熱処理温度においても、ボロン（
第３図（ａ）　）　、　！ｊン（第３図（ｂ））のいず
れの不純物に訃いても本発明による不純物添加多結晶シ
リコンの抵抗率は、従来によるものを大幅に下回ってい
る。このことは本発明によってゲート電極用多結晶シリ
コンを形成したＭＯＳ　ＦＥＴはゲートの寄生抵抗が小
さく高性能であることを示している。

々か、本発明で使用する非晶質シリコンは平均粒径１０
ｎｍ未満の結晶粒を含んでいても差し支えない。この程
度に結晶粒が小さい場合には引き続く熱処理で再結晶化
する際に＜１１１＞結晶軸が優先配向するのを妨げない
からである。このことは、引き続いて説明する実施例２
訃工び３についても同様にあては筐る。

〔実施例２〕 第４図（ａ）〜（ｄ）は不純物添加多結晶シリコンをソ
ース、ドレインの引出し電極に用いたＭＯＳ　ＦＥＴ（
特願昭６２−１５３３８３号参照）に本発明を適用した
場合の工程の断面図である。ｎチャネル型を例に説明す
るが、実施例１と同様にｎチャネル型には限定されない
。

１ず、最初に酸化Ｍ８と非晶質シリコン膜９を引き続い
て形成し、選択的に除去して第４図（ａ）の構造にする
。次に既に述べた方法で非晶質シリコン膜１０を堆積し
て第４図（ｂ）の構造にする。次に方向性のあるエツチ
ング方法、例えば反応性イオンエツチング（以下ＲＩＥ
と称する）を用いて平坦部分の非晶質シリコン膜１０を
除去し、非晶質シリコンの側壁１０′を残して第４図（
ｃ）の構造にする。

以上の工程の中に非晶質シリコンが多結晶化するような
処理が入っても差し支えない。次に既知の方法に従い、
素子間分離用の酸化Ｍ２の形成、ゲート酸化膜３の形成
、チャネル不純物の導入およびゲート電極５の形成を行
う。これらの工程には６００℃以上の温度の熱処理が含
！れておシ、非晶質シリコンは自動的に＜１１１＞軸が
優先配向した多結晶シリコンに変換される。既に実施例
１で示したとおりゲート１Ｍ、極５には本発明によって
形成した不純物添加多結晶シリコンを用いてもよい。

次に既知の方法に従い、ゲート電極５をマスクにしてヒ
素、リン等のｎ型不純物をイオン注入し、不純物の活性
化を行ってｎ　型ソース拡散層６およびｎ　型ドレイン
拡散層７を形成する。このとき、＜１１１＞軸が優先配
向した多結晶シリコンのソース電極１１おＬびドレイン
電極１２にも不純物が導入され、活性化されて低抵抗の
電極とｉる。

この状態を第４図（ｄ）に示す。電極１１．１２への不
純物導入は、非晶質シリコンが多結晶化した後ならば上
記の工程以外で行っても構わない。

このようにして形成されたＭＯＳ　ＦＥＴは、本発明□
よる低抵抗の多結晶シリコンをソース１！ｉｎお工びド
レイン電極１２に用いるため、直列寄生抵抗が小さく高
性能である。また、非晶質の状態で膜堆積を行うため、
電極１１．１２の表面ば滑らかで微細々構造が容易に形
成できる。

なか、シリコン基板１に接する非晶質シリコン１０′で
は、シリコン基板１の結晶方位の影響を受けて＜１１１
＞軸以外の結晶軸が配向する可能性も有る。このような
場合でも非晶質シリコンを多結晶シリコンに変換するた
めの熱処理温度を高くすることにより、＜１１１＞軸以
外の結晶軸が配向した部分が多結晶シリコン［極１２全
体の中で占める割合を小さくしうるので、本発明を実施
する際の妨げにはならない。実施例３でも非晶質シリコ
ンがシリコン基板１に接する箇所が生じるが、状況は同
じである。

〔実施例３〕 第５図（ａ）〜（ｄ）は不純物添加多結晶シリコンをベ
ースおよびエミッタの引出し電極に用いたバイポーラト
ランジスタ（参考文献：　「ＩＥＥＥ　）ランザクショ
ンズ　オン　エレクトロン　テハイセズ」（Ｓ、Ｋｏｎ
ａｋａ　＠ｔ　ａｌ、、ＩＥＥＥ　Ｔｒａｎａａｃｔｉ
ｏｎｓ　ｏｎＥｌｅｅｔｒｏｎ　Ｄｅｖｉｃｅｓ、　Ｖ
ｏｌ、ＥＤ−３３，ｐｐ、５２６−５３１゜１９８６）
）　　に本発明を適用した場合の工程の断面図である。

ｎｐｎ型を例に説明するが、不純物の型を変えることに
より　ｐｎｐ型にも適用できることは言う！でもない。

１ず、最初にれ　型埋込サブコレクタ１３．ｎ型エピタ
キシャルシリコン層１４および素子間分離用の酸化膜２
ｔ−形成し、引き続いて酸化膜１６および窺化シリコン
膜（以下窒化膜と称する）１７を形成する。さらに既に
述べた方法で非晶質シリコン膜１８を形成する。トラン
ジスタ領域外の不用な非晶質シリコンは選択酸化に、１
酸化膜１９に変換する。このとき、非晶質シリコン１８
は＜１１１＞軸が優先配向した多結晶シリコンに党換さ
れる。ここでこの多結晶シリコンにボ「」ンを導入し、
活性化して低抵抗のベース％　＆ｌ）ｔとする。この後
、エミッターおよびベース領域に対応する部分の多結晶
シリコンを除去して第５図（、）の構造を得る。次にボ
ロンを導入した多結晶シリコン１８を酸化して酸化膜２
０を形成する。多結晶シリコン１８の下の窒化膜１７お
よび酸化膜１６を部分的に除去して間隙２１を形威し、
第５図（ｂ）の構造を得る。次に非晶質シリコンを再び
堆積する。ベースコンタクトとして用いる間隙２１の部
分以外の非晶質シリコンを除去して第５図（Ｃ）の構造
を得る。引き続く熱処理で間隙２１の部分の非晶質シリ
コンを多結晶化し、上に接する多結晶シリコン１８から
ボロンを拡散により導入して低抵抗化し、ベース電極と
シリコン基板１とを接続する。次に熱酸化によりシリコ
ン表面訃Ｉび多結晶シリコン１Ｂの側壁を酸化した後、
イオン注入によりボロンを導入してｐ型外部ベース領域
２４を形成する。

酸化膜および非晶質シリコンを連続して堆積し、方向性
のあるエツチング法、例えばＲＩＥによりエツチングし
てエミツタ窓を開口する。さらにエミッタ電極用の非晶
質シリコンを既に述べた方法で堆積し、熱処理を行って
＜１１１＞軸が優先配向した多結晶に変播し、ヒ素をイ
オン注入により導入した後、熱処理を行って低抵抗のエ
ミッター電極２５を形成する。熱処理により多結晶シリ
コンのエミッター電極２５力）らヒ素が拡散してｎ　型
エミッター領域２２ができる。これ１での工程で受けた
熱処理にエフ、ペース電極の多結晶シリコン１８からも
ボロンが拡散してｐ　型外部ベース領域２４が形成され
る。以上の工程後の構造を第５図（ｄ）に示す。

このように本発明を適用して不純物添加多結晶シリコン
を形成すると、多結晶シリコンのペース電極およびエミ
ッタ電極が大幅に低抵抗化でき、直列寄生抵抗が減少し
てトランジスタの性能が向上する。筐た、非晶質状態で
シリコン膜を形成するため、各電極の表面が非常に平滑
となり、素子の微細化が容易になる。

な釦、上記のバイポーラトランジスタの製造工程におい
て複数回行なわれる不純物添加多結晶シリコン電極の形
成のうち、一部のみを本発明に従って行い、他は従来で
行なうことも考えられる。

また、エミッターの引出し電極にのみ多結晶シリコンを
用いたバイポーラトランジスタに対しても同様の手法で
本発明を適応することが可能である。

〔発明の効果〕

以上説明したように本発明による不純物添加多結晶シリ
コンは、非晶質状態で膜堆積を行った後に熱処理を行っ
て多結晶化するため、　＜１１１＞軸が優先配向する。

この結果、引き続いて導入される不純物が効率よく結晶
粒内に取ジ込すれ、低い電気抵抗が得られる。このため
、本発明による不純物添加多結晶シリコン電極を用いた
半導体装置は寄生抵抗が減少し高性能となる。′！また
本発明では、非晶質状態でシリコン膜を堆積するため、
表面状態が平滑な膜が形成でき、微細な半導体装置の製
造が可能となる。さらに本発明は、従来による半導体装
Ｒ製造工程にほとんど変更々しく導入できるため、エフ
微細で高性能な半導体装置が容易に実現できるようにな
る。

【図面の簡単な説明】

第１図（ａ）〜（ｃ）は本発明をＭＯＳ　ＦＥＴのゲー
ト電極用多結晶シリコンに適用した場合の工程の断面図
、第２図（ａ）　、　（ｂ）はそれぞれ本発明の多結晶
シリコン、従来の多結晶シリコンのＸ線回折パタンを示
す図、第３図（ａ）　、　（ｂ）は本発明による不純物
添加多結晶訃よび従来の不純物添加多結晶シリコンのそ
れぞれボロン添加の場合、リン添加の場合の抵抗率と不
純物添加後の熱処理温度との関係を示す図、第４図（＆
）〜（ｄ）は不純物添加多結晶シリコンをソース、ドレ
インの引出し電極に用いたＭＯＳ　ＦＥＴに本発明を適
用した場合の工程の断面図、第５図（、）〜（ｄ）は不
純物添加多結晶シリコンをベースＤ工びエミッタの引出
し電極に用いたバイポーラトランジスタに本発明を適用
した場合の工程の断面図である。 １・・・・ｐ型シリコン基板、２・・・・素子間分離用
酸化膜、３・・・・ゲート酸化膜、４・・・・ゲート電
極用非晶質シリコン膜、５・・・＋ ・多結晶シリコンのゲート電極、６・・・・ｎ型ソース
拡散層、Ｔ・・・・ｎ　ドレイン拡散層、８・・・・酸
化膜、９，１０・・・・非晶質シリコン膜、１σ・・・
・非晶質シリコンの側壁、１１・・・・多結晶シリコン
のソース電極、１２・・・・多結晶シリコンのドレイン
電極、１３・・・・ｎ　型埋込サブコレクタ、１４・・
・・ｎ型エピタキシャルシリコン層、１５・・・・ｐ壁
領域、１６・・・・酸化膜、１Ｔ・・・・窒化膜、１８
・・・・非晶質シリコン膜、１９，２０゜２１・・・・
酸化膜、２１・・・・間隙、２２・・・・ｎ、型エミッ
ター領域、２３・・・・ｐ型真性ベース領域、２４・・
・・ｐ　型外部ペースｆｉ、２５・・・・多結晶シリコ
ンのエミッター電極。 第１図

Claims (2)

【特許請求の範囲】
1. （１）濃度が１×１０＾１＾９ｃｍ＾−＾８以上のドナ
   またはアクセプタ不純物を含有する多結晶シリコンから
   なり、該多結晶シリコンを構成する結晶粒の〈１１１〉
   軸が基板面に対して垂直方向に優先して配向させたこと
   を特徴とする多結晶シリコン電極。
2. （２）半導体基板上に形成した絶縁体の表面に非結晶シ
   リコンを６００℃未満の温度で堆積し、６００℃以上の
   温度で熱処理を行なって該非結晶シリコンを〈１１１〉
   軸が基板面に対して垂直方向に優先して配向させた多結
   晶シリコンに変換した後、該多結晶シリコンへの不純物
   の添加および該不純物の活性化を行なう工程を含むこと
   を特徴とした多結晶シリコン電極の製造方法。