JPH0368878A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 半導体集積回路装置、特に、多ビンで高周波性能をもつ
大規模集積回路（ＬＳ１）に外部からクロックを供給し
て該ＬＳＩの試験を行う技術に関し、 外部からの試験用クロックの周波数が比較的低い場合で
あっても、内部回路の高周波実動作に対応したダイナミ
ック・ファンクションテストを可能にし、生産コストを
低減する一方で、高い信頼性をもって高周波特性を保証
することを目的とし、外部テスト手段からのクロック信
号に同期して該クロック信号の周波数よりも高周波のク
ロック信号を発振する回路と、該発振された高周波のク
ロック信号の一部分または前記外部テスト手段からのク
ロック信号のいずれかを該外部テスト手段からの制御信
号に応答して選択し、該選択したりロック信号を所定時
間間隔毎に出力する選択回路と、該選択回路により選択
・出力されたクロック信号および前記外部テスト手段か
らのテストデータに応答して所定の動作を実行する論理
回路とを具備し、該論理回路から出力されたデータを前
記外部テスト手段において前記テストデータに対応する
期待値データと比較してテストを行い、該テストを、前
記選択回路で選択・出力された異なるクロック信号に対
して複数回組み合わせて実行するように構成する。

〔産業上の利用分野〕

本発明は、半導体集積回路装置に関し、特に、多ピンで
高周波性能をもつ大規模集積回路（ＬＳ１）に外部から
クロックを供給して該ＬＳＩの試験を行う技術に関する
。

〔従来の技術、および発明が解決しようとする課題〕

近年、ＬＳＩの分野ではシステムの高集積・高速性（高
いシステムクロック）の要求に応えて、ＬＳＩ自体はす
でに信号ビンが数百本で、システムクロックが３００Ｍ
Ｈｚ　〜６００ＭＨｚ程度の■、ＳＩが製品化されてい
る。一方、メーカーがこのＬＳＩの出荷試験をする場合
、ＬＳＩテスタは、ピン数だけはＬＳＩに伴って増加し
ているが、試験用クロック信号の周波数は高々１００Ｍ
Ｈｚ〜２００ＭＨｚ程度であるため、実際にＬＳＩが使
用される周波数ではテストできないのが現状である。

従来技術では、実装された後で、そのＬＳＩが高周波で
動作するか否かの試験が行われることになり、実装上動
作しない場合には、プリント板の他のＬＳＩ、ＩＣとの
関係が複雑で、不良ＬＳＩの特定が困難であるばかりで
なく、−度実装すると多ピンのＬＳＩはプリント板より
外すことも難しいので、非常に大きい無駄となっている
。

また、ＬＳＩテスタは、多くの場合、ＬＳＩを部品とし
て使用しているため、ＬＳＩテスタを高速にしようとす
ると、該ＬＳＩよりも更に高速の小規模集積回路（ＳＳ
１）等でＬＳＩテスタを作る必要があり、コストおよび
製作時間共に膨大なものになる。

本発明は、かかる従来技術における課題に鑑み創作され
たもので、外部からの試験用クロックの周波数が比較的
低い場合であっても、内部回路の高周波実動作に対応し
たダイナミック・ファンクションテストを可能にし、生
産コストを低減する一方で、高い信頼性をもって高周波
特性を保証することができる半導体集積回路装置を提供
することを目的としている。

〔課題を解決するための手段〕

第１図の原理ブロック図に示されるように、本発明によ
る半導体集積回路装置は、外部テスト手段４からのクロ
ック信号ＣＫＩに同期して該クロック信号の周波数より
も高周波のクロック信号ＣＫ２を発振する回路１と、該
発振された高周波のクロック信号の一部分または前記外
部テスト手段からのクロック信号のいずれかを該外部テ
スト手段からの制御信号Ｃに応答して選択し、該選択し
たクロック信号を所定時間間隔ｔ。毎に出力する選択回
路２と、該選択回路により選択・出力されたクロック信
号ＣＫ３および前記外部テスト手段からのテストデータ
ＴＯに応答して所定の動作を実行する論理回路３とを具
備し、該論理回路から出力されたデータＤを前記外部テ
スト手段において前記テストデータに対応する期待値デ
ータＴ８と比較してテストを行い、該テストを、前記選
択回路で選択・出力された異なるクロック信号に対して
複数回組み合わせて実行するようにしたことを特徴とす
る。

Ｅ作用〕 第２図は第１図装置の試験方法の概念を表すもので、図
示の例では、所定時間間隔ｔ。毎に選択・出力された１
パルスモードおよび２パルスモードのクロックを用いて
論理回路の高周波試験を行う場合の動作タイミングが示
されている。

第２図において、（ａ）　は本来の高周波実動作時の波
形を示し、（ｂ）、　（Ｃ）　は部分的に（ａ）の波形
と同じ周波数をもつ波形を示している。図示されるよう
に、選択回路２から出力されるクロック信号ＣＫ３は外
部テスト手段４から供給される低周波のクロック信号Ｃ
ＫＩに同期しているので、外部テスト手段４において論
理回路３の出力の判定を行うことができる。

第２図（ｂ）の場合、所定時間間隔ｔ０毎に２パルスが
１組になって部分的な高周波が形成されている。第２図
（ａ）のクロックパルスのリーディングエツジ（立ち上
がりエツジ）にそれぞれＬ　２．３、・・・・・・の番
号を付けると、第２図（ｂ）　における１と２．３と４
．５と６の間の各時間間隔は、同図（ａ）における１と
２．３と４．５と６の間の各時間間隔■、■、■と同じ
である。

また第２図（Ｃ）の場合、最初の時間間隔ｔ。において
１パルスの部分的な高周波が形成され、次の時間間隔以
降は２パルスが１組になって部分的な高周波が形成され
ている。ここで形成される最初の１パルスは、外部テス
ト手段４からの低周波のクロック信号Ｃに１（実線で表
示）であってもよいし、あるいは高周波のクロック信号
ＣＫ２の一部分（破線で表示〉であってもよい。この場
合には、２と３．４と５の間の各時間間隔は同図（ａ）
における２と３．４と５の間の各時間間隔■、■と同じ
である。

従って、第２図（ｂ）に示す部分的高周波クロック信号
ＣＫ３に応答して論理回路３から出力されたデータＤと
期待値データＴＥが一致し、かつ、第２図（Ｃ）　に示
す部分的高周波クロック信号ＣＫ３に応答して論理回路
３から出力されたデータＤと期待値データＴＥが一致し
た時に、同図（ａ）に示す高周波実動作時の波形に対応
する動作が確認されたことになる。

このように本発明の構成によれば、外部テスト手段４か
らの（低周波）クロック入力に同期してチップ内のみ部
分的に高周波にて動作させ、チップの出力は低周波にて
テストを行い、このようなテストを、選択回路２で選択
・出力された異なるクロック信号ＣＫ３に対して複数回
組み合わせて実行するようにしている。

なお、本発明の他の構成上の特徴および作用の詳細につ
いては、添付図面を参照しつつ以下に記述される実施例
を用いて説明する。

〔実施例〕

第３図には本発明の一実施例としての半導体集積回路装
置の構成が示される。

図中、ＬＳＩ　はチップの形態をもつ半導体集積回路（
ＬＳ１）装置を示し、大別して、クロック発振回路ＩＯ
と、クロック選択回路２０と、論理回路３０とを含んで
構成されている。ＬＳＩＴはＬＳＩテスタを示し、ＬＳ
Ｉ装置ＬＳＩ　内の各回路に対してテストデータＯＡＴ
およびアクティブ・ローの低周波クロック信号ＣＬＫ　
（本実施例では６０ＭＨｚ）を供給するドライバ４１と
、クロック発振回路１０およびクロック選択回路２０に
対して選択制御信号ＳＦ！Ｌ１．　Ｓ［１ｉＬ２を供給
するドライバ４２と、論理回路３０からの出力データ１
）ｏｕｔをテストデータＤＡＴに対応する期待値データ
ＢＸＤと比較するコンパレータ４３とを含んで構成され
ている。

クロック発振回路１０は、ＬＳＩテスタからの低周波ク
ロック信号ＣＬＫに応答するインバータ１１と、該イン
バータの出力に応答する２組のリング発振回路１２．１
３　と、該リング発振回路の高周波出力クロック信号Ｃ
ＬＫＩＩまたはＬＳＩテスタからの低周波クロック信号
ＣＬＫのいずれかをドライバ４２からの選択制御信号５
ＢＬＩに応答して選択するマルチプレクサ１４とから構
成されている。２組のす〉・グ発振回路の一方１２は直
結接続された１つのノアゲートおよび２ｍ個のインバー
タからなり、他方のリング発振回路１３は直結接続され
た１つのノアゲートおよび２ｎ個のインバータから構成
されている。

つまり、各リング発振回路の出力周波数はそれぞれ（２
ｍ＋１）段、（２ｎ＋１）段の高周波に高められている
。マルチプレクサ１４により選択されたクロック信号を
ＣＬＫＩとする。

クロック選択回路２０は、マルチプレクサ１４の出力ク
ロック信号ＣＬＫＩおよび所定電位の電圧信号Ｖ。

に応答するＤ型フリップフロップ（ＦＦ）２１と、該フ
リップフロップの出力信号およびマルチプレクサ１４の
出力クロック信号ＣＬＫＩに応答するＤ型フリップフロ
ップ２２と、該フリップフロップ２２の出力信号および
マルチプレクサ１４の出力クロック信号ＣＬＫＩに応答
するオアゲート２３と、該オアゲート２３の出力信号ま
たはＬＳＩテスタからの低周波クロック信号ＣＬＫのい
ずれかをドライバ４２からの選択制御信号５ＥＬ２に応
答して選択するマルチプレクサ２４とから構成されてい
る。なお、Ｄ型フリップフロップ２１．２２のリセット
端子Ｒ３Ｔには、ＬＳＩテスタからの低周波クロック信
号ＣＬ、Ｋがインバータ２５を介して印加されている。

また、マルチプレクサ２４により選択されたクロック信
号を（’ＬＫＳとする。

論理回路３０は、被試験回路として利用され、ＬＳＩテ
スタからの低周波クロック信号ＣＬＫおよびテストモー
ド信号に応答するアンドゲート３１と、該アンドゲート
の出力およびマルチプレクサ２４の出力ＣＬＫＳとＬＳ
Ｉテスタ内のドライバ４１からのテストデータＯＡＴに
応答するシフトレジスタと、該シフトレジスタの出力に
応答して上記出力データＤ０６．を生成するバッファ３
６とから構成されている。シフトレジスタは直結接続さ
れた４つのＤ型フリップフロップ３２〜３５からなり、
各フリップフロップのクロック端子ＣＫにはマルチプレ
クサ２４からの出力ＣＬＫＳが印加され、また、フリッ
プフロップ３２のクロック端子ＣＫにのみアンドゲート
３１の出力が印加されるようになっている。

第４図にはクロック発振回路１０の入出力信号の波形の
一例が示され、第５図にはクロック選択回路２０の入出
力信号の波形の一例が示される。

第４図の例では、ＬＳＩテスタからの低周波クロック人
力ＣＬＫに同期して３種類のクロック、すなわち低周波
クロック・スルー出力ＣＬＫ、（２ｍ＋１）段のリング
発振回路に対応した高周波クロック出力ＣＬにＨｌおよ
び、（２ｎ＋１）段のリング発振回路に対応した高周波
クロック出力ＣＬＫＨ，が生成される。

第５図の例では、クロック発振回路１０からの高周波ク
ロック人力ＣＬＫＩ　（本実施例では６００ＭＨｚ）に
同期して３種類のクロック、すなわち低周波（本実施例
では６０ＭＨｚ）のスルー出力ＣＬＫ　、　６００ＭＨ
ｚの高周波クロック出力ＣＬＫＩ、および、部分的に６
００ＭＨｚの高周波で他の部分は低周波のクロック出力
、が生成される。この場合、希望する周波数は上述した
リング発振回路の段数を変えることによって得られる。

第６図には第３図におけるシフトレジスタの高速実動作
モード時の信号波形の一例が示される。

図示の例示は周波数６００ＭＨｚ　（周期１．６７ｎｓ
）の場合で、フリップフロップ３４が不良動作（ハツチ
ングで示される部分〉を起こし、そのＱ出力が所定時間
（ｔｐｄ）以上遅延して次段のフリッププロップ３５に
伝達された場合を示している。この場合、プリッププロ
ップ３４のＱ出力の遅延（ｔ　ｐｄ’　）は高周波動作
時にのみリジェクトされる不良である。

フリ１ブフロツプ３４の正常動作時におけるＱ出力の遅
延時間をｔｐ（１，異常動作時におけるＱ出力の遅延時
間をｔｐｄ’　　、次段のプリップフロップ３５のセッ
トアツプ時間をｔｓとすると、以下の式が成り立つ。

ｔｐｄ＋ｔｓ≦１．５７ｎｓ　　・・・・・・正常動作
時ｔｐｄ＋ｔｓ　＞１．６７ｎｓ　　−・−−−−不良
動作時これらの式から、テスト周期が大きい時、すなわ
ちテスト用クロック（ＬＳＩテスタから供給されるクロ
ック）の周波数が低い時、不良をリジェクトできないこ
とが分かる。

これに対処するため本実施例（第３図）では、チップ内
に高周波クロックを発振する回路（０と該高周波クロッ
クを選択する回路２０を用いている。

第７図に、第３図装置を試験する場合の信号波形の一例
が示される。

第７図の例では、クロック選択回路２０により選択・出
力されたスルーモード・クロックおよび２パルスモード
・クロックの２種類を組み合わせたクロックＣＬＫＳを
使用して、フリップフロップ３４のＱ出力の遅延（ハツ
チングで示される部分）の異常をリジェクトする場合の
波形が示されている。

図示されるように、ＬＳＩテスタの使用周波数は６０Ｍ
Ｈｚという低周波であるにもかかわらず、部分的に６０
０ＭＨｚの高周波実動作の不良をリジェクトすることか
できる。

なお、上述した実施例ではクロック発振回路１０とクロ
ック選択回路２０は別構成としたが、これは、例えば第
８図（ａ）　に示されるように双方の回路を１つの回路
構成としたクロック生成回路５０としてもよい。

第８図（ａ）　に例示されるクロック生成回路５０は、
同図（ｂ）　に示されるように、低周波クロック人力Ｃ
Ｌにに応答するインバータ５１と、該インバータの出力
および低周波クロック人力ＣＬにに応答するアンドゲー
ト５２と、低周波クロック人力ＣＬにに応答するインバ
ータ５３と、該インバータ５３の出力に応答するインバ
ータ５４と、該インバータ５４の出力に応答するインバ
ータ５５と、インバータ５４および５５の出力に応答す
るアンドゲート５６と、アンドゲート５２および５６の
出力に応答するオアゲート５７と、該オアゲート５７の
出力または低周波クロック人力ＣＬＫのいずれかを選択
制御信号ＳＥＬに応答して選択するマルチプレクサ５８
とから構成されている。

第９図には第８図回路における各部の信号波形の一例が
示される。

同図に示されるように、第８図の回路構成ではＬＳＩテ
スタからの低周波クロック人力ＣＬＫに対して、チョッ
パ（５１，５２）　により１パルスの部分的高周波信号
を生威し、かつ、もう一方のチョッパ〈５３〜５６〉　
により１パルスの部分的高周波信号を生威し、合計２パ
ルスの部分的高周波信号を作っている。

〔発明の効果〕

以上説明したように本発明によれば、低周波の外部テス
ト手段を使用しているにもかかわらず、高周波特性を保
証したＬＳＩ装置を出荷できるため、信頼性が向上する
。

また、実装上の高周波特性不良をＬＳＩ装置の出荷時に
リジェクトすることができる。

さらに、コストの低い外部テスト手段を用いても信頼性
の高いテストが可能なので、ＬＳＩ装置の生産コストの
低減、ひいてはシステム全体の量産コストを低減するこ
とが可能となる。

【図面の簡単な説明】

第１図は本発明による半導体集積回路装置の原理ブロッ
ク図、 第２図（ａ）〜（Ｃ）は第１図装置の試験方法の概念を
説明するための動作タイミング図、第３図は本発明の一
実施例の構成を示す回路図、第４図は第３図におけるク
ロック発振回路の入出力信号の一例を示す波形図、 第５図は第３図におけるクロック選択回路の入出力信号
の一例を示す波形図、 第６図は第３図におけるシフトレジスタの高速実動作モ
ード時の信号波形の一例を示す図、第７図は第３図装置
の試験方法を説明するための信号波形図、 第８図（ａ）および（ｂ）は本発明の他の実施例におけ
る主要部の構成を示す回路図、 第９図は第８図回路における各部の信号波形図、である
。 （符号の説明） １・・・クロック信号発振回路、 ２・・・クロック信号選択回路、 ３・・・論理回路、 ４・・・外部テスト手段、 Ｃに１．　ＣＫ２．　ＣＫ３・・・クロック信号、Ｃ・
・・制御信号、 ＴＯ・・・テストデータ１ Ｄ・・・（論理回路の）出力データ、 ＴＥ・・・期待値データ。

Claims (1)

1. 【特許請求の範囲】 外部テスト手段（４）からのクロック信号（ＣＫ１）に
   同期して該クロック信号の周波数よりも高周波のクロッ
   ク信号（ＣＫ２）を発振する回路（１）と、該発振され
   た高周波のクロック信号の一部分または前記外部テスト
   手段からのクロック信号のいずれかを該外部テスト手段
   からの制御信号（Ｃ）に応答して選択し、該選択したク
   ロック信号を所定時間間隔（ｔ＿０）毎に出力する選択
   回路（２）と、該選択回路により選択・出力されたクロ
   ック信号（ＣＫ３）および前記外部テスト手段からのテ
   ストデータ（ＴＤ）に応答して所定の動作を実行する論
   理回路（３）とを具備し、 該論理回路から出力されたデータ（Ｄ）を前記外部テス
   ト手段において前記テストデータに対応する期待値デー
   タ（ＴＥ）と比較してテストを行い、該テストを、前記
   選択回路で選択・出力された異なるクロック信号に対し
   て複数回組み合わせて実行するようにしたことを特徴と
   する半導体集積回路装置。