JPH0368878A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0368878A JPH0368878A JP1204785A JP20478589A JPH0368878A JP H0368878 A JPH0368878 A JP H0368878A JP 1204785 A JP1204785 A JP 1204785A JP 20478589 A JP20478589 A JP 20478589A JP H0368878 A JPH0368878 A JP H0368878A
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- 238000012360 testing method Methods 0.000 claims abstract description 56
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- 238000010998 test method Methods 0.000 description 3
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- 230000002159 abnormal effect Effects 0.000 description 1
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- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
半導体集積回路装置、特に、多ビンで高周波性能をもつ
大規模集積回路(LS1)に外部からクロックを供給し
て該LSIの試験を行う技術に関し、 外部からの試験用クロックの周波数が比較的低い場合で
あっても、内部回路の高周波実動作に対応したダイナミ
ック・ファンクションテストを可能にし、生産コストを
低減する一方で、高い信頼性をもって高周波特性を保証
することを目的とし、外部テスト手段からのクロック信
号に同期して該クロック信号の周波数よりも高周波のク
ロック信号を発振する回路と、該発振された高周波のク
ロック信号の一部分または前記外部テスト手段からのク
ロック信号のいずれかを該外部テスト手段からの制御信
号に応答して選択し、該選択したりロック信号を所定時
間間隔毎に出力する選択回路と、該選択回路により選択
・出力されたクロック信号および前記外部テスト手段か
らのテストデータに応答して所定の動作を実行する論理
回路とを具備し、該論理回路から出力されたデータを前
記外部テスト手段において前記テストデータに対応する
期待値データと比較してテストを行い、該テストを、前
記選択回路で選択・出力された異なるクロック信号に対
して複数回組み合わせて実行するように構成する。
大規模集積回路(LS1)に外部からクロックを供給し
て該LSIの試験を行う技術に関し、 外部からの試験用クロックの周波数が比較的低い場合で
あっても、内部回路の高周波実動作に対応したダイナミ
ック・ファンクションテストを可能にし、生産コストを
低減する一方で、高い信頼性をもって高周波特性を保証
することを目的とし、外部テスト手段からのクロック信
号に同期して該クロック信号の周波数よりも高周波のク
ロック信号を発振する回路と、該発振された高周波のク
ロック信号の一部分または前記外部テスト手段からのク
ロック信号のいずれかを該外部テスト手段からの制御信
号に応答して選択し、該選択したりロック信号を所定時
間間隔毎に出力する選択回路と、該選択回路により選択
・出力されたクロック信号および前記外部テスト手段か
らのテストデータに応答して所定の動作を実行する論理
回路とを具備し、該論理回路から出力されたデータを前
記外部テスト手段において前記テストデータに対応する
期待値データと比較してテストを行い、該テストを、前
記選択回路で選択・出力された異なるクロック信号に対
して複数回組み合わせて実行するように構成する。
本発明は、半導体集積回路装置に関し、特に、多ピンで
高周波性能をもつ大規模集積回路(LS1)に外部から
クロックを供給して該LSIの試験を行う技術に関する
。
高周波性能をもつ大規模集積回路(LS1)に外部から
クロックを供給して該LSIの試験を行う技術に関する
。
近年、LSIの分野ではシステムの高集積・高速性(高
いシステムクロック)の要求に応えて、LSI自体はす
でに信号ビンが数百本で、システムクロックが300M
Hz 〜600MHz程度の■、SIが製品化されてい
る。一方、メーカーがこのLSIの出荷試験をする場合
、LSIテスタは、ピン数だけはLSIに伴って増加し
ているが、試験用クロック信号の周波数は高々100M
Hz〜200MHz程度であるため、実際にLSIが使
用される周波数ではテストできないのが現状である。
いシステムクロック)の要求に応えて、LSI自体はす
でに信号ビンが数百本で、システムクロックが300M
Hz 〜600MHz程度の■、SIが製品化されてい
る。一方、メーカーがこのLSIの出荷試験をする場合
、LSIテスタは、ピン数だけはLSIに伴って増加し
ているが、試験用クロック信号の周波数は高々100M
Hz〜200MHz程度であるため、実際にLSIが使
用される周波数ではテストできないのが現状である。
従来技術では、実装された後で、そのLSIが高周波で
動作するか否かの試験が行われることになり、実装上動
作しない場合には、プリント板の他のLSI、ICとの
関係が複雑で、不良LSIの特定が困難であるばかりで
なく、−度実装すると多ピンのLSIはプリント板より
外すことも難しいので、非常に大きい無駄となっている
。
動作するか否かの試験が行われることになり、実装上動
作しない場合には、プリント板の他のLSI、ICとの
関係が複雑で、不良LSIの特定が困難であるばかりで
なく、−度実装すると多ピンのLSIはプリント板より
外すことも難しいので、非常に大きい無駄となっている
。
また、LSIテスタは、多くの場合、LSIを部品とし
て使用しているため、LSIテスタを高速にしようとす
ると、該LSIよりも更に高速の小規模集積回路(SS
1)等でLSIテスタを作る必要があり、コストおよび
製作時間共に膨大なものになる。
て使用しているため、LSIテスタを高速にしようとす
ると、該LSIよりも更に高速の小規模集積回路(SS
1)等でLSIテスタを作る必要があり、コストおよび
製作時間共に膨大なものになる。
本発明は、かかる従来技術における課題に鑑み創作され
たもので、外部からの試験用クロックの周波数が比較的
低い場合であっても、内部回路の高周波実動作に対応し
たダイナミック・ファンクションテストを可能にし、生
産コストを低減する一方で、高い信頼性をもって高周波
特性を保証することができる半導体集積回路装置を提供
することを目的としている。
たもので、外部からの試験用クロックの周波数が比較的
低い場合であっても、内部回路の高周波実動作に対応し
たダイナミック・ファンクションテストを可能にし、生
産コストを低減する一方で、高い信頼性をもって高周波
特性を保証することができる半導体集積回路装置を提供
することを目的としている。
第1図の原理ブロック図に示されるように、本発明によ
る半導体集積回路装置は、外部テスト手段4からのクロ
ック信号CKIに同期して該クロック信号の周波数より
も高周波のクロック信号CK2を発振する回路1と、該
発振された高周波のクロック信号の一部分または前記外
部テスト手段からのクロック信号のいずれかを該外部テ
スト手段からの制御信号Cに応答して選択し、該選択し
たクロック信号を所定時間間隔t。毎に出力する選択回
路2と、該選択回路により選択・出力されたクロック信
号CK3および前記外部テスト手段からのテストデータ
TOに応答して所定の動作を実行する論理回路3とを具
備し、該論理回路から出力されたデータDを前記外部テ
スト手段において前記テストデータに対応する期待値デ
ータT8と比較してテストを行い、該テストを、前記選
択回路で選択・出力された異なるクロック信号に対して
複数回組み合わせて実行するようにしたことを特徴とす
る。
る半導体集積回路装置は、外部テスト手段4からのクロ
ック信号CKIに同期して該クロック信号の周波数より
も高周波のクロック信号CK2を発振する回路1と、該
発振された高周波のクロック信号の一部分または前記外
部テスト手段からのクロック信号のいずれかを該外部テ
スト手段からの制御信号Cに応答して選択し、該選択し
たクロック信号を所定時間間隔t。毎に出力する選択回
路2と、該選択回路により選択・出力されたクロック信
号CK3および前記外部テスト手段からのテストデータ
TOに応答して所定の動作を実行する論理回路3とを具
備し、該論理回路から出力されたデータDを前記外部テ
スト手段において前記テストデータに対応する期待値デ
ータT8と比較してテストを行い、該テストを、前記選
択回路で選択・出力された異なるクロック信号に対して
複数回組み合わせて実行するようにしたことを特徴とす
る。
E作用〕
第2図は第1図装置の試験方法の概念を表すもので、図
示の例では、所定時間間隔t。毎に選択・出力された1
パルスモードおよび2パルスモードのクロックを用いて
論理回路の高周波試験を行う場合の動作タイミングが示
されている。
示の例では、所定時間間隔t。毎に選択・出力された1
パルスモードおよび2パルスモードのクロックを用いて
論理回路の高周波試験を行う場合の動作タイミングが示
されている。
第2図において、(a) は本来の高周波実動作時の波
形を示し、(b)、 (C) は部分的に(a)の波形
と同じ周波数をもつ波形を示している。図示されるよう
に、選択回路2から出力されるクロック信号CK3は外
部テスト手段4から供給される低周波のクロック信号C
KIに同期しているので、外部テスト手段4において論
理回路3の出力の判定を行うことができる。
形を示し、(b)、 (C) は部分的に(a)の波形
と同じ周波数をもつ波形を示している。図示されるよう
に、選択回路2から出力されるクロック信号CK3は外
部テスト手段4から供給される低周波のクロック信号C
KIに同期しているので、外部テスト手段4において論
理回路3の出力の判定を行うことができる。
第2図(b)の場合、所定時間間隔t0毎に2パルスが
1組になって部分的な高周波が形成されている。第2図
(a)のクロックパルスのリーディングエツジ(立ち上
がりエツジ)にそれぞれL 2.3、・・・・・・の番
号を付けると、第2図(b) における1と2.3と4
.5と6の間の各時間間隔は、同図(a)における1と
2.3と4.5と6の間の各時間間隔■、■、■と同じ
である。
1組になって部分的な高周波が形成されている。第2図
(a)のクロックパルスのリーディングエツジ(立ち上
がりエツジ)にそれぞれL 2.3、・・・・・・の番
号を付けると、第2図(b) における1と2.3と4
.5と6の間の各時間間隔は、同図(a)における1と
2.3と4.5と6の間の各時間間隔■、■、■と同じ
である。
また第2図(C)の場合、最初の時間間隔t。において
1パルスの部分的な高周波が形成され、次の時間間隔以
降は2パルスが1組になって部分的な高周波が形成され
ている。ここで形成される最初の1パルスは、外部テス
ト手段4からの低周波のクロック信号Cに1(実線で表
示)であってもよいし、あるいは高周波のクロック信号
CK2の一部分(破線で表示〉であってもよい。この場
合には、2と3.4と5の間の各時間間隔は同図(a)
における2と3.4と5の間の各時間間隔■、■と同じ
である。
1パルスの部分的な高周波が形成され、次の時間間隔以
降は2パルスが1組になって部分的な高周波が形成され
ている。ここで形成される最初の1パルスは、外部テス
ト手段4からの低周波のクロック信号Cに1(実線で表
示)であってもよいし、あるいは高周波のクロック信号
CK2の一部分(破線で表示〉であってもよい。この場
合には、2と3.4と5の間の各時間間隔は同図(a)
における2と3.4と5の間の各時間間隔■、■と同じ
である。
従って、第2図(b)に示す部分的高周波クロック信号
CK3に応答して論理回路3から出力されたデータDと
期待値データTEが一致し、かつ、第2図(C) に示
す部分的高周波クロック信号CK3に応答して論理回路
3から出力されたデータDと期待値データTEが一致し
た時に、同図(a)に示す高周波実動作時の波形に対応
する動作が確認されたことになる。
CK3に応答して論理回路3から出力されたデータDと
期待値データTEが一致し、かつ、第2図(C) に示
す部分的高周波クロック信号CK3に応答して論理回路
3から出力されたデータDと期待値データTEが一致し
た時に、同図(a)に示す高周波実動作時の波形に対応
する動作が確認されたことになる。
このように本発明の構成によれば、外部テスト手段4か
らの(低周波)クロック入力に同期してチップ内のみ部
分的に高周波にて動作させ、チップの出力は低周波にて
テストを行い、このようなテストを、選択回路2で選択
・出力された異なるクロック信号CK3に対して複数回
組み合わせて実行するようにしている。
らの(低周波)クロック入力に同期してチップ内のみ部
分的に高周波にて動作させ、チップの出力は低周波にて
テストを行い、このようなテストを、選択回路2で選択
・出力された異なるクロック信号CK3に対して複数回
組み合わせて実行するようにしている。
なお、本発明の他の構成上の特徴および作用の詳細につ
いては、添付図面を参照しつつ以下に記述される実施例
を用いて説明する。
いては、添付図面を参照しつつ以下に記述される実施例
を用いて説明する。
第3図には本発明の一実施例としての半導体集積回路装
置の構成が示される。
置の構成が示される。
図中、LSI はチップの形態をもつ半導体集積回路(
LS1)装置を示し、大別して、クロック発振回路IO
と、クロック選択回路20と、論理回路30とを含んで
構成されている。LSITはLSIテスタを示し、LS
I装置LSI 内の各回路に対してテストデータOAT
およびアクティブ・ローの低周波クロック信号CLK
(本実施例では60MHz)を供給するドライバ41と
、クロック発振回路10およびクロック選択回路20に
対して選択制御信号SF!L1. S[1iL2を供給
するドライバ42と、論理回路30からの出力データ1
)outをテストデータDATに対応する期待値データ
BXDと比較するコンパレータ43とを含んで構成され
ている。
LS1)装置を示し、大別して、クロック発振回路IO
と、クロック選択回路20と、論理回路30とを含んで
構成されている。LSITはLSIテスタを示し、LS
I装置LSI 内の各回路に対してテストデータOAT
およびアクティブ・ローの低周波クロック信号CLK
(本実施例では60MHz)を供給するドライバ41と
、クロック発振回路10およびクロック選択回路20に
対して選択制御信号SF!L1. S[1iL2を供給
するドライバ42と、論理回路30からの出力データ1
)outをテストデータDATに対応する期待値データ
BXDと比較するコンパレータ43とを含んで構成され
ている。
クロック発振回路10は、LSIテスタからの低周波ク
ロック信号CLKに応答するインバータ11と、該イン
バータの出力に応答する2組のリング発振回路12.1
3 と、該リング発振回路の高周波出力クロック信号C
LKIIまたはLSIテスタからの低周波クロック信号
CLKのいずれかをドライバ42からの選択制御信号5
BLIに応答して選択するマルチプレクサ14とから構
成されている。2組のす〉・グ発振回路の一方12は直
結接続された1つのノアゲートおよび2m個のインバー
タからなり、他方のリング発振回路13は直結接続され
た1つのノアゲートおよび2n個のインバータから構成
されている。
ロック信号CLKに応答するインバータ11と、該イン
バータの出力に応答する2組のリング発振回路12.1
3 と、該リング発振回路の高周波出力クロック信号C
LKIIまたはLSIテスタからの低周波クロック信号
CLKのいずれかをドライバ42からの選択制御信号5
BLIに応答して選択するマルチプレクサ14とから構
成されている。2組のす〉・グ発振回路の一方12は直
結接続された1つのノアゲートおよび2m個のインバー
タからなり、他方のリング発振回路13は直結接続され
た1つのノアゲートおよび2n個のインバータから構成
されている。
つまり、各リング発振回路の出力周波数はそれぞれ(2
m+1)段、(2n+1)段の高周波に高められている
。マルチプレクサ14により選択されたクロック信号を
CLKIとする。
m+1)段、(2n+1)段の高周波に高められている
。マルチプレクサ14により選択されたクロック信号を
CLKIとする。
クロック選択回路20は、マルチプレクサ14の出力ク
ロック信号CLKIおよび所定電位の電圧信号V。
ロック信号CLKIおよび所定電位の電圧信号V。
に応答するD型フリップフロップ(FF)21と、該フ
リップフロップの出力信号およびマルチプレクサ14の
出力クロック信号CLKIに応答するD型フリップフロ
ップ22と、該フリップフロップ22の出力信号および
マルチプレクサ14の出力クロック信号CLKIに応答
するオアゲート23と、該オアゲート23の出力信号ま
たはLSIテスタからの低周波クロック信号CLKのい
ずれかをドライバ42からの選択制御信号5EL2に応
答して選択するマルチプレクサ24とから構成されてい
る。なお、D型フリップフロップ21.22のリセット
端子R3Tには、LSIテスタからの低周波クロック信
号CL、Kがインバータ25を介して印加されている。
リップフロップの出力信号およびマルチプレクサ14の
出力クロック信号CLKIに応答するD型フリップフロ
ップ22と、該フリップフロップ22の出力信号および
マルチプレクサ14の出力クロック信号CLKIに応答
するオアゲート23と、該オアゲート23の出力信号ま
たはLSIテスタからの低周波クロック信号CLKのい
ずれかをドライバ42からの選択制御信号5EL2に応
答して選択するマルチプレクサ24とから構成されてい
る。なお、D型フリップフロップ21.22のリセット
端子R3Tには、LSIテスタからの低周波クロック信
号CL、Kがインバータ25を介して印加されている。
また、マルチプレクサ24により選択されたクロック信
号を(’LKSとする。
号を(’LKSとする。
論理回路30は、被試験回路として利用され、LSIテ
スタからの低周波クロック信号CLKおよびテストモー
ド信号に応答するアンドゲート31と、該アンドゲート
の出力およびマルチプレクサ24の出力CLKSとLS
Iテスタ内のドライバ41からのテストデータOATに
応答するシフトレジスタと、該シフトレジスタの出力に
応答して上記出力データD06.を生成するバッファ3
6とから構成されている。シフトレジスタは直結接続さ
れた4つのD型フリップフロップ32〜35からなり、
各フリップフロップのクロック端子CKにはマルチプレ
クサ24からの出力CLKSが印加され、また、フリッ
プフロップ32のクロック端子CKにのみアンドゲート
31の出力が印加されるようになっている。
スタからの低周波クロック信号CLKおよびテストモー
ド信号に応答するアンドゲート31と、該アンドゲート
の出力およびマルチプレクサ24の出力CLKSとLS
Iテスタ内のドライバ41からのテストデータOATに
応答するシフトレジスタと、該シフトレジスタの出力に
応答して上記出力データD06.を生成するバッファ3
6とから構成されている。シフトレジスタは直結接続さ
れた4つのD型フリップフロップ32〜35からなり、
各フリップフロップのクロック端子CKにはマルチプレ
クサ24からの出力CLKSが印加され、また、フリッ
プフロップ32のクロック端子CKにのみアンドゲート
31の出力が印加されるようになっている。
第4図にはクロック発振回路10の入出力信号の波形の
一例が示され、第5図にはクロック選択回路20の入出
力信号の波形の一例が示される。
一例が示され、第5図にはクロック選択回路20の入出
力信号の波形の一例が示される。
第4図の例では、LSIテスタからの低周波クロック人
力CLKに同期して3種類のクロック、すなわち低周波
クロック・スルー出力CLK、(2m+1)段のリング
発振回路に対応した高周波クロック出力CLにHlおよ
び、(2n+1)段のリング発振回路に対応した高周波
クロック出力CLKH,が生成される。
力CLKに同期して3種類のクロック、すなわち低周波
クロック・スルー出力CLK、(2m+1)段のリング
発振回路に対応した高周波クロック出力CLにHlおよ
び、(2n+1)段のリング発振回路に対応した高周波
クロック出力CLKH,が生成される。
第5図の例では、クロック発振回路10からの高周波ク
ロック人力CLKI (本実施例では600MHz)に
同期して3種類のクロック、すなわち低周波(本実施例
では60MHz)のスルー出力CLK 、 600MH
zの高周波クロック出力CLKI、および、部分的に6
00MHzの高周波で他の部分は低周波のクロック出力
、が生成される。この場合、希望する周波数は上述した
リング発振回路の段数を変えることによって得られる。
ロック人力CLKI (本実施例では600MHz)に
同期して3種類のクロック、すなわち低周波(本実施例
では60MHz)のスルー出力CLK 、 600MH
zの高周波クロック出力CLKI、および、部分的に6
00MHzの高周波で他の部分は低周波のクロック出力
、が生成される。この場合、希望する周波数は上述した
リング発振回路の段数を変えることによって得られる。
第6図には第3図におけるシフトレジスタの高速実動作
モード時の信号波形の一例が示される。
モード時の信号波形の一例が示される。
図示の例示は周波数600MHz (周期1.67ns
)の場合で、フリップフロップ34が不良動作(ハツチ
ングで示される部分〉を起こし、そのQ出力が所定時間
(tpd)以上遅延して次段のフリッププロップ35に
伝達された場合を示している。この場合、プリッププロ
ップ34のQ出力の遅延(t pd’ )は高周波動作
時にのみリジェクトされる不良である。
)の場合で、フリップフロップ34が不良動作(ハツチ
ングで示される部分〉を起こし、そのQ出力が所定時間
(tpd)以上遅延して次段のフリッププロップ35に
伝達された場合を示している。この場合、プリッププロ
ップ34のQ出力の遅延(t pd’ )は高周波動作
時にのみリジェクトされる不良である。
フリ1ブフロツプ34の正常動作時におけるQ出力の遅
延時間をtp(1,異常動作時におけるQ出力の遅延時
間をtpd’ 、次段のプリップフロップ35のセッ
トアツプ時間をtsとすると、以下の式が成り立つ。
延時間をtp(1,異常動作時におけるQ出力の遅延時
間をtpd’ 、次段のプリップフロップ35のセッ
トアツプ時間をtsとすると、以下の式が成り立つ。
tpd+ts≦1.57ns ・・・・・・正常動作
時tpd+ts >1.67ns −・−−−−不良
動作時これらの式から、テスト周期が大きい時、すなわ
ちテスト用クロック(LSIテスタから供給されるクロ
ック)の周波数が低い時、不良をリジェクトできないこ
とが分かる。
時tpd+ts >1.67ns −・−−−−不良
動作時これらの式から、テスト周期が大きい時、すなわ
ちテスト用クロック(LSIテスタから供給されるクロ
ック)の周波数が低い時、不良をリジェクトできないこ
とが分かる。
これに対処するため本実施例(第3図)では、チップ内
に高周波クロックを発振する回路(0と該高周波クロッ
クを選択する回路20を用いている。
に高周波クロックを発振する回路(0と該高周波クロッ
クを選択する回路20を用いている。
第7図に、第3図装置を試験する場合の信号波形の一例
が示される。
が示される。
第7図の例では、クロック選択回路20により選択・出
力されたスルーモード・クロックおよび2パルスモード
・クロックの2種類を組み合わせたクロックCLKSを
使用して、フリップフロップ34のQ出力の遅延(ハツ
チングで示される部分)の異常をリジェクトする場合の
波形が示されている。
力されたスルーモード・クロックおよび2パルスモード
・クロックの2種類を組み合わせたクロックCLKSを
使用して、フリップフロップ34のQ出力の遅延(ハツ
チングで示される部分)の異常をリジェクトする場合の
波形が示されている。
図示されるように、LSIテスタの使用周波数は60M
Hzという低周波であるにもかかわらず、部分的に60
0MHzの高周波実動作の不良をリジェクトすることか
できる。
Hzという低周波であるにもかかわらず、部分的に60
0MHzの高周波実動作の不良をリジェクトすることか
できる。
なお、上述した実施例ではクロック発振回路10とクロ
ック選択回路20は別構成としたが、これは、例えば第
8図(a) に示されるように双方の回路を1つの回路
構成としたクロック生成回路50としてもよい。
ック選択回路20は別構成としたが、これは、例えば第
8図(a) に示されるように双方の回路を1つの回路
構成としたクロック生成回路50としてもよい。
第8図(a) に例示されるクロック生成回路50は、
同図(b) に示されるように、低周波クロック人力C
Lにに応答するインバータ51と、該インバータの出力
および低周波クロック人力CLにに応答するアンドゲー
ト52と、低周波クロック人力CLにに応答するインバ
ータ53と、該インバータ53の出力に応答するインバ
ータ54と、該インバータ54の出力に応答するインバ
ータ55と、インバータ54および55の出力に応答す
るアンドゲート56と、アンドゲート52および56の
出力に応答するオアゲート57と、該オアゲート57の
出力または低周波クロック人力CLKのいずれかを選択
制御信号SELに応答して選択するマルチプレクサ58
とから構成されている。
同図(b) に示されるように、低周波クロック人力C
Lにに応答するインバータ51と、該インバータの出力
および低周波クロック人力CLにに応答するアンドゲー
ト52と、低周波クロック人力CLにに応答するインバ
ータ53と、該インバータ53の出力に応答するインバ
ータ54と、該インバータ54の出力に応答するインバ
ータ55と、インバータ54および55の出力に応答す
るアンドゲート56と、アンドゲート52および56の
出力に応答するオアゲート57と、該オアゲート57の
出力または低周波クロック人力CLKのいずれかを選択
制御信号SELに応答して選択するマルチプレクサ58
とから構成されている。
第9図には第8図回路における各部の信号波形の一例が
示される。
示される。
同図に示されるように、第8図の回路構成ではLSIテ
スタからの低周波クロック人力CLKに対して、チョッ
パ(51,52) により1パルスの部分的高周波信号
を生威し、かつ、もう一方のチョッパ〈53〜56〉
により1パルスの部分的高周波信号を生威し、合計2パ
ルスの部分的高周波信号を作っている。
スタからの低周波クロック人力CLKに対して、チョッ
パ(51,52) により1パルスの部分的高周波信号
を生威し、かつ、もう一方のチョッパ〈53〜56〉
により1パルスの部分的高周波信号を生威し、合計2パ
ルスの部分的高周波信号を作っている。
以上説明したように本発明によれば、低周波の外部テス
ト手段を使用しているにもかかわらず、高周波特性を保
証したLSI装置を出荷できるため、信頼性が向上する
。
ト手段を使用しているにもかかわらず、高周波特性を保
証したLSI装置を出荷できるため、信頼性が向上する
。
また、実装上の高周波特性不良をLSI装置の出荷時に
リジェクトすることができる。
リジェクトすることができる。
さらに、コストの低い外部テスト手段を用いても信頼性
の高いテストが可能なので、LSI装置の生産コストの
低減、ひいてはシステム全体の量産コストを低減するこ
とが可能となる。
の高いテストが可能なので、LSI装置の生産コストの
低減、ひいてはシステム全体の量産コストを低減するこ
とが可能となる。
第1図は本発明による半導体集積回路装置の原理ブロッ
ク図、 第2図(a)〜(C)は第1図装置の試験方法の概念を
説明するための動作タイミング図、第3図は本発明の一
実施例の構成を示す回路図、第4図は第3図におけるク
ロック発振回路の入出力信号の一例を示す波形図、 第5図は第3図におけるクロック選択回路の入出力信号
の一例を示す波形図、 第6図は第3図におけるシフトレジスタの高速実動作モ
ード時の信号波形の一例を示す図、第7図は第3図装置
の試験方法を説明するための信号波形図、 第8図(a)および(b)は本発明の他の実施例におけ
る主要部の構成を示す回路図、 第9図は第8図回路における各部の信号波形図、である
。 (符号の説明) 1・・・クロック信号発振回路、 2・・・クロック信号選択回路、 3・・・論理回路、 4・・・外部テスト手段、 Cに1. CK2. CK3・・・クロック信号、C・
・・制御信号、 TO・・・テストデータ1 D・・・(論理回路の)出力データ、 TE・・・期待値データ。
ク図、 第2図(a)〜(C)は第1図装置の試験方法の概念を
説明するための動作タイミング図、第3図は本発明の一
実施例の構成を示す回路図、第4図は第3図におけるク
ロック発振回路の入出力信号の一例を示す波形図、 第5図は第3図におけるクロック選択回路の入出力信号
の一例を示す波形図、 第6図は第3図におけるシフトレジスタの高速実動作モ
ード時の信号波形の一例を示す図、第7図は第3図装置
の試験方法を説明するための信号波形図、 第8図(a)および(b)は本発明の他の実施例におけ
る主要部の構成を示す回路図、 第9図は第8図回路における各部の信号波形図、である
。 (符号の説明) 1・・・クロック信号発振回路、 2・・・クロック信号選択回路、 3・・・論理回路、 4・・・外部テスト手段、 Cに1. CK2. CK3・・・クロック信号、C・
・・制御信号、 TO・・・テストデータ1 D・・・(論理回路の)出力データ、 TE・・・期待値データ。
Claims (1)
- 【特許請求の範囲】 外部テスト手段(4)からのクロック信号(CK1)に
同期して該クロック信号の周波数よりも高周波のクロッ
ク信号(CK2)を発振する回路(1)と、該発振され
た高周波のクロック信号の一部分または前記外部テスト
手段からのクロック信号のいずれかを該外部テスト手段
からの制御信号(C)に応答して選択し、該選択したク
ロック信号を所定時間間隔(t_0)毎に出力する選択
回路(2)と、該選択回路により選択・出力されたクロ
ック信号(CK3)および前記外部テスト手段からのテ
ストデータ(TD)に応答して所定の動作を実行する論
理回路(3)とを具備し、 該論理回路から出力されたデータ(D)を前記外部テス
ト手段において前記テストデータに対応する期待値デー
タ(TE)と比較してテストを行い、該テストを、前記
選択回路で選択・出力された異なるクロック信号に対し
て複数回組み合わせて実行するようにしたことを特徴と
する半導体集積回路装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1204785A JPH0368878A (ja) | 1989-08-09 | 1989-08-09 | 半導体集積回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1204785A JPH0368878A (ja) | 1989-08-09 | 1989-08-09 | 半導体集積回路装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0368878A true JPH0368878A (ja) | 1991-03-25 |
Family
ID=16496309
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1204785A Pending JPH0368878A (ja) | 1989-08-09 | 1989-08-09 | 半導体集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0368878A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0862297A (ja) * | 1994-08-26 | 1996-03-08 | Nec Corp | ディジタル信号処理lsiテスト回路 |
JPH08201481A (ja) * | 1995-01-27 | 1996-08-09 | Internatl Business Mach Corp <Ibm> | 半導体集積回路 |
JP2003043109A (ja) * | 2001-07-30 | 2003-02-13 | Nec Corp | 半導体集積回路装置及びその試験装置 |
JP2005160718A (ja) * | 2003-12-02 | 2005-06-23 | Nisshin Iryoki Kk | 座幅調整可能な車椅子 |
-
1989
- 1989-08-09 JP JP1204785A patent/JPH0368878A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0862297A (ja) * | 1994-08-26 | 1996-03-08 | Nec Corp | ディジタル信号処理lsiテスト回路 |
JPH08201481A (ja) * | 1995-01-27 | 1996-08-09 | Internatl Business Mach Corp <Ibm> | 半導体集積回路 |
JP2003043109A (ja) * | 2001-07-30 | 2003-02-13 | Nec Corp | 半導体集積回路装置及びその試験装置 |
JP2005160718A (ja) * | 2003-12-02 | 2005-06-23 | Nisshin Iryoki Kk | 座幅調整可能な車椅子 |
JP3844354B2 (ja) * | 2003-12-02 | 2006-11-08 | 日進医療器株式会社 | 座幅調整可能な車椅子 |
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